JPS5994917A - Chattering eliminating circuit - Google Patents
Chattering eliminating circuitInfo
- Publication number
- JPS5994917A JPS5994917A JP57204096A JP20409682A JPS5994917A JP S5994917 A JPS5994917 A JP S5994917A JP 57204096 A JP57204096 A JP 57204096A JP 20409682 A JP20409682 A JP 20409682A JP S5994917 A JPS5994917 A JP S5994917A
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- switch
- output
- gate
- voltage waveform
- chattering
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
- H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はチャタリングによシ誤動作の発生するスイッチ
入力回路、特にデジタル信号処理機器におけるスイッチ
入力回路として有益なチャタリング除去回路に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a switch input circuit in which malfunctions occur due to chattering, and particularly to a chattering elimination circuit useful as a switch input circuit in digital signal processing equipment.
従来例の構成とその問題点
一般に、電子スイッチをＯＮ、ＯＦＦする場合には必ず
機械スイッチが必要であるが、この機械スイッチのＯＮ
、ＯＦＦ時に機械スイッチ自体の操作のし方によっては
電子スイッチに対して過渡的な断続状態を生せしめてチ
ャタリングを起こすという問題があった。このような電
子スイッチのチャタリングの除去方法として従来から第
１図に示すように入出力端子１，４間に抵抗２を設け、
その抵抗２と出力端子４の接続点をコンデンサ３で接地
した積分回路を使用することが知られてぃ３ ページ
るが、この積分回路の挿入は回路の応答性を悪くしたり
、不安定である等の問題点があり、利用される分野が限
られていた。Conventional configuration and its problems In general, a mechanical switch is always required to turn an electronic switch ON or OFF.
There is a problem in that, depending on how the mechanical switch itself is operated when turned off, a transient intermittent state may occur in the electronic switch, causing chattering. As a conventional method for eliminating chattering in electronic switches, a resistor 2 is provided between the input and output terminals 1 and 4 as shown in FIG.
It is known to use an integrating circuit in which the connection point between resistor 2 and output terminal 4 is grounded through capacitor 3, but inserting this integrating circuit may worsen the response of the circuit or cause it to become unstable. However, there were some problems, and the fields in which it could be used were limited.
発明の目的
本発明は、安定動作を行ない、回路応答性の良いスイッ
チのチャタリング除去回路を提供することを目的とする
ものである。OBJECTS OF THE INVENTION It is an object of the present invention to provide a switch chattering removal circuit that operates stably and has good circuit response.
発明の構成
本発明のチャタリング除去回路は、単安定マルチバブレ
ータと、この単安定マルチバイブレータの入力側又は出
力側に挿入した反転回路を開閉スイッチの出力側に設け
、上記単安定マルチバイブレータ又は反転回路の出力と
開閉スイッチの出力とを論理ゲートで処理するように構
成したものである。Structure of the Invention The chattering removal circuit of the present invention includes a monostable multivibrator and an inverting circuit inserted in the input side or output side of the monostable multivibrator, and is provided on the output side of an open/close switch. It is configured so that the output of the circuit and the output of the open/close switch are processed by logic gates.
実施例の説明
第２図は本発明の一実施例を示しておシ、図中１５はス
イッチ、１６はＮＯＴゲート、１７はエツジトリガ単安
定マルチバイブレータ、１ＢはＯＲゲート、１９はカウ
ンターであシ、スイッチ１６の投入回数を計数する。又
、１１は上記スイッチ１６の出力端、１２は上記ＯＲゲ
ート１８の出力端、１３は上記カウンタ１９の出力端で
ある。DESCRIPTION OF EMBODIMENTS FIG. 2 shows an embodiment of the present invention, in which 15 is a switch, 16 is a NOT gate, 17 is an edge-triggered monostable multivibrator, 1B is an OR gate, and 19 is a counter. , the number of times the switch 16 is turned on is counted. Further, 11 is the output terminal of the switch 16, 12 is the output terminal of the OR gate 18, and 13 is the output terminal of the counter 19.
このような構成において、いま、スイッチ１５をＯＮ、
０ＦＦｊ、た場合、その投入時およびその切断時にチャ
ックリングが発生し、第３図のａに示す電圧波形が上記
スイッチ１６の出力端１１に出力される。この電圧波形
ａは上記ＯＲゲート１８の一方の入力端に印加されると
共に上記ＮＯＴゲート１６に印加され、そのＮＯＴゲー
ト１６の出力端に第３図のｂに示す電圧波形が取シ出さ
れる。In such a configuration, if the switch 15 is now turned on,
0FFj, chucking occurs when it is turned on and when it is turned off, and the voltage waveform shown in a of FIG. 3 is output to the output terminal 11 of the switch 16. This voltage waveform a is applied to one input terminal of the OR gate 18 and also to the NOT gate 16, and the voltage waveform shown in b in FIG. 3 is taken out at the output terminal of the NOT gate 16.
そして、この電圧波形すは上記エツジトリガ単安定マル
チバイブレータ１７に印加され、その出力端から第３図
のＣに示す電圧波形が取シ出されて上記ＯＲゲート１８
の他方の入力端に印加される。This voltage waveform is applied to the edge-triggered monostable multivibrator 17, and the voltage waveform shown in FIG.
is applied to the other input terminal of .
したがって、上記ＯＲゲート１８の出力端１２には第３
図のｄに示す電圧波形が取り出され、スイッチ１６の投
入時および切断時のチャタリングが除去される。Therefore, the output terminal 12 of the OR gate 18 has a third
The voltage waveform shown in d in the figure is extracted, and chattering when the switch 16 is turned on and off is removed.
尚、上記の実施例ではスイッチ１５の出力電圧６ ペー
ジ
波形をＮＯＴゲート１６で反転し、エツジトリガ単安定
マルチバイブレータ１７を通して信号処理し、その信号
処理ひ！圧波形を上記スイッチ１５の出力電圧波形が印
加されるＯＲゲート１８の他方の入力端に印加するよう
に構成したが、これ以外に第４図に示すようにＯＲゲー
ト１８をムＮＤゲート１４に変更してもよい。この場合
、上記ムＮＤゲート１４の他方の入力端にはスイッチ１
５の出力電圧波形をエツジトリガ単安定マルチバイプレ
ーグ１７を通して後にＮＯＴゲート１６で反転して信号
処理し、この信号処理した電圧波形を印加するようにす
ればよい。このように構成すると、第６図に示すように
スイッチ１６の出力電圧波形翫に含まれるチャタリング
を除去することができる。尚、第６図中、ａはスイッチ
１６の出力電圧波形、ｂは電圧波形ａの反転波形、０は
電圧波形ａを第４図の出力端１１に加えた時の）１０Ｔ
ゲート１６の出力波形である。ここで、第４図に於ける
エツジトリガ単安定マルチパイプＶ−夕１７の出力時間
は、チャタリングの存在する時間よシロ１ζ−ジ
も長いものであれば、電圧波形ａと電圧波形Ｃを入力波
形として用いたＡＮＤゲート１４の出力端２ｏの出力波
形は電圧波形ｄとなシ、スイッチ１５の出力電圧波形ａ
のチャタリングを除去できる、。In the above embodiment, the output voltage 6 page waveform of the switch 15 is inverted by the NOT gate 16, and the signal is processed through the edge-triggered monostable multivibrator 17. The voltage waveform is applied to the other input terminal of the OR gate 18 to which the output voltage waveform of the switch 15 is applied. May be changed. In this case, the switch 1 is connected to the other input terminal of the ND gate 14.
The output voltage waveform of No. 5 may be passed through an edge-triggered monostable multi-vip circuit 17, then inverted and signal-processed by a NOT gate 16, and this signal-processed voltage waveform may be applied. With this configuration, chattering contained in the output voltage waveform of the switch 16 can be removed as shown in FIG. In Fig. 6, a is the output voltage waveform of the switch 16, b is the inverted waveform of the voltage waveform a, and 0 is the voltage waveform a when applied to the output terminal 11 in Fig. 4) 10T.
This is the output waveform of gate 16. Here, if the output time of the edge-triggered monostable multipipe V-17 in FIG. The output waveform of the output terminal 2o of the AND gate 14 used is voltage waveform d, and the output voltage waveform of the switch 15 is a.
chattering can be removed.
発明の効果
以上、詳述したように本発明によれば、スイッチの出力
側に反転回路と単安定マルチバイブレータを設け、上記
反転回路又は単安定マルチバイブレークの出力と上記ス
イッチ出力を論理ゲートに加えて処理するように構成し
たので、スイッチのチャタリングの除去を確実に、かつ
応答性良く行なうことができる利点を有する。Effects of the Invention As detailed above, according to the present invention, an inverting circuit and a monostable multivibrator are provided on the output side of a switch, and the output of the inverting circuit or monostable multivibrator and the switch output are added to a logic gate. Since the structure is configured to process the switch chattering, it has the advantage that the chattering of the switch can be removed reliably and with good responsiveness.
第１図は従来のチャタリング除去回路の回路図、第２図
は本発明のチャタリング除去回路の一実施例に示す回路
図、第３図は同回路に於ける各部のタイミングチャート
図、第４図は本発明の他の実施例を示す回路図、第６図
は同回路の各部のタイミングチャート図である。
１６・・・・・・スイッチ、１６・・・・・・ＮＯＴゲ
ート、７ ページ
１７・・・・・・単安定マルチバイブレータ、１８・旧
・・ＯＲゲート、１４・・・・・・ムＮＤゲート。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図Fig. 1 is a circuit diagram of a conventional chattering removal circuit, Fig. 2 is a circuit diagram showing an embodiment of the chattering removal circuit of the present invention, Fig. 3 is a timing chart of each part in the same circuit, and Fig. 4 6 is a circuit diagram showing another embodiment of the present invention, and FIG. 6 is a timing chart diagram of each part of the circuit. 16... Switch, 16... NOT gate, 7 Page 17... Monostable multivibrator, 18 Old... OR gate, 14... MuND Gate. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
figure
Claims (1)
ルチバイブレータとこの単安定マルチパイプレークの入
力側又は出力側に挿入される反転回路を設け、上記単安
定マルチパイプレークもしくは上記反転回路の出力と上
記スイッチ出力とを論理ゲートに加えて信号処理するよ
うに構成してなるチャタリング除去回路。 し）論理ゲートはＡＮＤゲートであシ、その一方の入力
端にスイッチ出力を加えると共にその他方の入力端に上
記スイッチ出力を単安定マルチバイブレータに通して反
転回路で反転して加えるように構成したことを特徴とす
る特許請求の範囲第１項記載のチャタリング除去回路。 （３）論理ゲートはＯＲゲートであり、その一方の入力
端にスイッチ出力を加えると共にその他方の入力端に上
記スイッチ出力を反転回路で反転２ ノ・−ジ して単安定マルチパイプレークを通して加えるように構
成したことを特徴とする特許請求の範囲第１項記載のチ
ャタリング除去回路。[Claims] (1) A monostable multivibrator and an inverting circuit inserted into the input side or output side of the monostable multi-pipe rake are provided on the output side of the switch that performs opening/closing operations, and the monostable multi-pipe A chattering removal circuit configured to add the output of the rake or inversion circuit and the switch output to a logic gate and perform signal processing. (b) The logic gate is an AND gate, and the switch output is applied to one input terminal of the AND gate, and the switch output is passed through a monostable multivibrator and inverted by an inverting circuit and applied to the other input terminal. A chattering removal circuit according to claim 1, characterized in that: (3) The logic gate is an OR gate, and the switch output is applied to one input terminal, and the switch output is inverted by an inverting circuit and applied to the other input terminal through a monostable multipipe lake. A chattering removal circuit according to claim 1, characterized in that it is configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204096A JPS5994917A (en) | 1982-11-19 | 1982-11-19 | Chattering eliminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204096A JPS5994917A (en) | 1982-11-19 | 1982-11-19 | Chattering eliminating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994917A true JPS5994917A (en) | 1984-05-31 |
Family
ID=16484722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204096A Pending JPS5994917A (en) | 1982-11-19 | 1982-11-19 | Chattering eliminating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994917A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206795A (en) * | 1992-01-24 | 1993-08-13 | Fujitsu Ltd | Chattering preventing circuit |
| JPH07297690A (en) * | 1994-04-27 | 1995-11-10 | Nec Corp | Noise elimination circuit |
-
1982
- 1982-11-19 JP JP57204096A patent/JPS5994917A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206795A (en) * | 1992-01-24 | 1993-08-13 | Fujitsu Ltd | Chattering preventing circuit |
| JPH07297690A (en) * | 1994-04-27 | 1995-11-10 | Nec Corp | Noise elimination circuit |
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