JPS5992367A - Ｌｓｉ試験装置のテストパタ−ン発生回路 - Google Patents
Ｌｓｉ試験装置のテストパタ−ン発生回路Info
- Publication number
- JPS5992367A JPS5992367A JP57202922A JP20292282A JPS5992367A JP S5992367 A JPS5992367 A JP S5992367A JP 57202922 A JP57202922 A JP 57202922A JP 20292282 A JP20292282 A JP 20292282A JP S5992367 A JPS5992367 A JP S5992367A
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- JP
- Japan
- Prior art keywords
- pattern
- memory
- test
- patterns
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＬＳＩ試験装置のテストパターフ発生回路に
関する。
関する。
一般に電卓用ＩＣ１時計用１ｃ等のＬＳＩの試験な行な
う試験装置では、試験対象のＬＳＩの各入力ピンへ与え
る入力データを記憶するパターンメモリを設けている。
う試験装置では、試験対象のＬＳＩの各入力ピンへ与え
る入力データを記憶するパターンメモリを設けている。
そしてこのパターンメモリから所望のテストバター７を
読み出す場合、上１ｉｊｌ、８１の全ピンに共通なアド
レス回路によりアクセスするようにしている。さらに上
記バター７メモリに全てのテストパターンを一度に記憶
できない場合は、外部配憶装置等から必要なデータを読
み出し、てバター／メモリへ転送して試験を行なうよう
にしている。
読み出す場合、上１ｉｊｌ、８１の全ピンに共通なアド
レス回路によりアクセスするようにしている。さらに上
記バター７メモリに全てのテストパターンを一度に記憶
できない場合は、外部配憶装置等から必要なデータを読
み出し、てバター／メモリへ転送して試験を行なうよう
にしている。
たとえは第１図にボすブロック図のように試験を行な５
ＬＳ１の各ピンへ与えるテストパターンをパターンメモ
リ１に１己憶し、このパターンメモリ１の内容をアドレ
ス回路２で順次に指定し、読み出されたテストパターン
をバッファ３を介してＬＳＩの谷ピ／へ与えるようにし
ている。
ＬＳ１の各ピンへ与えるテストパターンをパターンメモ
リ１に１己憶し、このパターンメモリ１の内容をアドレ
ス回路２で順次に指定し、読み出されたテストパターン
をバッファ３を介してＬＳＩの谷ピ／へ与えるようにし
ている。
しかしながらこのようなものでは、試験を行なうＬＳＩ
の入力ピン数に比例する容量のバター／メモリを必寮と
するためにＬＳＩの多ピン化が進むにつれて大量のパタ
ーンメモリを必要になる。
の入力ピン数に比例する容量のバター／メモリを必寮と
するためにＬＳＩの多ピン化が進むにつれて大量のパタ
ーンメモリを必要になる。
またこのパターンメモリはアドレス回路により共通にア
クセスするために、たとえば特定の入力ピンへパターン
を入力するためにも全ての入力ピンに対応するメモリが
アクセスされることになる。このためにバター／メモリ
の各ビンに対応するビット数、すなわち深さは全テスト
シーケンスに対応するビット数を必要とし、パターンメ
モリの総容量は、対象とするＬＳＩの全入力ピン数と全
テストシーケンスのビット数の積となり膨大なハードウ
ェアを必要とする。
クセスするために、たとえば特定の入力ピンへパターン
を入力するためにも全ての入力ピンに対応するメモリが
アクセスされることになる。このためにバター／メモリ
の各ビンに対応するビット数、すなわち深さは全テスト
シーケンスに対応するビット数を必要とし、パターンメ
モリの総容量は、対象とするＬＳＩの全入力ピン数と全
テストシーケンスのビット数の積となり膨大なハードウ
ェアを必要とする。
しかしながらこのように大容蓋のバター／メモリを試験
装置に内紙することは不可能なこともあり、このような
場合は外部記憶装置から必要なデータを分割して試験装
置内のパターンメモリへ転送するようにしている。この
ために使用者が作成するテストプログラムも膨大なもの
になりその負担も多大で合理的でない。
装置に内紙することは不可能なこともあり、このような
場合は外部記憶装置から必要なデータを分割して試験装
置内のパターンメモリへ転送するようにしている。この
ために使用者が作成するテストプログラムも膨大なもの
になりその負担も多大で合理的でない。
本発明は上す己の事情に鑑みてなされたものでバター／
メモリのメモリ容量を着るしく減少することができるＬ
ＳＩ試験装置のテストパターン発生ＩＷ １Ｍを提供す
ることを目的とするものである。
メモリのメモリ容量を着るしく減少することができるＬ
ＳＩ試験装置のテストパターン発生ＩＷ １Ｍを提供す
ることを目的とするものである。
すなわち本発明は、全テストシーケンスにおけるテスト
パターンを種類別に分類して同一性を壱するバター／毎
に併合してｌビットのシリアルパターンとじ℃パターン
メモリに記憶する。
パターンを種類別に分類して同一性を壱するバター／毎
に併合してｌビットのシリアルパターンとじ℃パターン
メモリに記憶する。
また入カビ／毎にパターンメモリに記憶したパターンの
スタートアドレスをバター／ベースアドレスファイルに
登録する。そしてパターンの読み出し時は、各人力ピン
に対応してスタートアドレスヲハター７ベースアドレス
ファイルから読み出しかつバター／の深さをビットカウ
ンタから傷て両者を加算してパターンメモリなアクセス
するアドレスを得、パターンメモリから得たパターンを
シフトレジスタに２ツチし、これを入力ピン数だけ繰り
返して全ピンのｌビット分のバター／を得ることを％徴
とするものである。
スタートアドレスをバター／ベースアドレスファイルに
登録する。そしてパターンの読み出し時は、各人力ピン
に対応してスタートアドレスヲハター７ベースアドレス
ファイルから読み出しかつバター／の深さをビットカウ
ンタから傷て両者を加算してパターンメモリなアクセス
するアドレスを得、パターンメモリから得たパターンを
シフトレジスタに２ツチし、これを入力ピン数だけ繰り
返して全ピンのｌビット分のバター／を得ることを％徴
とするものである。
以下本発明の一実施例を第２図にボすブロック図を参照
して詳細に説明する。図中４はテストバター／を記憶す
るバター／メモリである。
して詳細に説明する。図中４はテストバター／を記憶す
るバター／メモリである。
なお、このバター／メモリ４には全テストパターンを特
定の長さに分割し、同一バター／毎に統一して記憶して
いる・そして５は容入カピン毎に上ｍｌバター／メモリ
４に分割して記憶したパターンのスタートアドレスを登
録するパターンベースアドレスファイルである。そして
６は入力ビンに対応するカウントを行１よいカウント毎
にバター７ベースアドレス７アイ／Ｉ１５かも各入力ビ
ンのベースアドレスを出力させる２インカウ／りである
。セして７はパターンの深さを指定するビットカウンタ
、８はバター／ベースアドレスファイ／Ｌ１５から出力
されるベースアドレスとビットカウンタ７かも出力され
るカウント１１ＩＬとを刀０算１°る加算器である。そ
して加算器８の加紳出力として指定されるアドレスでノ
くターンメモリ４をアクセスする。そして９はノくター
ンメモリ４のω力を与えられるシフトレジスタおよびラ
ッチである。そしてラインカウンタ６のカウント動作を
呈人力ビンに対応して繰り返すことにより全入力ピンの
ｌビット分のノくターンをシフトレジスタへ送り込んで
ラッチし所望のパターンを発生することができる。
定の長さに分割し、同一バター／毎に統一して記憶して
いる・そして５は容入カピン毎に上ｍｌバター／メモリ
４に分割して記憶したパターンのスタートアドレスを登
録するパターンベースアドレスファイルである。そして
６は入力ビンに対応するカウントを行１よいカウント毎
にバター７ベースアドレス７アイ／Ｉ１５かも各入力ビ
ンのベースアドレスを出力させる２インカウ／りである
。セして７はパターンの深さを指定するビットカウンタ
、８はバター／ベースアドレスファイ／Ｌ１５から出力
されるベースアドレスとビットカウンタ７かも出力され
るカウント１１ＩＬとを刀０算１°る加算器である。そ
して加算器８の加紳出力として指定されるアドレスでノ
くターンメモリ４をアクセスする。そして９はノくター
ンメモリ４のω力を与えられるシフトレジスタおよびラ
ッチである。そしてラインカウンタ６のカウント動作を
呈人力ビンに対応して繰り返すことにより全入力ピンの
ｌビット分のノくターンをシフトレジスタへ送り込んで
ラッチし所望のパターンを発生することができる。
このような構成であれは先ずテストプログラムにより全
テストパターンを付定の長さに分割し、かつ同一パター
ンを統一してバク−７メモリ４に６山、値させる０次に
各人カビ／毎に上記分割したテストパターンのスタート
アドレスなグログラムして、パターンベースアドレスフ
ァイルに登録する。そしてライン力！７／タロにより対
象と１−るｌ、８１の容入カピンに対応するカウントを
行ない、このカウント毎に、バター／ペースアドレスフ
ァイルから各入力ビンのペースアドレスを出力する。ま
たビットカラ／り７はバター／の深さに対応するカウン
ト値を出力し、この値と上記バター／ベースアドレスフ
ァイル５の出力値とを加算器８で加算する。そして加′
に器８かも出力する加算１μ、すなわち当該ビンツバタ
ーンを退択する実際のパターンアドレスをパターンメモ
リ４へ与える。そしてパターンメモリ４の出力をシフト
レジスタ９で一時的に保持する。そして上述の動作を入
カビ／の叙に対応するだけ繰り返すことにより全入力ビ
ンの１ピット分のパターンをシフトレジスタ９にラッチ
することができる。したがってシフトレジスタ９のバタ
ー／をバッファ１０を介して対象とするＬＳＩの各入力
ビンへ与え試験を行なうことができる。
テストパターンを付定の長さに分割し、かつ同一パター
ンを統一してバク−７メモリ４に６山、値させる０次に
各人カビ／毎に上記分割したテストパターンのスタート
アドレスなグログラムして、パターンベースアドレスフ
ァイルに登録する。そしてライン力！７／タロにより対
象と１−るｌ、８１の容入カピンに対応するカウントを
行ない、このカウント毎に、バター／ペースアドレスフ
ァイルから各入力ビンのペースアドレスを出力する。ま
たビットカラ／り７はバター／の深さに対応するカウン
ト値を出力し、この値と上記バター／ベースアドレスフ
ァイル５の出力値とを加算器８で加算する。そして加′
に器８かも出力する加算１μ、すなわち当該ビンツバタ
ーンを退択する実際のパターンアドレスをパターンメモ
リ４へ与える。そしてパターンメモリ４の出力をシフト
レジスタ９で一時的に保持する。そして上述の動作を入
カビ／の叙に対応するだけ繰り返すことにより全入力ビ
ンの１ピット分のパターンをシフトレジスタ９にラッチ
することができる。したがってシフトレジスタ９のバタ
ー／をバッファ１０を介して対象とするＬＳＩの各入力
ビンへ与え試験を行なうことができる。
したがって対象とするｌ、８１０入カピンの数を増加し
てもハードウェアの変更はわずかでありコストも安１曲
である。そしてテストパターンの同−内在のパターンは
統一することができるのでバター／メモリの容量を大幅
に減少することがでさ、かつテストプログラムの作成も
極めて容易に行なえる。さらにバター／メモリは対象と
するｌ、８１の入力ビン数に依存しないためハードウェ
アのコストが安価であり、しかも汎用性を尚めることか
できる。
てもハードウェアの変更はわずかでありコストも安１曲
である。そしてテストパターンの同−内在のパターンは
統一することができるのでバター／メモリの容量を大幅
に減少することがでさ、かつテストプログラムの作成も
極めて容易に行なえる。さらにバター／メモリは対象と
するｌ、８１の入力ビン数に依存しないためハードウェ
アのコストが安価であり、しかも汎用性を尚めることか
できる。
以上のように本発明によれは任意の入力ビン数のＬＳＩ
に容易に対応でき、コストも安価でパターンメモリの容
量を少なくでき、しかもテストプログラムの作成の各易
なＬＳＩ試軟装置のテストパターン発生回路を提供する
ことができる。
に容易に対応でき、コストも安価でパターンメモリの容
量を少なくでき、しかもテストプログラムの作成の各易
なＬＳＩ試軟装置のテストパターン発生回路を提供する
ことができる。
第１図は従来の１，８１試験装置のテストパターン発生
回路の一例を示すブロック図％第２図は本発明の一夾ｈ
（ｍ例を示すブロック図である。 ４・・・メモリパターン、５・・・パターンベースアド
レスファイル、６・・・ラインカウンタ、７・・・ビッ
トカウンタ、８・・・加算器、９・・シフトレジスタ、
）０・・・バッファ〇 出願人代理人 升理士 鈴 江 武 彦牙１図
回路の一例を示すブロック図％第２図は本発明の一夾ｈ
（ｍ例を示すブロック図である。 ４・・・メモリパターン、５・・・パターンベースアド
レスファイル、６・・・ラインカウンタ、７・・・ビッ
トカウンタ、８・・・加算器、９・・シフトレジスタ、
）０・・・バッファ〇 出願人代理人 升理士 鈴 江 武 彦牙１図
Claims (1)
- 試験を行なう１．ＩＩの入カビ／へ与えるテストパター
ンをｉ己憶するパターンメモリと、このパターンメモリ
の出力を与えられて保持するシフトレジスタと、このシ
フトレジスタの出力に介挿したバッファと、上記テスト
バター／の深さをカウントするビットカラ／りと、上記
パターンメモリに記１意したテストバター／の各入力ビ
ン毎のスタートアドレスを一己憶するパターンベースア
ドレスファイルと、このパターンベースアドレスファイ
ルを制御するラインカウンタト、上ｉ己パターンベース
アドレスファイルの出力と上記ビットカウンタの出力を
加算したアドレスを上記バター／メそりへ与える加算器
とを其備するＬＳＩ試厭装置のテストパターン発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202922A JPS5992367A (ja) | 1982-11-19 | 1982-11-19 | Ｌｓｉ試験装置のテストパタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202922A JPS5992367A (ja) | 1982-11-19 | 1982-11-19 | Ｌｓｉ試験装置のテストパタ−ン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992367A true JPS5992367A (ja) | 1984-05-28 |
Family
ID=16465378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202922A Pending JPS5992367A (ja) | 1982-11-19 | 1982-11-19 | Ｌｓｉ試験装置のテストパタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081593A1 (ja) * | 2003-03-14 | 2004-09-23 | Advantest Corporation | 試験装置、試験装置のプログラム、試験パターン記録媒体、及び試験装置の制御方法 |
| US7726133B2 (en) | 2001-07-19 | 2010-06-01 | Siemens Aktiengesellschaft | Method for operating a burner of a gas turbine and a power plant |
-
1982
- 1982-11-19 JP JP57202922A patent/JPS5992367A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7726133B2 (en) | 2001-07-19 | 2010-06-01 | Siemens Aktiengesellschaft | Method for operating a burner of a gas turbine and a power plant |
| WO2004081593A1 (ja) * | 2003-03-14 | 2004-09-23 | Advantest Corporation | 試験装置、試験装置のプログラム、試験パターン記録媒体、及び試験装置の制御方法 |
| US7454679B2 (en) | 2003-03-14 | 2008-11-18 | Advantest Corporation | Test apparatus, computer readable program for test apparatus, test pattern recording medium, and method for controlling test apparatus |
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