JPS599112B2 - バブルドメイン機構 - Google Patents

Description

【発明の詳細な説明】 この発明は磁気バブルドメインシステムに向けられるも
のであり、特にデコード機構構造に向けられるものであ
る。

磁気バブルドメイン装置は当該技術分野において周知で
ある。

これらの磁気バブルドメイン装置は明らかに記憶装置の
領域における他の形式の装置に代わり始めている。磁気
バブルドメイン装置がますます広範囲に用いられるにし
たがつて、信頼性、製造産額を改善しかつまた装置のよ
り進んだ小形化を許容しつつ、より優れた装置の利用を
許容するためにより大きな重要性がシステム機構にかか
つてきている。多くのデコード方法が磁気バブルドメイ
ン分野を含む分野において知られている。

しかしながら、改良されたデコード方法が常に追求され
ておりかつ考慮されている。多くの分野において、入出
力動作の間に装置の同じ側（または端縁）からアクセス
されることができるデコーダ形態を有することが非常に
望ましい。この動作はいわゆる「シングルポート（Ｓｉ
ｎｇｌｅｐＯｒｔ）デコーダ」または単ポートデコーダ
を与える。そのようなシングルポートレコーダに伴う問
題の１つは出力経路の上を横切つて入力経路からおよび
その逆にデータを有する必要性であつた。これは、過去
においては、一般に装置の動作に関して問題点を作り出
していたＯ新規なかつ改良された［磁気バブルドメイン
回路用クロスオーバ接続」が１９７８年３月１５日に出
願されたＴ．Ｔ．Ｃｈｅｎによる同時係属中のアメリカ
合衆国特許出願連続番号第８８６，９７２号に説明され
ており、かつそれをここに参照することによつて援用す
る。

この新しいクロスオーバ接続によつて共通入力／出力経
路が複数個のストレージループとともに用いられること
ができる。出願人が知つた最も適切な先行技術は次のと
おりである。アメリカ合衆国特許番号第３，６４３，２
５５号のＭＯｒｒＯｗほかの「交差する伝播チヤンネル
を有する単壁ドメイン装置」。

この特許はアイドラーバブルがストアされかつ選択的に
システムにおいて、およびシスデムから変位されるのを
必要とするクロスオーバ回路を示している〇アメリカ合
衆国特許番号第３，６７６，８７３号のＬｅｅの「磁気
バブルクロスオーバ回路」。

この特許は互いに通過するバブルがバブルの少なくとも
１個を瞬間的に遅らせることによつてちようどよいとき
に分離されることを必要とするクロスオーバ回路を示し
ている。「ＰａｒａｌｌｅｌＰｒＯｃｅｓｓｉｎｇｗｉ
ｔｈｔｈｅＰｅｒｆｅｃｔＳｈｕｆｆｌｅ，ＩＥＥＥＴ
ｒａｎｓａｃｔｉ−０ｎｓ０ｎＣ０ｍｐｕｔｅｒｓ，Ｖ
０１．Ｃ−２０？▲２ツ１９７１年２月、１５３−１６
１頁。

この刊行物は並行処理を議論しているが磁気バブルドメ
インシステムには向けられていない。「ＡＨｙｂｒｉｄ
ＤｅｃＯｄｅｒＢｕｂｂｌｅＭｅｍＯｒｙＯｒｇａｎｉ
ｚａｔｉＯｎ」、Ｔ．Ｔ．Ｃｈｅｎほか、ＩＥＥＥＴｒ
ａｎｓａｃｔｉＯｎｓＯｎＭａｇｎｅｔｉｃ，ＶＯｌ．
ＭＡＧ−１２，屋６，１９７６年１１月。

この刊行物は１またはそれ以上の遅延スイツチを備えた
デコーダを用いるハイブリツドバブル機構に向けられて
いる。「ＤｅｖｉｃｅＣｈａｒａｃｔｅｒｉｚａｔｉＯ
ｎＯｆａＣＯｍｐｌｅｔｅＳｔｅｐａｓｓｉｖｅＢｕｂ
ｂｌｅＬＯｇｉｃＦｕｎｃｔＩＯｎａｌＥｌｅｍｅｎｔ
ｓ，Ｃ．ＴｔＭ．Ｃｈａｎｇ，３ＭＣＯｎｔｅｒｅｎｃ
ｅ，ｌ９７５乳この論文はバブルクロスオーバエレメン
トを含む数個の受動論理エレメントの動作特性を報告し
ている。

「ＡｎＡｌｌ−ＢｕｂｂｌｅＴｅｘｔ−Ｅｄｉｔｉｎｇ
Ｓｙｓｔｅｍ」，Ｓ．Ｔ．ＬｅｅおよびＨ，Ｃｈａｎｇ
，ＩＦＦＦＴｒａｎｓａｃｔｌＯｎｓ，ＭＡＧ−１０，
１９７４年、７４６−７４９頁。

この論文は半導体・片割れシステムを代用するバブルメ
イドシステムを説明している。「ＭｕｌｔｉｐｌｅＬｅ
ｖｅｌＳｔＯｒａｇｅＯｒｇａｎｉｚ−３ａｔｉ０ｎｆ
０ｒＢｕｂｂ１ｅＭｅｍ０ｒｉｅｓ」、Ｔ．Ｔ．Ｃｈｅ
ｎほか、ＩＥＥＥＴｒａｎｓａｃｔｉＯｎｓＯｎＭａｇ
ｎｅｔｉｃｓ，ＭＡＧ−１２，應６，１９７６年１１月
。

この論文はバルブドメインストレージおよび流れ制御ス
イツチを説明している。Ｈ．Ｃｈａｎｇ，Ｊ．ＦＯｘ，
Ｄ．ＬｅｅおよびＬ．ＬＲＯｓｉｅｒ，「ＡＳｅｌｆＣ
ＯｎｔａｉｎｅｄＭａｇｎｅｔｉｃＢｕｂｂｌｅＭｅｍ
ＯｒｙＣｈｉｐ」，ＥＥＥＴｒａｎｓ．Ｍａｇ．ＭＡＧ
−８，１９７２年２１４−２２２頁。

Ｇ．Ｓ．Ａｌｍａｓｉ，Ｅ．Ａ．Ｇｉｅｓｓ，Ｒ．Ｊ．
ＨＯ一Ｎｄｅｌ，Ｒ．Ｅ．ＨＯｒｓｔｍａｎ，Ｇ．Ｅ．
ＫｅｅｆｅｌおよびＬ．Ｌ．ＲＯｓｉｅｒ，「Ｆａｂｒ
ｉｃａｔｉＯｎａｎｄＯｐ一ＥｒａｔｉＯｎＯｆａＳｅ
ｌｆ−ＣＯｎｔａｉｎｅｅｄＢｕｂ一ＢｌｅＤＯｍａｉ
ｎＭｅｍＯｒｙＣｈｉｐ，」ＡＩＰＣＯ一Ｎｆ，ＰｒＯ
ｃ．，黒５，Ｐｔ．１，２２０−２２４頁。アメリカ合
衆国特許番号第３，９９１，４１１号のジヨージの「シ
ングルデコーダバブルドメインチツプ機構」。この特許
は入力デコーダおよび出力デコーダリード線を共有する
デコーダに関するものである。この発明は磁気バブルド
メインシステムなどとともに用いるためのデコード機構
に向けられている。

デコーダは、１個の入カー出力回路ポートが用いられる
ものを許容するクロスオーバ回路接続を含む。磁気バブ
ルの態様の情報またはデータは、多重データストリーム
がシステムの記憶能力を最大にするために相互に挟まれ
または折り合わされることができるような態様でストレ
ージ手段にストアされる。適当な入出力デコーダ装置が
用いられてシステムによつて作用される情報のみならず
行なわれるべき作用を制御する。ユニバーサルスイツチ
、転送スイツチ、遅延装置および遅延回路のような制御
装置が用いられてストアされかつ検索されるデータにお
いて同期および順序を維持する。さて、第１図を参照し
て、この発明のデコーダ機構の概略図を示す。

第１図に示す図において、選択的または付加的な２個の
ポート形態を示す。しかしながら、この発明の主たる利
点は１個のポート形態に向けられるものである。すなわ
ち、従来のデコーダアクセスされたバブルメモリチツプ
はストレージループの両端でデコーダ（入力および出力
）を有し、その両端は、したがつて２個のポート形態を
形成する。しかしながら、この発明は次のような利点を
有する１個のポート構成を説明している。１．入力デコ
ーダおよび出力デコーダの両方がストレージループの同
じ側上にありかつ同じデコーダ制御リード線を共有する
ことができる。

このように、制御リードの全数はチツプにおいて最小化
される。また、デコーダ回路に必要とされるガーネツト
領域が減少される。２．デコーダアクセスはストレージ
ループの一方端にあるので、ループの他方端は他のデー
タ操作機能のために用いられることができる。

たとえば、他方端のメイジヤーマイナループアクセスポ
ートはストレージループにストアされたデータが２次元
でアクセスされるのを許容する。３．１個のポート構成
は多レベルストレージ機構として用いられることができ
る。

ストレージループは交換スイツチを介してストレージル
ープのいくつかのグループへ接続される。各グループは
ストレージレベルを形成しかつデータはレベル間を前後
に転送されることができる。アクセスポートへ接続され
るループにおけるデータのみが直接にアクセス可能であ
る。このように、チツプは大きな記憶容量を有するが、
その性能は短い記憶ループを有する小さなチツプと等価
である。第１図に示す実施例において、オンチツプデコ
ーダアクセスポートの一例が与えられかつ入出力部分１
０を含む。

入出力部分１０は入力ライン１１および出力ライン１２
を含む。これらのラインは連続的な伝播経路を形成する
ように構成されている。複数個のリプリケータＲｌ，Ｒ
２およびＲ３が入力ライン１１に含まれる。リプリケー
タＲｌ，Ｒ２，Ｒ３などは受動リプリケータでありかつ
複数個・（この例では２）の出力磁気バブルドメインを
各入力磁気バブルドメインのために発生する。出力バブ
ルドメインは入力ライン１１の出力部分に沿つて続くか
、または代替的にそれぞれコネクタ伝播経路１５，１４
および１３に沿つて続く。コネクタ経路はそれぞれ合併
／消滅器ＭＡｌ，ＭＡ２，ＭＡ３で出力ライン１２と結
合する。合併消減器は真の「ＡＮＤ」ゲートと等価であ
りかつ第４図に関して詳細に説明する。ループ発生器、
デイスク発生器などのような任意の適当な形態の適当な
バブルドメイン発生器Ｇ１が入力ライン１１に関連しか
つそこへ磁気バブルドメインを供給する。

適当な出力ダンプまたはシンクが出力ライン１２に関連
して磁気バブルドメインを受ける。これらの磁気バブル
ドメインは出力ラインに沿つて発生され、検出回路へは
転送されない。検出器ＤＥＴｌは出力ライン１２に関連
する。

デコーダの位置を形成する伝播経路１６は転送スイツチ
Ｔ３の動作にしたがつて出力ライン１２へ選択的に接続
される。スイツチＴ３は矢印によつて表わされておりか
つ、ソースＴ３ｌからの信号の制御のもとに選択的に出
力ライン１２から伝播経路１６へ磁気バブルドメインを
転送する。この装置のストレージループの各々は別々の
転送スイツチＴ２によつて出力ライン１２へ接続される
。また、スイツチＴ２はソースＴ２ｌからの信号によつ
て制御されて出力ライン１２からそれぞれのストレージ
ループの入口経路ＥＰへ選択的に磁気バブルドメインを
転送する。ストレージループの出力端で、出口伝播経路
ＥＸＰは上述したような適当な合併消滅器エレメントＭ
Ａｌ，ＭＡ２などによつて出力ライン１２へ結合される
。

転送スイツチＴ２と合併部との組合わせ上述したＴ．Ｔ
．Ｃｈｅｎ（連続番号第８８６，９７２号）に説明した
クロスバ一接続を提供するような態様で機能する。バブ
ル態様の情報がストレージループへ転送されるとき、そ
れは適当な入口伝播経路ＥＰを介して適当な入カデコー
ダ−伝播する。

入力デコーダはデコーダ制御回路（ＤＥＣ．ＣＯＮＴ．
）によつて発生されたデコーダ制御信号によつて制御さ
れる。入力デコーダの動作に従つて、バブルは、いずれ
かの方向に情報を転送または交換するために用いられる
関連のユニバーサルスイツチＵＳｌへ伝播する。ユニバ
ーサルスイツチの動作はソースＵＳｌｌによつて供給さ
れた信号によつて制御される。ソースＵＳｌｌによつて
供給された制御信号に基づいて、伝播経路におけるバブ
ルは含まれるストレージループに関連の適当な合併部へ
それを介して伝播する。逆に、バブルはストレージルー
プ自゛体は他の部分における他のバブルへ転送されまた
はその他のバブルと交換される。バブルがストレージル
ープ自体へ転送されるとき、それらは印加された回転お
よびバイアス磁界によつて制御される標準的な態様でそ
れらを伝播する。そこから制御信号を受けるようにソー
スＲＳｌへ接続される遅延スイツチＲＳが伝播経路に含
まれる。遅延スイツチＲＳは公知の形態のものでありか
つ伝播経路を介してバブルの伝播を選択的に遅延させる
働きをする。バブルは次いで標準的態様でストレージル
ープ合併部ＭＳを通過する。バブルは上述した標準的な
態様で経路を伝播し続ける。ストレージ伝播経路は制御
信号源Ｔｌｌからの信号によつて制御されるように接続
される転送スイツチＴ１を含む。

ソースＴｌｌからの信号がない場合、バブルは転送され
ずかつ合併部ＭＳのみならずスイツチＴ１の一部を含む
ストレージループを介して伝播し続ける。逆に、ソース
Ｔｌｌからの適当な制御信号を印加すると、バブルはス
トレージループＳＬから、出力デコーダを含む出力経路
０ＰへスイツチＴ１を介して転送される。出力デコーダ
はまたバブル態様の情報が出力デコーダによつてデコー
ドされるデコーダ制御回路からの制御信号（ＤＥＣ．Ｃ
ＯＮＴ．）を受けるように接続される。出力経路０Ｐの
バブルは出力経路０Ｐに沿つてユニバーサールスイツチ
ＵＳｌへ伝播されかつ次いで出口経路ＥＸＰへ転送され
るかまたは経路《）Ｐに維持され、この経路０Ｐはバブ
ルを遅延ス・イツチＲＳおよび合併部ＭＳを介してスト
レージループＳＬへ復帰させる。伝送スイツチＴ１、出
力デコーダ０Ｄ１および遅延スイツチＲＳを含む出力デ
コード機能は、Ｔ．Ｔ．Ｃｈｅｎほかによる「ハイブリ
ツドデコーダバブルメモリ機構」という題名の参照した
論文に説明されるような２ポートハイブリツドデコーダ
機構における出力デコード機能に類似する。入口経路Ｅ
Ｐおよび出口経路ＥＸＰの各々は異なる遅延時間を与え
る目的で異なる形態を有するということがわかる。

たとえば、最も左側のストレージループ回路は実質的に
Ｏの遅延（通常の伝播時間を超えて）で入口経路ＥＰお
よび出口経路ＥＸＰを含む。左のストレージループ構成
からの第２のものは入力遅延１Ｄ２および出力遅延０Ｄ
２を含み、これらの遅延は伝播経路のループによつて表
わされる。遅延機構は装置の構造における所望のまたは
必要な任意の形態のも゛のでありうる。同様に、最も右
側のストレージループ回路は、それぞれに入［コ経路お
よび出口経路に入口遅延１Ｄ４および出力遅延０Ｄ４を
含む。遅延経路は１／０ループ１０における伝播経路長
さに関連しかつこの発明のデコーダの動作において同期
を維持するのに有益であるということがわかる。特に、
遅延経路の長さは、発生器Ｇ１または検出器ＤＥＴｌか
らすべてのストレージループのユニバーサルスイツチＵ
Ｓまでの距離がすべて等しい長さであるように調節され
る。付加的な入出力経路１００が１個のポートデコーダ
機構の利点を示すように回路形態の上端に示される。

この入出力ループは任意の適当な形態の発生器Ｇ２と、
任意の適当な形態である検出器ＤＥＴ２とを含む。付加
的な合併部ＭＯおよびリプリケータＲＥが通常の態様で
バブルが合併されまたはリプリケートされるのを許容す
るように設けられる。さらに、ユニバーサルスイツチＵ
Ｓ２はそれぞれのストレージループの各々および入出力
ループ１００に関連する。ユニバーサルスイツチＵＳ２
の各々は制御ソースＵＳ２ｌによつて供給される信号に
よつて制御されるように接続される。この構成において
、バブルは発生器Ｇ２で発生されることができ、合併部
ＭＯを通過されかつすべてのバブルが選択的に、制御エ
レメントＵＳ２ｌによつて供給される制御信号によつて
同時にそれぞれのストレージループへ与えられる。逆に
、バブルはソースＵＳ２ｌの制御信号の適当な選択によ
つてストレージループから得られることができ、それら
のバブルは次いでループ１００を介して伝播されかつＤ
ＥＴ２で検出されかつまた、再循環のためリプリケータ
ＲＥによつてリプリケートされる。これは従来のメイジ
ヤーマイナループアクセスポートを表わす。入出力ルー
プ１００は選択的でありかつこの発明自体に含まれる必
要はなく、それは特に単出力ポートデコード装置へ向け
られるということを理解しなければならない。

しかしながら、選択的な入出力ループ１００は、基本的
回路の利点を維持しながら２ポートデコーダメイジヤー
マイナ機構態様へ変換するのを許容する。上述したハイ
ブリツドデコーダ機構の刊行物においてＣｈｅｎほかに
よつて説明されたように、特定のチツプがＭ−ビツト間
隔で作動される。

すなわち、連続的なデータの流れに対して、各データバ
ブルはＭ期間によつて分離される。この議論のために、
Ｍを４であると想定する。制御機能のすべてがＭサイク
ル毎にｌ回作動される。この構成において、各データビ
ツトに関連のＭ個の時間スロツトがある。このように、
Ｍ個の異なるデータの流れは、同じ伝播経路を、Ｍスロ
ツトの異なる時間スロツトを占有する各データストリー
ムと共有する。転送スイツチは異なる時間スロツトにお
いて作動しかつその時間スロツトにおいて特定のデータ
の流れを選択する。図示の実施例において、Ｍを４であ
ると想定する。第１図に示される回路の動作の間に、磁
気バブルドメインは発生器Ｇ１によつて発生されかつｌ
／Ｏ部分１０の入力ライン１１に沿つて伝播するように
させられる。

バブルは伝播経路１１に沿つてかつそれぞれのリプリケ
ータＲ４，Ｒ３，Ｒ２，Ｒｌなどを介して右から左（第
１図）へ伝播する。このバブルは第３図に示される４個
のスロツトのうちの第１のスロツトを占有する。さらに
、バブルはコネクタ経路１３，１４，１５，１６などを
介して伝播しかつそれぞれの合併装置ＭＡ４，ＭＡ３，
ＭＡ２，ＭＡｌなどを介して出力ライン１２へ与えられ
る。バブルは、もしもデコーダ部分へ転送されなければ
、ライン１２に沿一つて、ＤＵＭＰとして示される適当
な処分配置方向へ伝播する。出力ライン１２に沿つて伝
播するバブルが（ダンプされるよりもむしろ）検出され
るように意図される場合には、適当な信号がスイツチＴ
３が補正されるようにＴ３ｌによつて供給されかつバブ
ルはそれらを介して出力ライン１２から経路１６へかつ
したがつて、検出器ＤＥＰｌへ転送される。逆に、もし
も入力バブルが適当なストレージループにストアされる
べきであれば、時間スロツト１の信号はすべての入力バ
ブルがライン１２からスイツチＴ２を介してすべてのス
トレージループの入口経路ＥＰへ転送されるように、ソ
ースＴ２ｌによつて転送スイツチＴ２へ供給される。た
とえば、ライン１１に沿つて伝播するバブルはリプリケ
ータＲ２でリプリケートされるので、バブルはリプリケ
ータＲ１方向へ通過しかつまた合併部ＭＡ２方向へかつ
ＭＡ２を介して通過する。次いで、リプリケートされた
バブルはライン１２に沿つて伝播しかつソースＴ２ｌか
らの適当な信号に応答して、スイツチＴ２を介して適当
なストレージループの入口経路ＥＰへ転送される。第１
図の図解において、バブルは入力遅延１Ｄ２を含む入口
経路ＥＰ２を伝播する。

この遅延は実質的に、リプリケータＲ２からスイツチＴ
２を介しリプリケータＲおよび合併部ＭＡｌを介して通
過するようにリプリケートされたバブルのために必要と
される時間期間に等価である。入力遅延構成のために、
全てのバブル流れは同じ時間にそれぞれのループの入力
デコーダに達する。

入力デコーダがＤＥＣ．ＣＯＮＴ．からの信号の印加に
よつて作動されるとき、入力データの流れの全てが同期
している。すなわち、入力デコーダの出口で、全ての入
力バブル流れは、入力デコーダによつて選択された特定
の経路におけるバブルの流れを除き、１ビツト位置（す
なわち、抜けた１個の時間スロツト）がけ遅延される。
このように、入力バブルの流れがユニバーサルスイツチ
ＵＳｌに到達するとき、１個の入力データ流れ（遅延さ
れないデータの流れ）のみがソースＵＳｌｌからの制御
信号に応答して選択されたストレージループへ転送され
ることができる。選択されなかつたバブルの流れは合併
消滅器ＭＡ方向へ出口経路ＥＸＰを介して伝播される。
経路の長さは、これらの選択されなかつたバブルがＭＡ
に達するとき、それらがさらに、第３図に示すように、
１ビツト時間だけオフセツトされかつ時間スロツト３を
占有するように調節される。データプロツクがデータが
書込まれるのと同じ時間に出力のために選択されるとき
、古いデータプロツクはユニバーサルスイツチＵＳｌで
新しいデータプロツクに交換されることができる。

出力データプロツクは、次いで、それが合併消滅器ＭＡ
を介して経路１２へ合併するとき時間スロツト２を占有
する。非破壊読出しが必要であれば、新しいデータプロ
ツクは何ら書込まれない。

選択されたプロツクはスイツチＵＳｌでリプリケートさ
れ、それによつて出力データが得られかつストアされた
データが保持される。特に、入力バブルは「４ビツト毎
に１回」発生されかつ入力ライン１１に沿つて伝播され
る。

バブルがリプリケータＲｌ，Ｒ２およびＲ３を介して伝
播されるとき、それらはそれぞれのコネクタを通過しか
つ合併部ＭＡｌ、ＭＡ２およびＭＡ３で入力ライン１２
へ合併される。ストレージのために選択されるバブルは
転送スイツチＴ２を介して、入口経路ＥＰおよび適当な
入力遅延１Ｄ（もしあれば）を介して転送される。次い
で、バブルが入カデコーダ−与えられかつデコード制御
ソースＤＥＣ．ＣＯＮＴ．によつて供給された信号にし
たがつてデコードされる。基本的には、好ましい実施例
においては、入力デコーダはバブル遅延に基づき機能す
る。すなわち、遅延されないバブルは、ソースＵＳｌか
らの信号の印加にしたがつて適当な時間にユニバーサル
スイツチＵＳｌへ与えられる。この状態で、バブルはス
トレージループＳＬへ転送され（ほたはストレージルー
プにおいてバブルと交換され）それによつて選択的書込
みを達成する。他方、もしもバブルが入力デコーダによ
つて遅延されれば（すなわち、バブルがストレージルー
プへの転送のために選択されなければ）、バブルはユニ
バーサルスイツチＵＳｌを介して出口経路ＥＸＰへ伝播
し続け、したがつてそれらは適当な合併消滅器で出力ラ
イン１２へ合併する。経路の長さは、バブルが適当な合
併消滅器を介して出力ライン１２へ復帰されるとき、バ
ブルの位置がライン１１上の入力データに関して２ビツ
トに等しい距離をシフトされるように調節される。この
シフトによつて、バブルは同期してバブルの流れへ戻さ
れることができる。同様に、ストレージループにストア
される出力情報を受けるために、転送スイツチＴ１がソ
ースＴｌｌからの適当な信号を与えることによつてアク
セスされる。

議論の簡略化のために、選択されたプロツクは第３図に
示すように４ビツトの時間スロツトの第１のスロツトに
あると想定する。時間スロツトの選択は相対的であるの
で、時間スロツトは選択されたプロツクを参照している
と想定することができる。その結果、データはストレー
ジループＳＬから適当な出力デコーダ−転送される。出
力デコーダはまたバブル遅延動作を用いるらしたがつて
、選択されたストレージループにおけるバブルの流れは
デコーダ制御ソースＤＥＣ．ＣＯＮＴによつて供給され
た信号にしたがつて遅延することなくユニバーサルスイ
ツチＵＳｌへ伝播される。逆に、ループの残りのうちの
バブルの流れの全ては出力デコーダの出口で１ビツトだ
け遅延される（時間スロツト２へシフトされる）。ユニ
バーサルスイツチＵＳｌを時間スロツト１で４サイクル
毎に１回作動されるようにすることによつて、遅延され
なかつたバブルの流れが出力経路０Ｐへ転送されること
ができまたは出力経路０ＰからユニバーサルスイツチＵ
Ｓｌを介して出口経路ＥＸＰへリプリケートされること
ができる。

ユニバーサルスイツチを通過したあと、遅延されなかつ
たバブルの流れはソースＲＳｌからの遅延信号の印加に
よつて遅延スイツチＲＳで遅延される。しかしながら、
選択されなかつた出力デコーダからの遅延された信号は
それぞれのストレージループにおけるスイツチＲＳによ
つて遅延されない。したがつて、それぞれのストレージ
ループにおけるバブルの全てはそれらが遅延スイツチＲ
Ｓを通過するとき同期するように戻される。再同期した
バブルは次いでストレージループのバブルの流れに戻つ
て合併しバブルは、転送スイツチＴ１で第１の転送作用
によつて作り出された空つぼのスロツトを満たす。すな
わち、転送スイツチＴ１と合併部ＭＳとの間のストレー
ジループにおける伝播経路は出力デコーダを介してスイ
ツチＴ１と合併部ＭＳとの間の伝播経路よりも長いｌビ
ツト長さである。さらに、ユニバーサルスイツチＵＳｌ
を介して出力経路０Ｐから転送されまたは交換された出
力バブルの流れは出口経路ＥＸＰに沿つて伝播されかつ
適当な合併部で出力ライン１２へ合併される。これらの
バブルは、次いで、出力ライン１２に沿つて伝播されか
つ、選択的に、転送スイツチＴ３を介して検出器ＤＥＴ
ｌへ転送される。第２図および第３図を同時に参照して
、バブルの関係のみならずこの発明のデコーダシステム
の一部をより詳細に示す。特に、第２図において、入力
ライン１１、出力ライン１２および検出器ＤＥＴｌのみ
ならず２個のストレージループＳＮおよびＳＮ−１の部
分を示す。特に、発生器Ｇ１は第１図に関して説明した
ような入力バブルを発生する。入力バブルは黒丸で表わ
される。入力バブルは受動リプリケータＲＮおよびＲＮ
丁１に関連のコネクタ経路を介して伝播するのみならず
入力ライン１１を介して伝播する。このように、入力バ
ブルは合併消滅器ＭＡＮ−１およびＭＡＮ２を介して出
力ライン１２へ戻される。したがつて、黒丸の入力バブ
ルは入力ライン１１および出力ライン１２に見られる。
さらに、転送スイツチＴ２の適当な動作で、入力バブル
が出力ライン１２からそれぞれのストレージループの入
口経路ＥＰへ転送される。

ストレージループＳＮの入口経路ＥＰのその部分のみが
示される。この状態は特定の構成を表わしており、そこ
においては、入力バブルはストレージループＳＮへ転送
されストレージループＳＮ−１へは転送されない。しか
しながら、先行する入力バブルはすでに黒丸によつて表
わされるストレージループＳＮを介して伝播している。
黒丸はまたそれぞれの入力デコーダＩＤＮおよびＩＤＮ
−１を介して伝播する。入力バブルは、デコーダ制御装
置からの制御信号にしたがつて入力デコーダによつてデ
コードされるとき、選択的に、ユニバーサルスイツチＵ
Ｓｌを介してそれぞれのストレージループへ転送される
。

このように、黒丸の入力バブルはストレージループＳＮ
に沿つて伝播するように示される。逆に、選択されなか
つた入力バブルは１個の時間スロツトだけ遅延されかつ
ユニバーサルスイツチＵＳｌによつてストレージループ
へ転送されない。これらの選択されなかつた入力信号は
ユニバーサルスイツチを介して出口経路ＥＸＰへ通され
る。選択されなかつた入力信号はストレージループＳＮ
−１の出口経路ＥＸＰにおいて示されたようにＸによつ
て表わされる。選択されなかつた入力バブル（Ｘ）は次
いでそれぞれの合併消滅器接続を介して出力ライン１２
へ合併される。入力デコーダおよび出力デコーダの両方
は同じコード化構成を有しかつ同じドライバＤＥＣ．Ｃ
ＯＮＴ．を共有する。

特定の入力デコーダ経路が選ばれるとき、対応する出力
デコーダ経路もまた選ばれ、すなわち、これらの経路を
通過するバブルが遅延されない。入力信号が選択されず
かつ出力ライン１２へ伝播されない場合には、それぞれ
のストレージループにすでにストアされたバブルもまた
選択されない。これらのバブルは白丸によつて表わされ
ておりかつストレージループＳＮ−１において示される
ストレージループを伝播し続ける。逆に、選択されたル
ープに対しては、ストアされたバブルがユニバーサルス
イツチで入力バブルと交換され、入力バブル（黒丸）は
ストレージループの出力バブル（白丸）を置換する。出
力バブルは次いでそれぞれの出口経路ＥＸＰを介し・て
伝播しかつそれぞれの合併消滅器で出力ライン１２へ合
併される。このように、黒丸の入力バブル、白丸の出力
バブルおよびＸ印の選択されなかつた入力バブルは転送
スイツチＴ３方向へ出力ライン１２に沿つて伝播するよ
うに示される。転送スイツチ１３の動作が上述されかつ
同様にここで作動する。典型的には、出力バブル（白丸
）は出力ライン１２から検出器ＤＥＴｌへ転送され、他
方選択されなかつた入力信号および転送されなかつた入
力信号はダンプへ伝播される。典型的な選択されなかつ
た動作はストレージループＳＮ−１：こ関して説明され
ている。

この場合、入力信号（黒丸）はストレージループへの転
送のために選択されておらずかつ入力デコーダの出力で
Ｘとして示される。同様に、ストアされたバブル（白丸
）はＵＳｌで出口経路への転送のために選択されずかつ
ストレージループＳＮ−１を介して伝播し続ける。入力
および出力のための選択手段は同じである。

すなわち、ストアされた信号はＤＥＣ．ＣＯＮＴソース
から出力デコーダ−供給されたデコード制御信号に応答
して効果的にデコードされる。その結果、ストレージル
ープにおけるあるバブルは出力デコーダ０ＤＮによつて
遅延される。遅延されたバブルはユニバーサルスイツチ
ＵＳｌを介して転送されない。しかしながら、あるバブ
ルはデコード方法の結果として遅延されない。遅延され
なかつたバブルはユニバーサルスイツチを介して出口経
路ＥＸＰへ転送される。すなわち、入力経路およびスト
レージループの両方における遅延されなかつたバブルが
ＵＳで交換されない。遅延されたバブルと遅延されない
バブルとの間の関係は、ストレージループＳＮｌで表わ
されており、遅延されない入力バブル（黒丸）は関連の
ストレージバブル（白丸）に先立ち１ビツト時間配置さ
れる。したがつて、新しい入力情報は１ビツト時間だけ
ストレージループにストアされた一般的な情報の先に立
つ。同様に、非破壊読出しの場合において、出力情報は
リプリケートされてしまいかつ残つている情報が１ビツ
ト時間だけ一般の情報の先に立つ。しかしながら、遅延
スイツチＲＳは適当な時間に作動して特定の時間に与え
られたバブルを遅延させる。このシステムの動作にした
がつて、遅延スイツチは、入力バブルの印加に関連する
時間に作動的である。したがつて、入力バブルは１ビツ
ト時間だけ遅延され、入力バブルは今、ストレージルー
プＴＮの遅延スイツチＲＳに続いて、第２図における図
解によつて示されるようなストアされた情報に同期して
配置される。実際のところ与えられた図解においては、
入力バブルは今、ユニバーサルスイツチＵＳｌの動作に
よつてストレージループから除去された出力バブルに代
わつて用いられる。入力バブルは今ストレージループＳ
Ｎの情報の流れの適当な場所となる。情報の構成をより
十分に理解するために、ストレージ情報が４ビツト動作
から成るように示される第３図を参照する。

４ビツトは円、三角形、正方形および逆三角形によつて
表わされており、このパターンは情報チェーンを通じて
繰返される。

円は同じデータ流れにおける連続するビツトを表わす。
同様に、三角形は正方形および逆三角形と同じようにデ
ータチェーンにおける連続するビツトを表わす。同じデ
ータ流れ（チェーン）はストレージルーブＳＮに示され
る。しかしながら、ある情報はストレージループＳＮか
ら転送スイツチＰ１を介して出方デコーダ０ＤＮへ転送
される。このように、この場合においては、バブルは転
送された円を表わす。したがつて、スペースはストレー
ジルーブＳＮに示される情報チェーンに表われる。第２
図および第３図の両方に示すように、デコーダによ２つ
て選沢された情報は遅延することなく適当な経路に沿つ
て伝播する。しかしながら、デコーダ回路によつて選択
されない情報は遅延されたデコード経路ラインに示すよ
うな１ビツト期間遅延される。さて；第４図を参照して
、論理ＡＮＤゲートに等価である合併消滅器（ＭＡ）を
詳細に示す。

入力バブル経路１０１および１０２は合併消滅器１０４
を介して１個の出力経路１０３へ合併される。１個のバ
ブルはいずれかの経路１０１または１０２を介して合併
消滅器１０４へ伝播するとき、それは経路１０３へ出る
。

しかしながら、２個のバブルが同時に両方の経路１０１
および１０２の上のＭＡｌＯ４へ入れば、１個のバブル
だけが経路１０３へ出、かつ他方は効果的に消去される
。たとえば、２個のバブルが経路１０１および１０２を
介してシユ、プロン列１１０へ伝播するとき、両方のバ
ブルは同じシエプロン列に存在する。しかしながら、バ
ブルが回転磁界の影響のもとに列１１１へ移動するとき
、下方のバブルは位置１１３方向へバ一１１２で発生さ
れた慈極によ２て上方へ押される。上方のバブルはすで
にその位置を占有しかつ下方のバブルを寄せつけない。
次いで下方のバブルは上部バブルおよびバ一１１２によ
つて発生された力の影響のもとに崩壊する。バ一１１２
はこのように２個のバブルが１個のバブルに合併するの
を確実にする。このように、２ポート機構以上の有限な
利点を提供する単ポートデコーダチツプ機構を示した。

制御コンポーネントの数は、単ポートチツプが１個の付
加的な出力転送スイツチＴ３を必要とするということを
除き、両方の形式の機構において同じである。そのため
に必要な付加的なスイツチング電力は全体のチツプ電力
と比較すれば全く小さい。しかしながら、この発明の回
路においては両方の入出力デコーダは同じデコーダ制御
を共有する。このように、チツプ上の制御リード線の数
が大幅に減少される。さらに、単ポート形態はストレー
ジループの両端が他の機能のために用いられるのを許容
する。選択的な出力ラインはそのような１個だけの機能
である。ここに示し説明した単ポートデコーダチツプ機
構は公知のコンポーネントを用いるだけである。合併消
滅器を除く新規なまたは通常でないコンポーネントはこ
の機構を作動的にさせるためには何ら必要とされない。
しかしながら、図示しかつ説明した構造は図解のみであ
ると意図される。説明および図面は限定するつもりでは
ない。この発明の範囲は前掲の特許請求の範囲によつて
のみ限定されるものである。

【図面の簡単な説明】

第１図はこの発明のデコーダ機構の概略図である。 第２図は第１図に示したデコーダ機構の詳細な部分の概
略図である。第３図はこの発明のデコーダ機構における
信号の関係を示すタイミングチヤート図である。第４図
はこの発明のデコーダ機構とともに用いられる合併消滅
器回路の概略図である。図において、１０は入出力部分
、１１は入力ライン、１２は出力ライン、Ｒｌ，Ｒ２，
Ｒ３はリプリケータ、１３，１４および１５はコネクタ
伝播経路、ＭＡｌ，ＭＡ２，ＭＡ３は合併消滅器、Ｇ１
はバブルドメイン発生器、ＤＥＴｌは検出器、Ｔｌ，Ｔ
２，Ｔ３は転送スイツチ、Ｔｌｌ，Ｔ２ｌ，Ｔ３ｌはソ
ース、ＲＳは遅延スイツチ、ＭＳは合併部、ＳＬはスト
レージループ、０Ｐは出力経路、ＥＸＰは出口経路、０
Ｄは出力デコーダ、ＩＤ２は入力遅延、０Ｄ２は出力遅
延、Ｒｌ，Ｒ２，Ｒ３およびＲ４はリプリケータ、ＵＳ
２はユニバーサルスイツチ、ＵＳ２ｌは制御ソースを示
す。

Claims (1)

1. 【特許請求の範囲】 １ 同じ側での入出力動作に特に適したバブルドメイン
   機構であつて、ストレージ手段と、 前記ストレージ手段に接続されたデコーダ手段と、バブ
   ルドメイン発生器からバブルドメインを受けるための連
   続的な伝播経路を含む入出力手段と、前記連続的な伝播
   経路からのバブルドメインを前記デコーダ手段へ転送す
   るための少なくとも１個の能動転送スイッチと、前記ス
   トレージ手段へのおよび前記ストレージ手段からのバブ
   ルドメインを前記デコーダ手段から転送する能動スイッ
   チ手段と、バブルドメインを前記デコーダ手段からの前
   記連続的な伝播経路へ合併するための少なくとも１個の
   合併手段とを備えた、バブルドメイン機構。 ２ 前記デコーダ手段および前記ストレージ手段の間に
   接続されてそこを介して伝播するバブルドメインを選択
   的に遅延させる遅延手段を含む、特許請求の範囲第１項
   記載の機構。 ３ 前記連続的な伝播経路の一部として形成される少な
   くとも１個のリプリケータ手段と、前記リプリケータ手
   段から前記合併手段へ至るコネクタ伝播経路とを含む、
   特許請求の範囲第１項記載の機構。 ４ 前記合併手段は、１またはそれ以上の入力バブルド
   メインに応答して１個の出力バブルドメインを発生する
   ための合併消滅手段を含む、特許請求の範囲第３項記載
   の機構。 ５ 前記合併消滅手段は、 第１および第２の入力経路と、 １個の出力経路と、 前記第１および第２の入力経路からバブルドメインを受
   けるための少なくとも１個の中間の伝播部分とを備え、
   それによつてバブルドメインが前記中間伝播部分と同じ
   ように広がり、前記中間の伝播部分での１個のバブルド
   メインが前記出力経路へ転送されるのを確実にするため
   のボール発生手段を備えた、特許請求の範囲第４項記載
   の機構。 ６ 前記デコーダ手段は入力デコーダと出力デコーダと
   を備えた、特許請求の範囲第１項記載の機構。 ７ バブルドメインを前記入力デコーダ手段から前記ス
   トレージ手段へ選択的に切換えるための第１のスイッチ
   手段と、バブルドメインを前記ストレージ手段から前記
   出力デコーダ手段へ選択的に切換えるための第２のスイ
   ッチ手段とを備えた、特許請求範囲第６項記載の機構。 ８ 前記第１のスイッチ手段は、交換スイッチを備える
   。 特許請求の範囲第７項記載の機構。９ 前記第１のスイ
   ッチ手段と前記合併手段との間に接続されそれによつて
   バブルドメインが前記第１のスイッチ手段を介して前記
   出力デコーダ手段から選択的に切換えられかつ前記合併
   手段に供給されることがきる出口経路手段を含む、特許
   請求の範囲第７項記載の機構。 １０ 前記出口経路手段は前記連続的な伝播経路手段の
   長さを補償するための遅延手段を含む、特許請求の範囲
   第９項記載の機構。