JPS5987545A - Programming device - Google Patents
Programming deviceInfo
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- JPS5987545A JPS5987545A JP19791382A JP19791382A JPS5987545A JP S5987545 A JPS5987545 A JP S5987545A JP 19791382 A JP19791382 A JP 19791382A JP 19791382 A JP19791382 A JP 19791382A JP S5987545 A JPS5987545 A JP S5987545A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0254—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter
- H03J5/0263—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter the digital values being held in an auxiliary non erasable memory
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Abstract
Description
【発明の詳細な説明】
本発明ａプログラマブルコントローラ（以下ＰＣと略記
する）のプログラムデパックやメモリ内部データのチュ
ーニング等４行うプログラミング装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a programming device for performing program depacking and tuning of memory internal data of a programmable controller (hereinafter abbreviated as PC).
第１図はこの踵のプログラミング装置の特にチューニン
グを行う部分の基本的な描成を被試駁体としてのＰＣと
ともに示したブロック図で、プログラミング装置θ、ｏ
） ｔｒｓ ｈチューニング対象、すなわち、ＰＣ（転
））同のデータ収納用メモリ（３１）のメモリ番地全設
定するメモリアドレス指定用スイッチ（１）と、このメ
モリアドレス指定用スイッチ（１）の信号ケ一時的に記
憶するアドレスメモリ回路（２）と、データ収納用メモ
リ（３１）に書き込みたいデータを設定するデータ設定
スイッチ（８）と、このデータ設定スイッチ（８）の信
号？−次的に記憶するｆ−タメモリロ路（４）と、チュ
ーニングモード會選択する１こめのモード選択スイッチ
（５）と、データ収納用メモリ（８１）に対してデータ
の書き込み、および読出しの夕・ｆミング信号七発生さ
せるための読出し嗜書込み（以下ル僧と略記する）タイ
ミング発生スイッチ（６）と、上記モード選択スイッチ
（６）の出力お工びＲ／Ｗタイミンク発生スイッチ（６
）の信号全入力するＡＮＤ回路（γ）と？具えている。Figure 1 is a block diagram showing the basic depiction of the tuning part of this heel programming device, together with a PC as a test object.
) The memory address designation switch (1) that sets all the memory addresses of the data storage memory (31) of the trs h tuning target, that is, the PC (transfer), and the signal chain of this memory address designation switch (1). An address memory circuit (2) for temporary storage, a data setting switch (8) for setting data to be written to the data storage memory (31), and a signal of this data setting switch (8). - A mode selection switch (5) for selecting the tuning mode, and a data storage memory (81) for writing and reading data. A read/write timing generation switch (6) for generating the f-timing signal (hereinafter abbreviated as LE) and an output R/W timing generation switch (6) for the mode selection switch (6).
) and an AND circuit (γ) that inputs all the signals? It is equipped with
なお、プログラミング装置としてに、これら以外に１例
えば命令コード選択スイッチ、他の操作モードを選択す
るスイッチおよび表示装置等奮具えるのが一般的でにあ
るが、ここでは直接的な関係がないので、これらを省略
している。It should be noted that a programming device generally includes an instruction code selection switch, a switch for selecting other operation modes, a display device, etc. in addition to these, but these are not directly related here. , these are omitted.
上記の如く構成されたプログラミング装置α０）の操作
手順および動作を第２図のフローチャート？も参照して
以下ｌ／！：祝明する。The operating procedure and operation of the programming device α0) configured as described above are shown in the flowchart of FIG. See also below l/! : Congratulations.
先ず、モード選択スイッチ（’）Ｖｃて操作モードをチ
ューニングとしく第２図８１）、続いて、メモリアドレ
ス指定用スイッチ（］、）にてチューニング対象となる
データ収納用メモリ（８１）のメモリ番地を設廻する（
紀２図８２）と、この＠地情報にアドレスメモリ回路（
２）（（ゴ己憶される。First, set the operation mode to tuning by turning the mode selection switch (') Vc (Fig. 2 81), then set the memory address of the data storage memory (81) to be tuned by turning the memory address designation switch (], ). to set up (
Figure 82), and an address memory circuit (
2) ((I remember it.
医に、データ収納用メモリβｌ）に書き込みたいデータ
をデータ設定スイッチ（３）にて設定する（第２図８５
）と、このデータはデータメモリ回路（４）に記憶され
る。Set the data you want to write to the data storage memory βl) using the data setting switch (3) (Fig. 2, 85).
) and this data is stored in the data memory circuit (4).
続いて、ル僧タイミング発生スイッチ（６）？操作する
（第２図８４）、！：、Ｒ７’ｗ ｐ （ミンク信号（
Ｔ）がＡＮＤ回路（γ）より出力されてデータ収納用メ
モＩＪ １１３１１に加えられる。Next, the monk timing generation switch (6)? Operate (Fig. 2 84),! :, R7'w p (mink signal (
T) is output from the AND circuit (γ) and added to the data storage memo IJ11311.
ここで、ＰＣ■）にこのタイミング信号（Ｔ）に同期し
て、前記アドレスメそり回路（２）に記憶されたメモリ
番地情報ＣＡＤ） で指定されるデータ収納用メモＩ
Ｊ Ｋ 、前記データメモリ回路に記憶されたデータ（
ＤＤ） ’を書込む動作を行う。Here, data storage memo I specified by the memory address information CAD) stored in the address memory circuit (2) in synchronization with this timing signal (T) in the PC ■)
J K , the data stored in the data memory circuit (
DD)' is written.
これらの操作に裏って力見られるデータ（ＤＤ）にデー
タ収納用メモリに書き込みたい絶対値データであり、操
作者にこの結果全プログラミング装置ααの図示しない
表示装置を利用して確かめ、最適値が得られるまでこれ
らの操作？繰返すことになる。The data (DD) that can be seen behind these operations is the absolute value data that is desired to be written into the data storage memory, and the operator is asked to confirm this result using the display device (not shown) of the entire programming device αα, and to determine the optimum value. These operations until get ? It will be repeated.
この場合、データ設定７インチに設定するデータそのも
のの選択は操作者の「勘」と「経験」によるところが多
く、最適値を求めるまでにチューニング動作を多数回繰
り返さなければならなかった。In this case, the selection of the data itself for setting the data setting of 7 inches largely depends on the "intuition" and "experience" of the operator, and the tuning operation had to be repeated many times before finding the optimum value.
すなわち、従来のプログラミング装置にあってげ操作が
極めて複雑であることの他、真の最適値が得られ斤いま
までチューニング操作を終了してしまう惧れがあった。That is, in addition to the fact that the tuning operation in the conventional programming device is extremely complicated, there is a risk that the tuning operation may be completed without obtaining the true optimum value.
本発明に上記従来のものの欠点を除去するためになされ
ｆｃもので、チューニング操作の単純化７図９得、且つ
、きめの細かいチューニングが可能なプログラミング装
置の提供？目的とする。The present invention has been made to eliminate the drawbacks of the above-mentioned conventional ones, and provides a programming device that simplifies the tuning operation and allows fine tuning. purpose.
この目的？達成するために本発明のプログラミング装置
に、データ収納用メモリの指定番地に書き込むべきデー
タ？記憶する第１のメモリ回路と。This purpose? What data should be written to the specified address of the data storage memory in the programming device of the present invention in order to achieve this? a first memory circuit for storing information;
このデータ収納用メモリの指定番地の読み出しデータ？
記憶する第２のメモリ回路と、これら第１および第２の
メモリ回路のデータを加算若しくは減算する演算回路と
、この演算回路によって得られたデータ？前記データ収
納用メモリの指定番地に順次書き替えるデータ書替回路
と？具備する構成全裸る。Read data at the specified address of this data storage memory?
A second memory circuit for storing data, an arithmetic circuit for adding or subtracting data in the first and second memory circuits, and data obtained by this arithmetic circuit. A data rewrite circuit that sequentially rewrites data to specified addresses in the data storage memory? Completely naked.
以下、添付図面を参照して本発明の一実施例について説
明する。Hereinafter, one embodiment of the present invention will be described with reference to the accompanying drawings.
第３図ａ本発明に係るプログラミング装置の中、特にチ
ューニング？行う部分の構成を被試験体とともに示した
ブロック図で、第１図と同一の符号を付したものにそれ
ぞれ同一の要素？示している。FIG. 3a Particularly in the programming device according to the present invention, tuning? This is a block diagram showing the configuration of the parts to be tested together with the test object. Are the same elements given the same reference numerals as in Figure 1? It shows.
そして、第１図に示した要素以外に、加算指令全出力す
る加算スイッチ（８）と、減算指令全出力する減算スイ
ッチ（９）と、加算スイッチ（８）の加算指令信号：分
工びモード選択スイッチ（５）のチューニングモード信
号の論理積演算７行うＡＮＤ回路α０）と、減算スイッ
チ（９）の減算指令信号およびモード選択スイッチ（６
）のチューニングモード信号の論理積演算を行うＡＮＤ
回路（１１と、ｈＮＤ＋ａ＋路Ｌ７） 、 ｕＯ）およ
び（，１１）の出力信号の論理オロ演算？行ってＲ／Ｗ
タイミング侶号信号） ’ｉ Ｐ Ｃ（′ｉＪｌに加え
るＯＲ回路（２）ト、ＰＣ＋８０１＋７１データ収納メ
モリ（８１）エフ読出したデータ（ＲＤＸ：記憶する読
出しデータメモリ回路α３）と、データメモリｎ路（４
）のデータ（ＤＤ）お工び読出しデータメモリ回路０８
）のデータ（ＲＤｌ ）全加算する加算回路（１−と、
読出しデータメモリ回路（１Ｂ）のデータ（Ｒｆ）１，
１工リデータメモリ回路（４）のデータ（ＤＤ）ｆｆｉ
減算する減算回路（ト）と、上記ＡＮＤ回路（至）の出
力に１って加算回路Ｑ４のｗカデータ’ｉ、ＡＮＤ回路
αηの出力に工って減算回路（Ｉ５）の出力（！：、
ＡＮＤ回路（７）の出力に工ってデータメモリ回路（４
）のデータ（′Ｄ：ｏ琢それぞれｐ ｃ （ａｌｌに加
える選択回路（１６） ｓα７）、（至）とが付加され
ている。In addition to the elements shown in Figure 1, there is an addition switch (8) that outputs all addition commands, a subtraction switch (9) that outputs all subtraction commands, and an addition command signal for the addition switch (8): division mode selection. AND circuit α0) that performs the AND operation 7 of the tuning mode signal of the switch (5), the subtraction command signal of the subtraction switch (9), and the mode selection switch (6).
) to perform the AND operation of the tuning mode signals of
Logical oro operation of the output signals of circuits (11 and hND+a+path L7), uO) and (,11)? Go and R/W
Timing signal) 'i P C (OR circuit (2) added to iJl, PC+801+71 data storage memory (81) F Read data (RDX: read data memory circuit α3 to be stored) and data memory n path ( 4
) data (DD) read data memory circuit 08
) data (RDl) are added together by an adder circuit (1- and
Data (Rf) 1 of read data memory circuit (1B),
Data (DD) ffi of 1-hour data memory circuit (4)
The output of the subtraction circuit (G) to be subtracted and the above AND circuit (to) are set to 1 to add data 'i' of the adder circuit Q4, and the output of the AND circuit αη is set to the output of the subtraction circuit (I5) (!:,
A data memory circuit (4) is created by modifying the output of the AND circuit (7).
) data ('D: o 琢respectively p c (selection circuit (16) sα7) to be added to all) are added.
上記の如く得成され瓦本発明のプログラミング装置の操
作手順お工び動作？第４図のフローチャーｌｋも参照し
て以下に説明する。Is the operating procedure of the programming device of the present invention obtained as described above? The process will be explained below with reference to the flowchart lk shown in FIG.
先ず、モード選択スイッチ（５） Ｋエフ操作モードヶ
チューニングにしく第４図８１）、これに次いで、メモ
リアドレス設定スイッチ（１）にエリデータ収納用メモ
リ（８１）のメモリ番地を設定する（第４図８２）と、
この番地情報ＣＡＤ）がアドレスメモリ回路（２）に記
憶される。First, set the mode selection switch (5) to the KF operation mode tuning (Fig. 4, 81), then set the memory address of the memory for storing data (81) to the memory address setting switch (1). 4 Figure 82) and
This address information CAD) is stored in the address memory circuit (2).
次ニ、データ設定スイッチ（３）に工り、デデー収納用
メモリに書き込みたいデータ？設定する（第４図ｓ３）
と、このデータ（ＤＤンがデータメモリ回路（４）に記
憶される。ただし、ここで言う書き込み窺いデータとは
チューニング會行うときの絶対値（ＤＤｌ）でもよ＜、
るるいは、従来装置にて順次異るデータ盆設定する場合
の偏差に相識する適当な細かさの値（ＤＤ２）でもよい
。Next, modify the data setting switch (3) and write the data to the data storage memory. Set (Fig. 4 s3)
Then, this data (DDn) is stored in the data memory circuit (4). However, the data to be written here may be the absolute value (DDl) at the time of the tuning meeting.
The roughness may be an appropriate fineness value (DD2) that is compatible with the deviation when different data trays are sequentially set in a conventional device.
続いて、ＶＷタイミング発生スイッチ（６）？操作する
（第５図８４）（！：、ＡＮＤ回路（７） より Ｒ／
’Ｗタイミング侶号（信号が出力され、この〜乍タイミ
ング信号（Ｔ）がＯＲ回路（１２）’を介してデータ収
納メモリＶ３１＋に加えられる一方、このψタイミング
信号（Ｔ） Ｋ工って選択回路（１８）がオン状態にな
る。Next, the VW timing generation switch (6)? Operate (Fig. 5 84) (!:, from AND circuit (7) R/
'W timing signal (signal) is output, and this timing signal (T) is added to the data storage memory V31+ via the OR circuit (12)', while this ψ timing signal (T) K is selected. The circuit (18) is turned on.
しかして、アドレスメモリ回路（２）の番地情報（ＡＤ
）に工って指定されたデータ収納用メモリ（ト）ｌ）の
番地に、データメモリ回路（４）に記憶されたデータ例
えば（ＤＤｌ）が書き込まれる。ここで、状態チェック
上行って指定されたデータが最適値力≧合力λの判断上
行う（第４図ｓ６）ならば従来装置と１司様なチューニ
ングが可能である。なお、このとき読出しデータメモリ
Ｕ路α＠ハ、データ収納メモＩＪ （８１１円の当該番
地の読出しデータ（ＲＤＸ−記憶するように動作し、且
つ、その出力データ（ＲＤｌ）１’！力ロ算回路（１４
ｉにエフデータメモリ回路（４）の出力データ（ＤＤｌ
）と加算されると同時に、減算回路（同に、Ｃり出力デ
ータ（ＲＤｌ）からデータメモリ回路（４）の出力デー
タ（ＤＤｌ）が減算されるが、選択回路α６）お工び（
５）にどちらもオフ状態であることから何等の状態変化
は現われない。Therefore, the address information (AD
The data stored in the data memory circuit (4), for example (DDl), is written to the address of the data storage memory (g)l) specified by the process. Here, if the state is checked and the specified data is determined to determine that the optimum force ≧ the resultant force λ (FIG. 4, s6), it is possible to perform tuning similar to the conventional device. At this time, read data memory U path α@c, data storage memo IJ (operates to store read data (RDX-) at the corresponding address of 811 yen, and output data (RDl) 1'! Circuit (14
i is the output data (DDl) of the F data memory circuit (4).
), and at the same time, the subtraction circuit (also, the output data (DDl) of the data memory circuit (4) is subtracted from the C output data (RDl), but the selection circuit α6) is added (
5), since both are in the OFF state, no state change appears.
次に、データ設定スイッチ（８）？用いて、例えば。Next, the data setting switch (8)? Using, for example.
従来装置にて順次異るデータ？設定する場合の偏差分に
相当する適当な細かさの値（ＤＤ２）に設定するととも
に、シ乍タイミング発生スイッチ（６）ｔオフ操作し、
加算スイッチ（８）ｔオン操作する（第４図８６）と、
選択回路（ホ）がオフ状態になジ１選択回路α６）がオ
ン状態になる一方、加算回路ｏ４１では読み出しデータ
メモリ回路（１８）の出力データ（ＲＤＩ ）とデータ
メモリ回路（４）の出力データ（ＤＤ２ ）と全加算す
ることから、結局、データ（ＲＤｌ ＋ ＤＤ２）がメ
モリ書込データ（ＤＤＷ）としてデータ収納メモリ（８
１）に加えられる。Sequentially different data with conventional equipment? Set it to an appropriate fineness value (DD2) corresponding to the deviation when setting, and turn off the scene timing generation switch (6).
When the addition switch (8) is turned on (Fig. 4, 86),
While the selection circuit (e) turns off and the first selection circuit α6) turns on, the adder circuit o41 outputs the output data (RDI) of the read data memory circuit (18) and the output data of the data memory circuit (4). Since data (RDl + DD2) is fully added to (DD2), the data (RDl + DD2) is eventually stored in the data storage memory (8
1).
−またｓ Ｒ／Ｗタイミングスイッチ（６）？オフ操作
するとき、加算スイッチ（８）の代わりに、減算スイッ
チ（９）ｔオン操作する（第４図８７）と、選択回路（
至）がオフ状態になシ、選択回路σηがオン状態になる
一方、加算回路ψ〕が読出しデータメモリ回路α８）の
出力データ（ＲＤｌ ）からデータメモリ回路（４）の
出力データ（ＤＤ２） ｋ減算することから、結局、デ
ータ（ＲＤｌ −ＤＤ２）がメモリ書込データ（ＤＤＷ
）としてデータ収納メモリ四）に加えられる。-Also, s R/W timing switch (6)? When turning off the subtraction switch (9) instead of the addition switch (8) (Fig. 4, 87), the selection circuit (
) is not in the OFF state, and the selection circuit ση is in the ON state, while the adder circuit ψ] reads out the output data (RDl) of the data memory circuit α8) from the output data (DD2) of the data memory circuit (4). As a result of subtraction, data (RDl - DD2) becomes memory write data (DDW
) is added to the data storage memory 4).
なお、加算スイッチ（８）お工び減算スイッチ（９）は
、それ自体が前述しｙｃ Ｒ／ｗタイミング発生スイッ
チ（６）と同様なＲ／’Ｗタイミング信号（Ｔ）若しく
はこのＲ７’Ｗタイミング毎号（Ｔ）エリも周期の長い
タイミング信号全発生するように講じられている。Note that the addition switch (8) and subtraction switch (9) themselves use the R/'W timing signal (T) similar to the yc R/W timing generation switch (6) described above or this R7'W timing. Measures are taken to generate all long-cycle timing signals in each issue (T).
口かして、加算スイッチ（８）乞オン操作した場合にに
、データ収納用メモリ四１０当該番地のデータは、初期
設定されたデータ（ＤＤｌ）から順次（ＤＤ１＋ＤＤ２
）、 （ＤＤ１＋２ＸＤＤ２）１（ＤＤ１＋ｎＸＤＤ
２）のように書き替えられ、減算スイッチ（９）ｔオン
操作した場合には、初期設定されたデータ（ＤＤｌ）か
ら順次（ＤＤｌ−ＤＤ２ ）、（ＤＤｌ−２ＸＤＤ２）
＊・（ＤＤ１＋ｎＸＤＤ２）のように書き替えられる。When the addition switch (8) is turned on, the data at the corresponding address in the data storage memory 410 is sequentially transferred from the initialized data (DDl) to (DD1+DD2).
), (DD1+2XDD2)1(DD1+nXDD
2), and when the subtraction switch (9) is turned on, the data is sequentially (DDl-DD2), (DDl-2XDD2) from the initialized data (DDl).
*・(DD1+nXDD2) is rewritten.
すなわち、チューニング時のデータ全連続的に変化させ
得ることになる。In other words, all data during tuning can be changed continuously.
以上の説明に工って明らかな如く、本発明のプログラミ
ング装置によれば、迅速且つきめの細かいデータのチュ
ーニングが可能になるため、従来装置の欠点であった操
作性の低さ、および、これに起因するチューニングデー
タのつめの甘さが解消され、真の最適値？迅速且つ容易
に求め得るという優れた効果が得られる。As is clear from the above description, the programming device of the present invention enables rapid and fine tuning of data, thereby eliminating the drawbacks of conventional devices such as low operability and this problem. Is the looseness of the tuning data caused by this resolved and the true optimum value? An excellent effect can be obtained in that it can be determined quickly and easily.
第１南は従来のプログラミング装置の構成音。
被試験体としてのプログラマブルコントローラト併せて
示したブロック図、第２図にこのプログラミング装置の
操作手順および動作ケ説明するだめのフローチャート、
第６図は本発明に係るグログラミ・グ装置の一笑施例の
構成？、被試ｌしてのプログラマブルコントローラと併
せて示したブロック図％第４図げ同実施例の操作手順秀
裏び動作を説明するためのフローチャートである。
（１）：メモリアドレス指定用スイッチ（２）ニアドレ
スメモリ回路
（３）：データ設定スイッチ
（４）：データメモリ回路
（５）：モード選択スイッチ
（γ） 、 （１ｏ） 、α１１：ＡＮＤ回路（８）：
加算スイッチ
（９）二減算スイッチ
（尊：ｏＲ回路
０３）：読出しデータメモリ回路
θ〜＝加算器
ａ！５）：減算器
（１６） 、αη、 （１８） ：選択回路盆ニブログ
ラミング装置
ｔ３０） ： フログラマプルコントローラ［８］１
：データ収納用メモリ
代理人 葛 野 信 −
第４図
第２図
手続補正源（自発）
↑１・許庁長宮殿
］、事件の表示 特願昭５７−１９７９１３号２
、発明の名称
プログラミング装置
３、補正をすると
↓１？件との関係 特許出願人
件 所 東京都−Ｆ代１月区丸の内二丁！」２
番３号名 称（６０１） 三菱電機株式会社代表者
片山仁八部
４８代理人
住 所 東京都千代田区丸の内二丁１１２番３
号明細書の発明の詳細な説明の欄。
６、補正の内容
（１）明細書ｐ３２頁第６行ないし第７行、第３頁第８
行、及び第４頁第１２行ないし第１３行の［プログラミ
ング装置（１０）Ｊ という各記載をそれぞれ「プログ
ラミング装置（２０）Ｊ と補正する。
（２）明細書第８頁第１３行の「（第４図Ｓ６）」とい
う記載を「（第４図Ｓ５）」 と補正する。
（３）明細書第９頁第１６行ないし第１７行の「オフ操
作するどき」という記載を「オフ操作し」と補正する。
（４）明細書第９頁第２０行の「加算回路（１５）Ｊと
いう記載を「減算回路（１５）Ｊと補正する。
（５）明細書第１１頁第１行の「可能になるため。
従来」という記載を下記のように補正する。The first south is the constituent sounds of a conventional programming device. A block diagram is shown together with a programmable controller as a test object, and a flowchart to explain the operating procedure and operation of this programming device is shown in FIG.
FIG. 6 shows the configuration of a simple embodiment of the glogramming device according to the present invention. FIG. 4 is a block diagram shown together with a programmable controller to be tested. FIG. 4 is a flowchart for explaining the operational procedures and operations of the same embodiment. (1): Memory address designation switch (2) Near address memory circuit (3): Data setting switch (4): Data memory circuit (5): Mode selection switch (γ), (1o), α11: AND circuit ( 8):
Addition switch (9) 2 subtraction switch (son: oR circuit 03): Read data memory circuit θ~=adder a! 5): Subtractor (16), αη, (18): Selection circuit tray Niprogramming device t30): Flogram pull controller [8] 1
: Data storage memory agent Makoto Kuzuno - Figure 4 Figure 2 Procedure correction source (spontaneous) ↑1. Palace of the Chief Minister], Incident indication Patent Application No. 197913-1983 2
, Invention name programming device 3, after correction ↓1? Relationship with the case Patent applicant Location Tokyo - Marunouchi 2-chome, F-dai January Ward! ”2
Number 3 Name (601) Mitsubishi Electric Corporation Representative Hitoshi Katayama 48 Agent Address 112-3 Marunouchi 2-chome, Chiyoda-ku, Tokyo
Detailed description of the invention in the specification. 6. Contents of amendment (1) Specification page 32, lines 6 to 7, page 3, line 8
line, and on page 4, lines 12 to 13, [Programming device (10) J] is corrected to "Programming device (20) J." (2) "Programming device (20) J" on page 8, line 13 of the specification. (S6 in Fig. 4)" has been corrected to read "(S5 in Fig. 4)." (3) The statement "when turning off" on page 9, lines 16 and 17 of the specification is corrected to "when turning off". (4) The description "addition circuit (15) J" on page 9, line 20 of the specification is corrected to "subtraction circuit (15) J." (5) "To enable The description "Conventional" is amended as follows.
Claims (1)
地？指定するとともに、この指定番地に設定されたデー
タを順次書き込み、このプログラマブルコントローラの
状態？モニタすることに、ｃつでチューニング？行い得
るプログラミング装置において、前記データ収納用メモ
リの指定番地に書き込むべきデータ全記憶する第１のメ
モリ回路と、このデータ収納用メモリの指定番地の読み
出しデータ全記憶する第２のメモリ回路と、これら第１
および第２のメモリ回路のデータ全加算若しくは減算す
る演算回路と、この演算回路によって得られたデータ？
、前記データ収納用メモリの指定番地に順次書き替える
デニタ書１回路と全具備しここと？特徴とするプログラ
ミング装置。Address of programmable controller's data storage memory? At the same time, the data set at this specified address is sequentially written and the status of this programmable controller is determined. Tuning with c for monitoring? A programming device that can perform the above-mentioned programming includes: a first memory circuit that stores all data to be written at a designated address in the data storage memory; a second memory circuit that stores all read data at a designated address in the data storage memory; 1st
and an arithmetic circuit that adds or subtracts all the data in the second memory circuit, and the data obtained by this arithmetic circuit?
, is equipped with one circuit for writing the data to the designated address of the data storage memory in sequence? Characteristic programming device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19791382A JPS5987545A (en) | 1982-11-09 | 1982-11-09 | Programming device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19791382A JPS5987545A (en) | 1982-11-09 | 1982-11-09 | Programming device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987545A true JPS5987545A (en) | 1984-05-21 |
Family
ID=16382349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19791382A Pending JPS5987545A (en) | 1982-11-09 | 1982-11-09 | Programming device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987545A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247713A (en) * | 1984-05-22 | 1985-12-07 | Nissei Plastics Ind Co | Setting device for molding condition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169803A (en) * | 1981-04-11 | 1982-10-19 | Yamatake Honeywell Co Ltd | Data setting and displaying system of arithmetic device |
-
1982
- 1982-11-09 JP JP19791382A patent/JPS5987545A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169803A (en) * | 1981-04-11 | 1982-10-19 | Yamatake Honeywell Co Ltd | Data setting and displaying system of arithmetic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247713A (en) * | 1984-05-22 | 1985-12-07 | Nissei Plastics Ind Co | Setting device for molding condition |
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