JPS5984400A - デ・インタ−リ−ブ回路 - Google Patents
デ・インタ−リ−ブ回路Info
- Publication number
- JPS5984400A JPS5984400A JP57195806A JP19580682A JPS5984400A JP S5984400 A JPS5984400 A JP S5984400A JP 57195806 A JP57195806 A JP 57195806A JP 19580682 A JP19580682 A JP 19580682A JP S5984400 A JPS5984400 A JP S5984400A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- data
- address designation
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はインターリーブ配列されて記録又は伝送された
データを原配列に戻すデ・インターリーブ回路に関する
ものである。
データを原配列に戻すデ・インターリーブ回路に関する
ものである。
背朔技術
符号化（ディジタル化）して信号を記録したり伝送Ｊ゛
る場合、再生（復号）符号の誤り率を低くする為に、通
常、誤り訂正符号（或いは誤り検出符号）を用い、ざら
にバースト誤りに有効なインターリーフ手法を併用する
ことが行われている。
る場合、再生（復号）符号の誤り率を低くする為に、通
常、誤り訂正符号（或いは誤り検出符号）を用い、ざら
にバースト誤りに有効なインターリーフ手法を併用する
ことが行われている。
まず、インターリーブ手法について第１図に示すデータ
（原データ配列）を伝送する場合を例にとって簡単に説
明する。
（原データ配列）を伝送する場合を例にとって簡単に説
明する。
第１図のデータは８ビツト毎に１ビット誤り訂正できる
ものとする。このまま伝送するとランダムに起る８ビッ
ト間隔以上の誤りに対しては、完全に訂正できるが８ビ
ット間隔未溝のランダム誤りやバースト譲りに対し１番
よ訂正できない。ぞこで、このデータを第２図のように
インターリーブ配列つまり、ひとかたまりのデータ（同
期信号に挾まれたデータ）のビット０だけを最初に伝送
し、次にピッ１〜１を伝送し同様にビット７までのデー
タを順次伝送するようにすると、ひとかたまりのデータ
のバイｌ−＆２（図の場合だと６バイト）を１ピツ］・
単位に■換えたビット数のバースト誤りに対して訂正が
可１１ヒにムる。このような、デ・インターリーブは従
来コンピュータで行っており、メモリは主としてコンピ
ュータに内蔵されたメモリで処理していた。したがって
、デ・インターリブ処理の為のソフトウェアがプログラ
ムの複雑化にともなって！！雑であり、かつその量が多
くなったり、デ・インターリーブ化の為の読出し時のビ
ットの並べ疫え等に長時間を要するという欠点があった
。
ものとする。このまま伝送するとランダムに起る８ビッ
ト間隔以上の誤りに対しては、完全に訂正できるが８ビ
ット間隔未溝のランダム誤りやバースト譲りに対し１番
よ訂正できない。ぞこで、このデータを第２図のように
インターリーブ配列つまり、ひとかたまりのデータ（同
期信号に挾まれたデータ）のビット０だけを最初に伝送
し、次にピッ１〜１を伝送し同様にビット７までのデー
タを順次伝送するようにすると、ひとかたまりのデータ
のバイｌ−＆２（図の場合だと６バイト）を１ピツ］・
単位に■換えたビット数のバースト誤りに対して訂正が
可１１ヒにムる。このような、デ・インターリーブは従
来コンピュータで行っており、メモリは主としてコンピ
ュータに内蔵されたメモリで処理していた。したがって
、デ・インターリブ処理の為のソフトウェアがプログラ
ムの複雑化にともなって！！雑であり、かつその量が多
くなったり、デ・インターリーブ化の為の読出し時のビ
ットの並べ疫え等に長時間を要するという欠点があった
。
発明の開示
本発明の目的は上述した従来技術の欠点、即ちコンピュ
ータ及びプし１グラムのみに依存するデ・インターリー
ブ４ｉ処１１時間が長く、かつ処ＷＡｌが多量・複雑化
プるという点を解決するために、構成が簡単で、高速処
理が可能なデ・インターリーブの専用回路を提供しよう
とするものである。
ータ及びプし１グラムのみに依存するデ・インターリー
ブ４ｉ処１１時間が長く、かつ処ＷＡｌが多量・複雑化
プるという点を解決するために、構成が簡単で、高速処
理が可能なデ・インターリーブの専用回路を提供しよう
とするものである。
１：：、 ；ｉｌｉの目的を達成するため、本発明は回
路の動作ｇ ｉｌｉ拳となるクロック信号を発生するク
ロック信号ブｆｆｌ ９ｈ部、り日ツク信号計数部、メ
モリ選択部、書込み・Ｅ！出し切換部、複数のメモリ素
子を備えインターリーブ化された入力データをビット対
応で記憶さ１！るメモリ部、データバッフＰ部を構成較
累とするデ・インターリーブの専用回路を−」ンビコー
タの外部に設ける。
路の動作ｇ ｉｌｉ拳となるクロック信号を発生するク
ロック信号ブｆｆｌ ９ｈ部、り日ツク信号計数部、メ
モリ選択部、書込み・Ｅ！出し切換部、複数のメモリ素
子を備えインターリーブ化された入力データをビット対
応で記憶さ１！るメモリ部、データバッフＰ部を構成較
累とするデ・インターリーブの専用回路を−」ンビコー
タの外部に設ける。
このように構成したので、メモリ素子のアドレス指定が
簡単になり、従来に比ベデ・インターリーブのソフトウ
ェアが著しく簡略化され、高速処理が１１能になる。
簡単になり、従来に比ベデ・インターリーブのソフトウ
ェアが著しく簡略化され、高速処理が１１能になる。
発明を実施する為の最良の形態
第３図は本発明のデ・インターリーブ回路を示Ｊブ１ツ
ク図である。１はデータの１ビツト毎に対（芯しｌこ動
作基準となるクロック信号を発生゛するりｎツク信号発
生部、２はクロック泊りｍｌ’ ＩＩＩ Ｉ’ｉｌｌ
。
ク図である。１はデータの１ビツト毎に対（芯しｌこ動
作基準となるクロック信号を発生゛するりｎツク信号発
生部、２はクロック泊りｍｌ’ ＩＩＩ Ｉ’ｉｌｌ
。
３はメモリ選択部、４は書込み・読出し切換部、５は入
力データ（Ｄ Ａ Ｔ Ａ 十）の記憶をビット対応（
１アドレス・１ビット）させる複数個のメモリ素子を備
えたメモリ部、６はデータバッファ部である。
力データ（Ｄ Ａ Ｔ Ａ 十）の記憶をビット対応（
１アドレス・１ビット）させる複数個のメモリ素子を備
えたメモリ部、６はデータバッファ部である。
クロック信号Ｂ１数品２はクリア信号（ＤＥＮＢ＋）が
１（レベルになると同時に上記動作基準クロック信号の
ｈラントを開始し、書込みアドレス指定信号（例えば２
進パラレル４ビットの信号）とり１］ツク信号のｈラン
ト数が所定数（例えば６（［１になる毎にパルス（キャ
リー１８号）を１個出力する。メモリ選択部３は上記キ
ャリー信号が１個入力される毎に記憶させるメモリ素子
をＭｏ −Ｍ１→Ｍ２・・・・・・Ｍ７の順に切換るメ
モリ指定信号を発生ずる。クロックイム号Ｂ１数品２で
出力された讃込みアドレス指定信号は、書込み・読出し
切換部４を介しメモリ部５に送られ、アドレス指定され
たメモリ素子に第２図に承りインターリーブ化さねＩ、
：データの１ビットづつを順次−込ませる。なＪ書込み
・読出し切換部４はアドレスバスを介しゴ送られて来る
読出しアドレス指定信号と上記書込みアドレス指定信号
を、データイネーブル信号（１’） Ｅ Ｎ Ｆ３−）
によって切換える礪６ｈをそなえており、メモリ部５に
書込まれたデータを上記読出しアドレス指定信号によっ
てデ・インターリーブした出力をデータバッファ部６を
介して取出すことができる。
１（レベルになると同時に上記動作基準クロック信号の
ｈラントを開始し、書込みアドレス指定信号（例えば２
進パラレル４ビットの信号）とり１］ツク信号のｈラン
ト数が所定数（例えば６（［１になる毎にパルス（キャ
リー１８号）を１個出力する。メモリ選択部３は上記キ
ャリー信号が１個入力される毎に記憶させるメモリ素子
をＭｏ −Ｍ１→Ｍ２・・・・・・Ｍ７の順に切換るメ
モリ指定信号を発生ずる。クロックイム号Ｂ１数品２で
出力された讃込みアドレス指定信号は、書込み・読出し
切換部４を介しメモリ部５に送られ、アドレス指定され
たメモリ素子に第２図に承りインターリーブ化さねＩ、
：データの１ビットづつを順次−込ませる。なＪ書込み
・読出し切換部４はアドレスバスを介しゴ送られて来る
読出しアドレス指定信号と上記書込みアドレス指定信号
を、データイネーブル信号（１’） Ｅ Ｎ Ｆ３−）
によって切換える礪６ｈをそなえており、メモリ部５に
書込まれたデータを上記読出しアドレス指定信号によっ
てデ・インターリーブした出力をデータバッファ部６を
介して取出すことができる。
第４図は上記本発明のデ・インターリーブ回路の具体的
ｕ４成を示した回路図である。前出の符号と同一のもの
は同−又は均等部分を示ずものとする。
ｕ４成を示した回路図である。前出の符号と同一のもの
は同−又は均等部分を示ずものとする。
第４図のＡ〜Ｆにおける波形を第５図Ａ〜Ｆのターイム
チャー；・で示す。以下、第５図に示ずタイムチャーｔ
・を参照しながら、本発明の回路の動作を説明する。
チャー；・で示す。以下、第５図に示ずタイムチャーｔ
・を参照しながら、本発明の回路の動作を説明する。
まｆＢに示す同期信号トＩＤ−によってメモリ選゛択部
３内のカウンタ３１をクリアすると第５図Ｅに承りよう
にメモリ選択部のデコーダ３２の出力端子ＹａｌｆｉＬ
となり、メモリ部５に示づメモリ素子Ｍ ｏが選択され
る。次にクリア信号（ＤＥＮＢ→、）が１１になるとり
ロック信号計数部２が第５図へに示゛リクロツクｉＢ号
ＯＫ−をカウントし始め、Ｉｆｉ１時に第５図Ｇに示Ｊ
データ（ＤＡＴＡ＋）がメモリ部５にはいってくる。同
じ時にデータイネーブル１８ ＹＪ（Ｄ Ｅ Ｎ Ｂ
−）がアクティブとなり、少目ツク信Ｍａ＋故６１鷺２
でＲ１した四込みアドレス指定１を号は第４図の出込み
・読出し切換部（例えばマルチプレクリ゛Ｍｌ）Ｘ′ｃ
４１４成されている）４を通ってメモリ素子Ｍ ｏのア
ドレスを指定する。データイネーブル信号（Ｄ Ｅ Ｎ
Ｂ −）がアクティブ状態の１１．’ｔ ｔＬ史に論
理和回路（ＯＲ）がり１コツク信弓０１＜４−を通し、
メモリ素子Ｍｏへの自込みはこの十の６個目が終った時
点は、りロック信号計数部２がＧ Ｋ−を６個カウンｌ
−Ｌ、 終った状態にあり、再び二１ヤリ信号を出力し
メモリ選択部３内のカウンタ３１はこれをノＪウン１−
シ、カウンタ３１の出力はデコーダ３２に人力されて出
ノＪ端子Ｙ１がしが自込まｔＬる。このメモリ索子Ｍ１
選択と同じ動作が繰返され順次メモリ素子Ｍ２ 、 Ｍ
ｌ 、・・・・・・Ｍｌの選択と−込みが行われる。そ
して第２図のＤ５がメモリ素子Ｍ７に書込まれると自込
み動作は終了する。
３内のカウンタ３１をクリアすると第５図Ｅに承りよう
にメモリ選択部のデコーダ３２の出力端子ＹａｌｆｉＬ
となり、メモリ部５に示づメモリ素子Ｍ ｏが選択され
る。次にクリア信号（ＤＥＮＢ→、）が１１になるとり
ロック信号計数部２が第５図へに示゛リクロツクｉＢ号
ＯＫ−をカウントし始め、Ｉｆｉ１時に第５図Ｇに示Ｊ
データ（ＤＡＴＡ＋）がメモリ部５にはいってくる。同
じ時にデータイネーブル１８ ＹＪ（Ｄ Ｅ Ｎ Ｂ
−）がアクティブとなり、少目ツク信Ｍａ＋故６１鷺２
でＲ１した四込みアドレス指定１を号は第４図の出込み
・読出し切換部（例えばマルチプレクリ゛Ｍｌ）Ｘ′ｃ
４１４成されている）４を通ってメモリ素子Ｍ ｏのア
ドレスを指定する。データイネーブル信号（Ｄ Ｅ Ｎ
Ｂ −）がアクティブ状態の１１．’ｔ ｔＬ史に論
理和回路（ＯＲ）がり１コツク信弓０１＜４−を通し、
メモリ素子Ｍｏへの自込みはこの十の６個目が終った時
点は、りロック信号計数部２がＧ Ｋ−を６個カウンｌ
−Ｌ、 終った状態にあり、再び二１ヤリ信号を出力し
メモリ選択部３内のカウンタ３１はこれをノＪウン１−
シ、カウンタ３１の出力はデコーダ３２に人力されて出
ノＪ端子Ｙ１がしが自込まｔＬる。このメモリ索子Ｍ１
選択と同じ動作が繰返され順次メモリ素子Ｍ２ 、 Ｍ
ｌ 、・・・・・・Ｍｌの選択と−込みが行われる。そ
して第２図のＤ５がメモリ素子Ｍ７に書込まれると自込
み動作は終了する。
自込みが終ると、データイネーブル信号（ＤＥＮＦ３’
−）はト１となり、デコーダ３２の出り端子Ｙｏ”Ｙｔ
は全てＬとなってメモリ素子Ｍｏ＝Ｍ７のメモリ全部が
読出し可能状態となり、同時に伽込み・続出し切換部４
は書込みアドレス指定信号の通過／ａ−阻止し、アドレ
スバス（ＡＤＢ＞からの読出しアドレスバスｉｉｌ＠が
通過するように切換を行う。アドレスバスのアドレス指
定信号は第５図Ｇに矢印で示Ｖ順序０，１．２．・・・
・・・で行われる・・・・・・の順となり、これらのデ
ータはデータバッファ部６に入力される。この時アドレ
スバス（ＡＤＢ）からの信号ＭＥＭＲＤ−がアクティブ
になっていれば、データはデータバス（ｒ） Ａ Ｂ
）に送り出され、編終的に第１図の原データ配列に戻る
。
−）はト１となり、デコーダ３２の出り端子Ｙｏ”Ｙｔ
は全てＬとなってメモリ素子Ｍｏ＝Ｍ７のメモリ全部が
読出し可能状態となり、同時に伽込み・続出し切換部４
は書込みアドレス指定信号の通過／ａ−阻止し、アドレ
スバス（ＡＤＢ＞からの読出しアドレスバスｉｉｌ＠が
通過するように切換を行う。アドレスバスのアドレス指
定信号は第５図Ｇに矢印で示Ｖ順序０，１．２．・・・
・・・で行われる・・・・・・の順となり、これらのデ
ータはデータバッファ部６に入力される。この時アドレ
スバス（ＡＤＢ）からの信号ＭＥＭＲＤ−がアクティブ
になっていれば、データはデータバス（ｒ） Ａ Ｂ
）に送り出され、編終的に第１図の原データ配列に戻る
。
！ｌなりら、ｆ・インターリーブされたことになる。
以−り説明したように、本発明のデ・インターリーブ回
路（ま、インターリーブされた入力データの記憶をビッ
ト対応させる複数個のメモリ素子を有するメモリ部をＩ
！Ｑ ＜Ｊて構成しているのでアドレス指定が簡■１に
なり、ＳＧ理時間が大幅に％ｎ縮され、符号化信号の再
生（復号）に寄与するところ大である。
路（ま、インターリーブされた入力データの記憶をビッ
ト対応させる複数個のメモリ素子を有するメモリ部をＩ
！Ｑ ＜Ｊて構成しているのでアドレス指定が簡■１に
なり、ＳＧ理時間が大幅に％ｎ縮され、符号化信号の再
生（復号）に寄与するところ大である。
第１図１ユ伝送しようと″するデータ（原データ）の−
例を示すデータ配列図、第２図は第１図のデータをイン
ターリーブ化したデータ配列図、第３図は本Ｗｅ明のデ
・インターリーブ回路を示すブロック図、第４図は本発
明のデ・インターリーブ回路の一実施例を示づ回路図、
第５図は第４図の動作を示Ｊタイムチャー１・である。 １・・・・・・り［］ツク１３月発生部、２−− りｎ
ｙ り（ｆｆｉ ｊｊ ＫＬ Ｍｅ部、３・・・・・
・メモリｊ！択部、 ４・・・・・・山込み・胱出し切換部、５・・・・・・
メモリれ（（， ６・・・・・・データバッファ部、 ３１・・・・・・カウンタ、 ３２・・・・・・デコーダ、 Ｍｅ−Ｍｔ・・・・・・メモリ素子。 出願人 新日本電気味：：会社 出願人 弁理士 増１・」′・［夫
例を示すデータ配列図、第２図は第１図のデータをイン
ターリーブ化したデータ配列図、第３図は本Ｗｅ明のデ
・インターリーブ回路を示すブロック図、第４図は本発
明のデ・インターリーブ回路の一実施例を示づ回路図、
第５図は第４図の動作を示Ｊタイムチャー１・である。 １・・・・・・り［］ツク１３月発生部、２−− りｎ
ｙ り（ｆｆｉ ｊｊ ＫＬ Ｍｅ部、３・・・・・
・メモリｊ！択部、 ４・・・・・・山込み・胱出し切換部、５・・・・・・
メモリれ（（， ６・・・・・・データバッファ部、 ３１・・・・・・カウンタ、 ３２・・・・・・デコーダ、 Ｍｅ−Ｍｔ・・・・・・メモリ素子。 出願人 新日本電気味：：会社 出願人 弁理士 増１・」′・［夫
Claims (1)
- 【特許請求の範囲】 動作基準クロック信号を発生するクロック信号発生部と
、上記クロック信号をカウントしメモリ素子への自込み
アドレス指定信号を出力するとともにカウント数が所定
の値に達した時にキャリー１８号を出力するり【コック
信号計数部と、上記キャリー１８号によって記憶させる
メモリ素子を指定するメモリ指定（符号を発生ずるメモ
リ選択部と、上記メモリ指定信号により選択される複数
のメモリ素子を備えたメモリ部と、上記メモリ素子の書
込みアドレス指定信号ど読出しアドレス指定信号とを選
択して上記メモリ部に送る書込み・読出し切換部とを具
備し、幽込みアドレス指定信号によってインターリーブ
された入力データを上記メモリ素子に配分、記憶させ、
上記配分、記憶されたデータを読出すことによってアド
レス指定信号によリゾ・インターリーブ出力を得ること
を特徴とするデ・インターリ−プロ路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195806A JPS5984400A (ja) | 1982-11-08 | 1982-11-08 | デ・インタ−リ−ブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195806A JPS5984400A (ja) | 1982-11-08 | 1982-11-08 | デ・インタ−リ−ブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984400A true JPS5984400A (ja) | 1984-05-16 |
Family
ID=16347287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195806A Pending JPS5984400A (ja) | 1982-11-08 | 1982-11-08 | デ・インタ−リ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
-
1982
- 1982-11-08 JP JP57195806A patent/JPS5984400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
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