JPS5982750A - 高密度セラミツクパツケ−ジ - Google Patents
高密度セラミツクパツケ−ジInfo
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- JPS5982750A JPS5982750A JP19183382A JP19183382A JPS5982750A JP S5982750 A JPS5982750 A JP S5982750A JP 19183382 A JP19183382 A JP 19183382A JP 19183382 A JP19183382 A JP 19183382A JP S5982750 A JPS5982750 A JP S5982750A
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- Japan
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- semiconductor integrated
- integrated circuit
- bare semiconductor
- ceramic substrate
- bare
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、裸の半導体集積回路等が他の電子部品と混在
して搭載されたセラミックパッケージの全体を入出力端
子の付いた金属ケース内に入れて封止した夛、モールド
樹脂でセラミック基板全面を覆ったシ、または、基板の
部品搭載面全体を金属もしくはセラミックの蓋や樹脂々
どで封止したシしている。
して搭載されたセラミックパッケージの全体を入出力端
子の付いた金属ケース内に入れて封止した夛、モールド
樹脂でセラミック基板全面を覆ったシ、または、基板の
部品搭載面全体を金属もしくはセラミックの蓋や樹脂々
どで封止したシしている。
近年においては、回路機能の多様化、複雑化。
高性能化等の要求に対応してパッケージが大型化する傾
向にあり、従来のように、基板全体を封止することは困
難となり、またコスト面からも不利となる場合が多い。
向にあり、従来のように、基板全体を封止することは困
難となり、またコスト面からも不利となる場合が多い。
一方、電子部品、特に半導体集積回路の形状が多様化し
、上述の混在搭載の必要性Ｆｉますます大になっている
。
、上述の混在搭載の必要性Ｆｉますます大になっている
。
発明の目的
本発明の目的は、上述の従来の事情［１み、裸の゛半導
体集積回路等が他の電子部品と混在して搭載されたパッ
ケージの所要部分を部分的に封止することによシ、上記
混在搭載を容易とした高密度セラ叱ツクパッケージを提
供することにある。
体集積回路等が他の電子部品と混在して搭載されたパッ
ケージの所要部分を部分的に封止することによシ、上記
混在搭載を容易とした高密度セラ叱ツクパッケージを提
供することにある。
発明の構成
本発明のパッケージは、チップキャリア等で外部から保
護された半導体集積回路部品等の電子部品と、ワイヤボ
ンディング、テープキャリア等で直接基板に接続される
裡の半導体集積回路等の電子部品を混在搭載する高密度
セラミックパッケージにおいて、前記裸の半導体集積回
路等が取付けられた部分を樹脂またＦｉ蓋等によって封
止したことを特徴とする。
護された半導体集積回路部品等の電子部品と、ワイヤボ
ンディング、テープキャリア等で直接基板に接続される
裡の半導体集積回路等の電子部品を混在搭載する高密度
セラミックパッケージにおいて、前記裸の半導体集積回
路等が取付けられた部分を樹脂またＦｉ蓋等によって封
止したことを特徴とする。
発明の実施例
次に１本発明について、図面全参照して詳細に説明する
。
。
第１１勺は、本発明の一実施例を示す部分斜視図であり
、第２図はその側断面図である。す々わち、セラミック
基ａｉ１には多層に形成された接続導体１１、電極１２
等が形成されていて、基板表面１０に取付けらｎたチッ
プキャリア２．裸の半導体集積回路３等は、電極１２に
接続される。チップキャリア２は、内部に半導体集積回
路２１を収容保神しているので単にセラミック基板ｌに
搭載されるだけで良い。一方株の半導体集積回路３には
、蓋４を上からかぶせる。そして、芹４の周壁の下縁Ｓ
け、例えはエポキシ樹脂等の接着剤または半田等によっ
てセラミック基鈑１に密着させる。これにより裸の半導
体集積回路３をセラミック基板１と蓋４で密閉封止して
保護することができる。裸の半導体集積回路３が複数個
セラミック基板１に搭載される場合は、それぞれ別々の
蓋４によって布・閉森謹されても良く、または、衿数個
まとめて蓋４によって密閉してもよい。また蓋４の内部
には、他の封止を必要とする電子部品を含んでも１％ｌ
、ｑことは勿論である。
、第２図はその側断面図である。す々わち、セラミック
基ａｉ１には多層に形成された接続導体１１、電極１２
等が形成されていて、基板表面１０に取付けらｎたチッ
プキャリア２．裸の半導体集積回路３等は、電極１２に
接続される。チップキャリア２は、内部に半導体集積回
路２１を収容保神しているので単にセラミック基板ｌに
搭載されるだけで良い。一方株の半導体集積回路３には
、蓋４を上からかぶせる。そして、芹４の周壁の下縁Ｓ
け、例えはエポキシ樹脂等の接着剤または半田等によっ
てセラミック基鈑１に密着させる。これにより裸の半導
体集積回路３をセラミック基板１と蓋４で密閉封止して
保護することができる。裸の半導体集積回路３が複数個
セラミック基板１に搭載される場合は、それぞれ別々の
蓋４によって布・閉森謹されても良く、または、衿数個
まとめて蓋４によって密閉してもよい。また蓋４の内部
には、他の封止を必要とする電子部品を含んでも１％ｌ
、ｑことは勿論である。
第３図は、本発明の第２の実施例を示す部分斜視図であ
ル、第４図はその側断面図である。すカわち、セラ建ツ
ク基板１−上には、チップキャリア２、フラットパッケ
ージ８．裸の半導体集積回路３および他の封止全必要と
する電子部品６等が混在搭載されている。チップキャリ
ア２は内部に半導体集積回路２１を組込み、フラットパ
ッケージ８＃−を半導体集積回路８１を組込んでいる。
ル、第４図はその側断面図である。すカわち、セラ建ツ
ク基板１−上には、チップキャリア２、フラットパッケ
ージ８．裸の半導体集積回路３および他の封止全必要と
する電子部品６等が混在搭載されている。チップキャリ
ア２は内部に半導体集積回路２１を組込み、フラットパ
ッケージ８＃−を半導体集積回路８１を組込んでいる。
裸の半導体集積回路３および電子部品６１ｉ直接ワイヤ
ボンデイングによって電極１２に接続される。そして、
これら裸の部分を枠５１で囲み、シリコン系またはエポ
キシ系の樹脂５を注入して部分的に封止する。樹脂５の
粘度が大きくて流出しカいよう々場合は、枠５１を設け
ないで樹脂５で必要彦部分を被覆後硬化させることによ
り封止することも可能である。
ボンデイングによって電極１２に接続される。そして、
これら裸の部分を枠５１で囲み、シリコン系またはエポ
キシ系の樹脂５を注入して部分的に封止する。樹脂５の
粘度が大きくて流出しカいよう々場合は、枠５１を設け
ないで樹脂５で必要彦部分を被覆後硬化させることによ
り封止することも可能である。
発明の効果
以上のように１本発明においては、チップキャリア等と
、裸の半導体集積回路とを混在搭載するセラミック基板
上の必要力部分のみを部分的に＠止する構造としたから
、大規模のセラミックパッケージであっても容易に封止
することが可能である。さらに、チップキャリア等を例
等かの理由で取如替える場合、その取り替えが容易であ
る。
、裸の半導体集積回路とを混在搭載するセラミック基板
上の必要力部分のみを部分的に＠止する構造としたから
、大規模のセラミックパッケージであっても容易に封止
することが可能である。さらに、チップキャリア等を例
等かの理由で取如替える場合、その取り替えが容易であ
る。
第１図は本発明の第１の実施例を示す部分斜視図、第２
図はその側断面図、第３図は本発明の第２の実施例を示
す部分斜視図、第４図はその側断面図である。 図において、１・−・セラミック基板、２・−チップキ
ャリア、３・−・裸の半導体集積回路、４・−・菊、５
・−樹脂、６・−封止を必要とする電子部品、８・・・
フラットパッケージ、】Ｏ・・・基板表面、１１・・・
接続導体、１２・・・電極、２１．８ ］・・・半半導
体集画回路５１・・・枠。 代理人弁理士 住 １）俊 宗
図はその側断面図、第３図は本発明の第２の実施例を示
す部分斜視図、第４図はその側断面図である。 図において、１・−・セラミック基板、２・−チップキ
ャリア、３・−・裸の半導体集積回路、４・−・菊、５
・−樹脂、６・−封止を必要とする電子部品、８・・・
フラットパッケージ、】Ｏ・・・基板表面、１１・・・
接続導体、１２・・・電極、２１．８ ］・・・半半導
体集画回路５１・・・枠。 代理人弁理士 住 １）俊 宗
Claims (1)
- チップキャリア等で外部から保画された半導体集積回路
部品等の電子部品と、ワイヤボンディング、テープキャ
リア等で直接基板に接続される裸の半導体集積回路等の
帽子部品を混在搭載する高ｆｆ１ｌｆセラミツクパツケ
ージにおいて、前記裸の半導体集積回路等が取付けられ
た部分を樹脂または普等によって封止したことを特徴と
する高密度セラミックパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19183382A JPS5982750A (ja) | 1982-11-02 | 1982-11-02 | 高密度セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19183382A JPS5982750A (ja) | 1982-11-02 | 1982-11-02 | 高密度セラミツクパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982750A true JPS5982750A (ja) | 1984-05-12 |
Family
ID=16281272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19183382A Pending JPS5982750A (ja) | 1982-11-02 | 1982-11-02 | 高密度セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130533A (ja) * | 1985-11-22 | 1987-06-12 | テキサス インスツルメンツ インコ−ポレイテツド | チツプ担体とこれを使う回路盤及びこのチツプ担体の製造方法 |
| JP2009105126A (ja) * | 2007-10-22 | 2009-05-14 | Denso Corp | 電子装置 |
| JP2012195615A (ja) * | 2012-07-10 | 2012-10-11 | Denso Corp | 電子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413966A (en) * | 1977-07-01 | 1979-02-01 | Nippon Electric Co | Substrate for multiilayer wiring |
| JPS567347B2 (ja) * | 1973-09-28 | 1981-02-17 |
-
1982
- 1982-11-02 JP JP19183382A patent/JPS5982750A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567347B2 (ja) * | 1973-09-28 | 1981-02-17 | ||
| JPS5413966A (en) * | 1977-07-01 | 1979-02-01 | Nippon Electric Co | Substrate for multiilayer wiring |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130533A (ja) * | 1985-11-22 | 1987-06-12 | テキサス インスツルメンツ インコ−ポレイテツド | チツプ担体とこれを使う回路盤及びこのチツプ担体の製造方法 |
| JP2009105126A (ja) * | 2007-10-22 | 2009-05-14 | Denso Corp | 電子装置 |
| JP2012195615A (ja) * | 2012-07-10 | 2012-10-11 | Denso Corp | 電子装置 |
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