JPS5980019A - 設定モ−ド誤り表示付タイマ− - Google Patents

設定モ−ド誤り表示付タイマ−

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Publication number
JPS5980019A
JPS5980019A JP57191351A JP19135182A JPS5980019A JP S5980019 A JPS5980019 A JP S5980019A JP 57191351 A JP57191351 A JP 57191351A JP 19135182 A JP19135182 A JP 19135182A JP S5980019 A JPS5980019 A JP S5980019A
Authority
JP
Japan
Prior art keywords
timer
setting
circuit
mode
working
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57191351A
Other languages
English (en)
Inventor
Yuji Takada
裕司 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP57191351A priority Critical patent/JPS5980019A/ja
Publication of JPS5980019A publication Critical patent/JPS5980019A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G04HOROLOGY
    • G04FTIME-INTERVAL MEASURING
    • G04F1/00Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
    • G04F1/005Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マルチ七−ド設定ロエ能なタイマーにおいて
誤設定を表示できる設定t−ド誤り表示付タイマーに関
するものである。
従来、マルチを一ド設定0T能なタイマーにおいて、第
1表に示すように、設定してはならない七−ドがある。
第1表 第1表において、○印は設定可能、X印は設定不可能で
あり、タイマーの谷動作はっぎの通りである。
電源スタート  :電源投入と同時に限時を開始する。
シグナルスタート:制御信号により限時全開始する。
オシ  ディレィ:限時終了によりタイマ出力オン オ9  ディレィ:制御・、d号オン→タイマ出カオシ 制御伯号オフ→限時開始 限時終了  →タイマ出 力オフ ワン  ショット:限時開始→タイマ出力オン 限時終了→タイマ出力才 フ 槓 算     :制御信号オシ→限時開始制御信号オ
フ→限時中断 (限時時 間保持) 制御信号オン→限時再ス タート 限時終了  →タイマ出 力オフ 上述のような設定してはならない七−ドにユーザーが設
定した場合、従来は一切作を起したり、創作しなかった
りしていた。そして、その明確な表示がないため、容易
に誤設定であるという判断金することが困難であった。
つまり、第1表で、電源スタートでオフディレィ動作又
は電源スタートで積算動作にユーザーが設定した場合、
そのタイマーに電源を投入した瞬間、又は制御信号を入
力した瞬間に、そのユーザーにとって誤幻作又は不切作
が発生することになる。
木発り]はかかる点に九みてなさnたもので、その目的
とするところは、ユーザーが誤った七−ドに設定した場
合に、タイマ卯J作を行なわず、エラー表示をして誤切
作牙本然に防+)−するとともに誤設定であること全ユ
ーザーに知らせることにある。以下実施例により本発明
の詳細な説明する。
第1図において、(l)はタイマ回路で、動作を一ド設
定f’B (21と限時時向設定都(3)の設定内容に
より限時創作し、後述する@j作を一ド判別回路(4)
より切作殴定t−ドが誤設定であるという(1g号金受
けた場合にはタイマ動作を行なわないようにしたもので
ある。a作を一ドや]別回路(4)は、動作七−ド設定
都(2)からのデータを交け、切作股定t−ドが適止で
あるかどうかをやj別し、該設定の場合に出力?出す。
(5)は創作設定セードエラー表示回路で、創作を一ド
判別回路(4)からの1d号を受け、誤設定であること
を表示するものである。(6)は限時時間表示部で、タ
イマ回路11)の出力により限時時間を表示するもので
ある。
今、動作モード設定部(2)の設定内容が設定してはな
らないt−ドであるとき、前作七−ド弔」別回路(4)
で判別してタイマ回路+11のタイマ動作を停+’t 
して誤切作を防止するとともに、動作設定E−ドエラー
表示回路(5)により誤設定であること全表示できる。
第2図は本発明の実施例の具体回路で、スイッチ(7)
 、 +81で前作セード設定部(2)全構成し、OR
回路(9)とNANDl路(101とで幼作七−ド!l
!J別回路(4)を構成し、トランジスタ(1りと発光
タイオード(12)とで制作設定モードエラー表示回路
(5)全構成したものである。
今、OR回路(9)の出力は、オフディレィ、槓算七−
ド設定のとき’)1’となり、NANL)回路1101
の出力は、oR回v6+9+ノ出力、>E′H“で、奄
諒スタート七−ド設定のときに′L“となる。したがっ
て、NANDAND回路)の出力か′L#になることに
よりトランジスタ(1りをドライブして発光タイオード
t121を点灯する。又、AND回路(13)は、タイ
マ回路用のタイマ出力イd号とNANDAND回路)の
出力とを入力とし、適正設定の場合にのみタイマ出力信
号音タイマ出力回m(+41へ伝える。
第3図はタイマ回路+11にマイクロコンピュータを使
用して動作モード判別回路+4+の機能全内蔵したもの
であり、第4図のようなプログラムによって動作設定モ
ードエラー表示全行ない、D4動作を防止する。第4図
において、破線部分が本発明において付加した部分であ
る。つまり、初期設定、データ読込みを行ない、限時プ
ログラムに入る目11に動作設定モード全判別し、もし
誤った股定か行なわれていれは限時創作には入らず、エ
ラー表示全行なう。この除、限時時間表示部(6)金柑
いてエラーを意味するrEJ表示を行なう。
斜上のように本発明は、動作七−ド設定都と限時時間設
定部の設定内容により限時創作するとともに誤設定のと
きタイマ動作を行なわないようにしたタイマ回路と、n
tl記切作t−ド阪定814の削作設定t−ドの誤設定
をヤ」別しAfj記タイマ回路のタイマ動作を停止させ
る1作七−ド判別回路と、111紀幼作七−ド刊別回路
の出力により動作設定モードの誤設定を表示する切作設
定t−ドエラー表示回路とより成るから、ユーザーが誤
ったt−ドに設定した場合に、タイマ動作を行なわず、
エラー表示をして誤動作を未然に防止するとともに誤設
定であることtユーザーに知らせることかできるという
効果ヲ奥するものである。
【図面の簡単な説明】
第1図は不発り]の一実施例のブロック回路図、第2図
は同上の一実施例の具体回路図、第3図−同上の他の実
施例の具体回路図、第4図は同上のフ0−チP−トであ
る。 ill・・・タイマ回路、(2)・・・動作七−ド設定
都、(3)・・・限時時間設定部、(4)・・・切作七
−ド判別回路、(6)・・・蛸作設定七−トエラー表示
回路。 代理人 弁理士  ろ 出 艮 七

Claims (1)

    【特許請求の範囲】
  1. ill  側作七−ド設定部と限時時間設定部の設定内
    容により限時動作するとともに誤設定のときタイマ1作
    を行なわないようにしたタイマ回路と、前記制作上−ド
    設定都の動作設定モードの誤設定を判別しl前記タイマ
    回路のタイマ動作を停止させる1作七−ドや」別画路と
    、前記動作モード判別回路の出力により切作設定℃−ド
    の誤設定全表示する動作設定t−ドエラー表示回路とよ
    り成ることを特徴とする設定℃−ド誤り表示付タイマー
JP57191351A 1982-10-30 1982-10-30 設定モ−ド誤り表示付タイマ− Pending JPS5980019A (ja)

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JP57191351A JPS5980019A (ja) 1982-10-30 1982-10-30 設定モ−ド誤り表示付タイマ−

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JPS5980019A true JPS5980019A (ja) 1984-05-09

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Family Applications (1)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS515315B1 (ja) * 1969-05-16 1976-02-19
JPS52104290A (en) * 1976-02-27 1977-09-01 Shimadzu Corp Composite analysis unit
JPS54117059U (ja) * 1978-02-03 1979-08-16

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS515315B1 (ja) * 1969-05-16 1976-02-19
JPS52104290A (en) * 1976-02-27 1977-09-01 Shimadzu Corp Composite analysis unit
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