JPS5979328A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
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- JPS5979328A JPS5979328A JP57189805A JP18980582A JPS5979328A JP S5979328 A JPS5979328 A JP S5979328A JP 57189805 A JP57189805 A JP 57189805A JP 18980582 A JP18980582 A JP 18980582A JP S5979328 A JPS5979328 A JP S5979328A
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- JP
- Japan
- Prior art keywords
- power
- voltage
- point
- circuit
- reset signal
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計算機システムに用いられるパワーオンリ
セット回路に関する。
セット回路に関する。
マイクロプロセッサ応用の計算機は、その特徴として、
非常に小形に実現できる点がある。
非常に小形に実現できる点がある。
そして、その＠随に備える直流電源も小形歩容−１の単
純なものであるので、電源投入時の初期化信号は出さな
いものが多い。そこでこのような小形の装置では、抵抗
とコンデンサの充電ＣＲ時足数を利用した簡単な構成の
パワーオンリセット回路を組込んで、初期化制御のため
のパワーオンリセット信号を発生させている。これら小
形の装置を組合せてシステムを構成する場合、システム
を構成する各装置に、の電源投入及び遮断の１１１序、
間隔はすべて手動により別個に行なわれることから、電
源投入後の装置と電源未投入の装置との間で接続インタ
フェースを経由して電源電流の廻り込みが起こる。この
電源電流の４り込みにより、電源未投入の装置の眠源醒
圧Ｘ７５脣ち上つでしまう。件に、最殻にイ課が投入さ
れる装置のシ源電圧が最も大きく持ち上がって、この電
源型土の持ち上がりにより、パワーオンリセット信号が
発生できなくなってしまうことがある。この除のイ・立
米のパワーオンリセット回路の構成並びに動作を第１図
乃主第３図を参照して説明する。従来のパワーオニ／リ
セット回路は第一１図に示す如く、ダイオード１、抵抗
２、コンデンサ３、及びシュミットトリカゲート４等に
より構成され、第２図（ａ）〜（Ｃ）に示すようなタイ
ミングで動作する。即ちｔｌ タイミングで４源が投入
されると電源出力が立上がり、ｔ、タイミングになると
安定し、動作用電源重圧（ＶＣＣ）として、例えばＴＴ
Ｌレベルの５Ｖが供給される（第２図（ａ））。途中、
ｔ２タイミングである程度の電圧に達するとシュミット
トリガゲート４が動作可能となる（第２図（Ｃ））。
純なものであるので、電源投入時の初期化信号は出さな
いものが多い。そこでこのような小形の装置では、抵抗
とコンデンサの充電ＣＲ時足数を利用した簡単な構成の
パワーオンリセット回路を組込んで、初期化制御のため
のパワーオンリセット信号を発生させている。これら小
形の装置を組合せてシステムを構成する場合、システム
を構成する各装置に、の電源投入及び遮断の１１１序、
間隔はすべて手動により別個に行なわれることから、電
源投入後の装置と電源未投入の装置との間で接続インタ
フェースを経由して電源電流の廻り込みが起こる。この
電源電流の４り込みにより、電源未投入の装置の眠源醒
圧Ｘ７５脣ち上つでしまう。件に、最殻にイ課が投入さ
れる装置のシ源電圧が最も大きく持ち上がって、この電
源型土の持ち上がりにより、パワーオンリセット信号が
発生できなくなってしまうことがある。この除のイ・立
米のパワーオンリセット回路の構成並びに動作を第１図
乃主第３図を参照して説明する。従来のパワーオニ／リ
セット回路は第一１図に示す如く、ダイオード１、抵抗
２、コンデンサ３、及びシュミットトリカゲート４等に
より構成され、第２図（ａ）〜（Ｃ）に示すようなタイ
ミングで動作する。即ちｔｌ タイミングで４源が投入
されると電源出力が立上がり、ｔ、タイミングになると
安定し、動作用電源重圧（ＶＣＣ）として、例えばＴＴ
Ｌレベルの５Ｖが供給される（第２図（ａ））。途中、
ｔ２タイミングである程度の電圧に達するとシュミット
トリガゲート４が動作可能となる（第２図（Ｃ））。
一方、Ａ点の電圧はＶｃｃが上昇すると；ｉｌ、に抵抗
２を通してコンデンサ３に充電されるので、抵抗２とコ
ンデンサ３のＣＲ時足叡によって定まる遅れを伴いなか
らＶｃｃに近づいてゆく（第２図（ｂ））。途中、ｔ４
クイミングになるとＡ点の心土はシュミットトリガゲー
ト４の入力スレッショールドレベルを越える（第２図（
ｂ））。これにより、シュミットトリガゲート４の出力
ＢはｊＩ！、２図（Ｃ）に示されるような波形となり、
ｔ３タイミングからｔ４タイミングの間のＬＯＷレベル
の信号がパワーオンリセット信号（初期化信号）として
作用する。伺、ダイオード１は電源遮断時において、コ
ンデンサ３の蓄積電荷を急速放電させるためのものであ
る。
２を通してコンデンサ３に充電されるので、抵抗２とコ
ンデンサ３のＣＲ時足叡によって定まる遅れを伴いなか
らＶｃｃに近づいてゆく（第２図（ｂ））。途中、ｔ４
クイミングになるとＡ点の心土はシュミットトリガゲー
ト４の入力スレッショールドレベルを越える（第２図（
ｂ））。これにより、シュミットトリガゲート４の出力
ＢはｊＩ！、２図（Ｃ）に示されるような波形となり、
ｔ３タイミングからｔ４タイミングの間のＬＯＷレベル
の信号がパワーオンリセット信号（初期化信号）として
作用する。伺、ダイオード１は電源遮断時において、コ
ンデンサ３の蓄積電荷を急速放電させるためのものであ
る。
しかし、前述した如く、インタフェース信号から来る他
装置からの廻り込み電流により、電源投入前の電源電圧
が第３図（ａ）に示される１゜タイミングのときのよう
に、ｖｏたけ持ち上がってしまうと、Ａ点の成田は同図
（ｂ）に示す如く比較的藁い値からスタートし、すぐに
シュミットトリガゲート４の入力スレッショールドレベ
ルを越えてしまう。従ってシュミットトリガゲート４の
出力は、同図（Ｃ）に示す如くとなり、充分な幅のパワ
ーオンリセット信号（初期化信号）が発生できなくなっ
てしまう。このようなことから、第１図に示すような従
来のパワーオンリセット回路においては、パワーオンリ
セット（ｔｉ号による信頼性の高い初期化制御が期待で
きないという欠点を有していた。
装置からの廻り込み電流により、電源投入前の電源電圧
が第３図（ａ）に示される１゜タイミングのときのよう
に、ｖｏたけ持ち上がってしまうと、Ａ点の成田は同図
（ｂ）に示す如く比較的藁い値からスタートし、すぐに
シュミットトリガゲート４の入力スレッショールドレベ
ルを越えてしまう。従ってシュミットトリガゲート４の
出力は、同図（Ｃ）に示す如くとなり、充分な幅のパワ
ーオンリセット信号（初期化信号）が発生できなくなっ
てしまう。このようなことから、第１図に示すような従
来のパワーオンリセット回路においては、パワーオンリ
セット（ｔｉ号による信頼性の高い初期化制御が期待で
きないという欠点を有していた。
本発明は上記実情に鑑みなされたもので、外部からの電
源電流の廻り込みにより電源′トリ圧が持ち上がった場
合においても、確実に初期化制御のための、パワーオン
リセット信号を発生できるパワーオンリセット回路を提
供することを目的とする。
源電流の廻り込みにより電源′トリ圧が持ち上がった場
合においても、確実に初期化制御のための、パワーオン
リセット信号を発生できるパワーオンリセット回路を提
供することを目的とする。
本発明は、ＣＲ時定数回路を用いたパワーオンリセット
回路において、前記ＣＲ時足数回路の接続構成を、ル源
蝿圧積分検出回路形成とせず、電源１圧微分検出回路形
成として、その微分検出信号をもとにパワーオンリセッ
ト信号ｆ得る構成としたものである。即ち、ＣＲ時定数
回路のコンデンサに動作用直流電源ｄ圧（ｖｃｃ）を印
加し、抵抗一端の電圧をパワーオンリセット信号生成用
トリ力信号として取出しＣ１この信号によりシュミット
トリガインパークをトリ力制御する構成としたものであ
る。このような構成とすることにより、回路素子数を増
加されることなくＩＩｆ１車な回路構成にて、外部電源
電流の廻り込みによって電源電圧り持ち上がりが生じた
。協会においても、その持ち上がり混圧によってパワー
オンリセット信号の発生時間幅が影響されることはなく
、常に必要時間幅以上のパワーオンリセット信号を確実
に発生できる。
回路において、前記ＣＲ時足数回路の接続構成を、ル源
蝿圧積分検出回路形成とせず、電源１圧微分検出回路形
成として、その微分検出信号をもとにパワーオンリセッ
ト信号ｆ得る構成としたものである。即ち、ＣＲ時定数
回路のコンデンサに動作用直流電源ｄ圧（ｖｃｃ）を印
加し、抵抗一端の電圧をパワーオンリセット信号生成用
トリ力信号として取出しＣ１この信号によりシュミット
トリガインパークをトリ力制御する構成としたものであ
る。このような構成とすることにより、回路素子数を増
加されることなくＩＩｆ１車な回路構成にて、外部電源
電流の廻り込みによって電源電圧り持ち上がりが生じた
。協会においても、その持ち上がり混圧によってパワー
オンリセット信号の発生時間幅が影響されることはなく
、常に必要時間幅以上のパワーオンリセット信号を確実
に発生できる。
以下図面を参照して本発明の一実施例を説明する、第４
図は本発明の一実施例を示す回路図である。図中、１１
人び１２はＣＲ時定数回局１０の構成要素をなすもので
、１１は抵抗素子（以下単に抵抗と称す）、１２はコン
デンサである。ここでは、動作用直流鑞源’ｉ雇圧（ｖ
ＣＣ）がコンデンサ１２に供給され、微分検出回路接続
としている。１３は電源ぷ断時ｌこおいて、コンデンサ
１２に蓄積された電荷を急速放電するためのダイオード
である。１４はＣＲ時２ａ回路１０のＣＲ接続点、即ち
Ａ点の信号を受けてパワーオンリセット信号を生成する
シュミットトリガインバータである。
図は本発明の一実施例を示す回路図である。図中、１１
人び１２はＣＲ時定数回局１０の構成要素をなすもので
、１１は抵抗素子（以下単に抵抗と称す）、１２はコン
デンサである。ここでは、動作用直流鑞源’ｉ雇圧（ｖ
ＣＣ）がコンデンサ１２に供給され、微分検出回路接続
としている。１３は電源ぷ断時ｌこおいて、コンデンサ
１２に蓄積された電荷を急速放電するためのダイオード
である。１４はＣＲ時２ａ回路１０のＣＲ接続点、即ち
Ａ点の信号を受けてパワーオンリセット信号を生成する
シュミットトリガインバータである。
第５図（ａ）乃至（Ｃ）、及び第６図（ａ）乃至（Ｃ）
はそれぞれ上記実施例の動作タイミング図であり、第５
図（ａ）乃至（Ｃ）は外部からの電源電圧の姻り込みか
ない場合（ｒｔ源市圧が持ち上がっていない場合）、６
８６図（ａ）乃至（Ｃ）は電源電圧の廻り込みによって
′皓、源藏比が持ち上がっている場合をそれぞれ示して
いる。
はそれぞれ上記実施例の動作タイミング図であり、第５
図（ａ）乃至（Ｃ）は外部からの電源電圧の姻り込みか
ない場合（ｒｔ源市圧が持ち上がっていない場合）、６
８６図（ａ）乃至（Ｃ）は電源電圧の廻り込みによって
′皓、源藏比が持ち上がっている場合をそれぞれ示して
いる。
ここで−実施例の動作を説明する。先ず第５図（ａ）乃
至（Ｃ）を参帰して、電源電圧の廻り込みがない場合、
即ち電源電圧が持ち上がっていない場合の産１作につい
て説明する。ＣＲ時定数回路１０ Ｑ） Ａ点の紙付は
、Ｖｃｃ （動作用直流電源′間圧）が急速に上昇する
と、これに伴って上昇し、Ｖｃｃが一足になると抵抗１
１を通してコンデン→づ′１２に充電された量だけ徐々
に電斤が下がる。
至（Ｃ）を参帰して、電源電圧の廻り込みがない場合、
即ち電源電圧が持ち上がっていない場合の産１作につい
て説明する。ＣＲ時定数回路１０ Ｑ） Ａ点の紙付は
、Ｖｃｃ （動作用直流電源′間圧）が急速に上昇する
と、これに伴って上昇し、Ｖｃｃが一足になると抵抗１
１を通してコンデン→づ′１２に充電された量だけ徐々
に電斤が下がる。
この際のＶｃｃの電圧変化を′＄５図（ａ）に示し、Ａ
点の゛電圧変化を同図（ｂ）に示す。一方、Ｂ点の出力
は、Ａ点の信号をシュミットトリガインバータ１４をノ
１１シて得た信号であり、Ａ小の信号レベルが一足値（
Ｐｏ ）より上がると、出力（Ｂ）がｌ Ｌ Ｃ） Ｗ
Ｈ（＃ ０ ／ｌ ）となり（第５図（ｃ）ｔｚ）、更
にＡ点の信号レベルがその値より低い成る値（ｐ＋ ）
となったとき“Ｈｉｇｈ“（“１“）となる（第５図（
ｃ）ｔｔ）。この出力（Ｂ）の“ＬＯＷ″レベルの信号
がパワーオンリセット信号として用いられる。
点の゛電圧変化を同図（ｂ）に示す。一方、Ｂ点の出力
は、Ａ点の信号をシュミットトリガインバータ１４をノ
１１シて得た信号であり、Ａ小の信号レベルが一足値（
Ｐｏ ）より上がると、出力（Ｂ）がｌ Ｌ Ｃ） Ｗ
Ｈ（＃ ０ ／ｌ ）となり（第５図（ｃ）ｔｚ）、更
にＡ点の信号レベルがその値より低い成る値（ｐ＋ ）
となったとき“Ｈｉｇｈ“（“１“）となる（第５図（
ｃ）ｔｔ）。この出力（Ｂ）の“ＬＯＷ″レベルの信号
がパワーオンリセット信号として用いられる。
次に、渠６図（ａ）乃至（Ｃ）を参Ｉ′！りして電源’
ｆ’ｆ ａ、の廻り込みにより電源電圧が持ち上がって
いる場合の動作について説明する。この場合もＶｃｃが
急速に上昇すると、これに伴ってＡ点の信号レベルが上
昇し、ｖＣＣが一定になると徐々にＡ点の信号レベルが
下がる。この際、ＶＣＣが第６図（ａ）に示す如く、ｖ
ｏたけ持ち上がっていると、このｖｏの影響で、同図（
ｂ）に示すσＤ＜、Ａ点における（ｐｏ） 、 （ＰＬ
）のタイミングが第５図（ｂ）の場合に比較して若干遅
れるが、その（ＰＧ）−（ｐ＋）間の時間幅は略同等で
あり、従ってシュミットトリガインバータ１４の出力端
すなイつぢＢ点からは茅６図（Ｃ）に示されるような’
ＬＯＷ”レベルの信号がパワーオンリセット信号として
出力される。
ｆ’ｆ ａ、の廻り込みにより電源電圧が持ち上がって
いる場合の動作について説明する。この場合もＶｃｃが
急速に上昇すると、これに伴ってＡ点の信号レベルが上
昇し、ｖＣＣが一定になると徐々にＡ点の信号レベルが
下がる。この際、ＶＣＣが第６図（ａ）に示す如く、ｖ
ｏたけ持ち上がっていると、このｖｏの影響で、同図（
ｂ）に示すσＤ＜、Ａ点における（ｐｏ） 、 （ＰＬ
）のタイミングが第５図（ｂ）の場合に比較して若干遅
れるが、その（ＰＧ）−（ｐ＋）間の時間幅は略同等で
あり、従ってシュミットトリガインバータ１４の出力端
すなイつぢＢ点からは茅６図（Ｃ）に示されるような’
ＬＯＷ”レベルの信号がパワーオンリセット信号として
出力される。
このように、外部電源電流の廻り込みによって電源電圧
が持ち上がっても光分な時間幅をもつ安定したパワーオ
ンリセット信号を発生させることかできる。
が持ち上がっても光分な時間幅をもつ安定したパワーオ
ンリセット信号を発生させることかできる。
以上詳記したように本発明のパワーオンリセット回路に
よれば、外部からの電源電流の廻り込みにより電源常圧
が持ち上がった場合においても、確冥（こ初期化制御の
ためのパワーオンリセット信号を発生できる。
よれば、外部からの電源電流の廻り込みにより電源常圧
が持ち上がった場合においても、確冥（こ初期化制御の
ためのパワーオンリセット信号を発生できる。
【図面の簡単な説明】
第１図は従来のパワーオンリセット回路を示す回路図、
早２図（ａ）乃至（Ｃ）、及び年３図（ａ）乃至（Ｃ）
はそれぞれ単１図に示す回路の動作タイミング図、第４
図は本発明の一笑施例を示す回路図、Ｈ５＋９（ａ）乃
至（Ｃ）、及び第６図（ａ）乃至（Ｃ）は上記実７、、
’ｆｌｉ例の動作タイミング図である。 １θ・・・ＣＲ時定数回路、１１・・・抵抗素子、１２
・・・コン子ンサ、１３・・・ダイオード、１４・・・
シュミ ン ト ト リ プフ ィ ン バー タ 。 １′１ＩｒＫ、：’ｉ人代理人 弁理士 鈴江 武彦第
１図 第２図 第３図 Ｖ 第４図 篇５図 １ 第６図
早２図（ａ）乃至（Ｃ）、及び年３図（ａ）乃至（Ｃ）
はそれぞれ単１図に示す回路の動作タイミング図、第４
図は本発明の一笑施例を示す回路図、Ｈ５＋９（ａ）乃
至（Ｃ）、及び第６図（ａ）乃至（Ｃ）は上記実７、、
’ｆｌｉ例の動作タイミング図である。 １θ・・・ＣＲ時定数回路、１１・・・抵抗素子、１２
・・・コン子ンサ、１３・・・ダイオード、１４・・・
シュミ ン ト ト リ プフ ィ ン バー タ 。 １′１ＩｒＫ、：’ｉ人代理人 弁理士 鈴江 武彦第
１図 第２図 第３図 Ｖ 第４図 篇５図 １ 第６図
Claims (1)
- ＣＲ時定倣回路を用いて電源投入時における電源電圧の
変化から初期化信号を得る電子計算機システムにおいて
、前記ＣＲ時π数回路を電源電圧の微分出力を得る回路
接続とし、この出力信号をもとにパワーオンリセット信
号を生成することを特徴としたパワーオンリセット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189805A JPS5979328A (ja) | 1982-10-28 | 1982-10-28 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189805A JPS5979328A (ja) | 1982-10-28 | 1982-10-28 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979328A true JPS5979328A (ja) | 1984-05-08 |
Family
ID=16247499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189805A Pending JPS5979328A (ja) | 1982-10-28 | 1982-10-28 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979328A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155727U (ja) * | 1984-09-13 | 1986-04-15 | ||
| JPS6324629U (ja) * | 1986-07-30 | 1988-02-18 | ||
| JPH01223820A (ja) * | 1988-03-02 | 1989-09-06 | Nec Corp | パワーオン信号発生回路 |
| US5130071A (en) * | 1986-03-19 | 1992-07-14 | The Budd Company | Vacuum compression molding method using preheated charge |
| JPH0620824U (ja) * | 1992-05-19 | 1994-03-18 | 日本フルハーフ株式会社 | バン型車両における荷室仕切用扉等のロック装置 |
| US5370521A (en) * | 1993-09-29 | 1994-12-06 | The Budd Company | Compression mold with vacuum seal |
-
1982
- 1982-10-28 JP JP57189805A patent/JPS5979328A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155727U (ja) * | 1984-09-13 | 1986-04-15 | ||
| US5130071A (en) * | 1986-03-19 | 1992-07-14 | The Budd Company | Vacuum compression molding method using preheated charge |
| JPS6324629U (ja) * | 1986-07-30 | 1988-02-18 | ||
| JPH01223820A (ja) * | 1988-03-02 | 1989-09-06 | Nec Corp | パワーオン信号発生回路 |
| JPH0620824U (ja) * | 1992-05-19 | 1994-03-18 | 日本フルハーフ株式会社 | バン型車両における荷室仕切用扉等のロック装置 |
| US5370521A (en) * | 1993-09-29 | 1994-12-06 | The Budd Company | Compression mold with vacuum seal |
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