JPS5978653U - 混成集積回路装置 - Google Patents

混成集積回路装置

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Publication number
JPS5978653U
JPS5978653U JP17542682U JP17542682U JPS5978653U JP S5978653 U JPS5978653 U JP S5978653U JP 17542682 U JP17542682 U JP 17542682U JP 17542682 U JP17542682 U JP 17542682U JP S5978653 U JPS5978653 U JP S5978653U
Authority
JP
Japan
Prior art keywords
pair
insulating substrate
chip resistor
electrodes
integrated circuit
Prior art date
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Pending
Application number
JP17542682U
Other languages
English (en)
Inventor
飛田 敏男
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP17542682U priority Critical patent/JPS5978653U/ja
Publication of JPS5978653U publication Critical patent/JPS5978653U/ja
Pending legal-status Critical Current

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  • Details Of Resistors (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来例に係わるチップ抵抗器を示す平面図、第
2図は第1図の■−■線の断面図、第3図は従来例で第
2図に示したチップ抵抗器を第一絶縁性基板に実装した
状態を示す断面図、第4図はこの考案の一実施例に係わ
るチップ抵抗器を示す平面図、第5図は第4図の■−■
線の断面図、第6図は第4図のVl−Vl線の断面図、
第7図はこの考案の一実施例に係わる支持体の平面図、
第8図はこの考案の一実施例で第5図に示したチップ抵
抗器を支持体に実装した状態を示す断面図、糖9図は第
8図のIX−IX線断面図である。 図において1は第二絶縁性基板、2は電極、3は低抗体
、5は第一絶縁性基板、6. 7. 7a。 7b及び8はリード、9は接着層・、10はハンダ、1
1は渡りリード、12は絶縁層、13は1,2゜3.1
1.12よりなるチップ抵抗器である。なお、図中同一
符号は同−又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第一絶縁性基板と、第一絶縁性基板に設けた二対のリー
    ド線とを有する支持体、及び第二絶縁性基板と、第二絶
    縁性基板に離間して設けた一対の電極と、第二絶縁性基
    板に跨がり、上記一対の電極と離間して設けた渡りリー
    ドと、この渡りリードを被って設けた絶縁層と、絶縁層
    上に設け、上記一対の電極と接続させた抵抗体とを有す
    るチップ抵抗器を備え、上記チップ抵抗器を上記支持体
    上に固着し、上記チップ抵抗器の一対の電極を上記支持
    体の一方の一対のリードに、上記チップ抵抗器の渡りリ
    ードを上記支持体の他方の一対のリードに各々接続させ
    た混成集積回路装置。
JP17542682U 1982-11-17 1982-11-17 混成集積回路装置 Pending JPS5978653U (ja)

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JP17542682U JPS5978653U (ja) 1982-11-17 1982-11-17 混成集積回路装置

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JPS5978653U true JPS5978653U (ja) 1984-05-28

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ID=30381666

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