JPS5974653A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5974653A JPS5974653A JP18456982A JP18456982A JPS5974653A JP S5974653 A JPS5974653 A JP S5974653A JP 18456982 A JP18456982 A JP 18456982A JP 18456982 A JP18456982 A JP 18456982A JP S5974653 A JPS5974653 A JP S5974653A
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- JP
- Japan
- Prior art keywords
- chip
- substrate
- lead
- fitting
- semiconductor device
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に、連続／＋産による生
産向上が可能な半導体装置に関する。
産向上が可能な半導体装置に関する。
従来、いわゆるチンプキャリア型パンケージよりなる半
導体装置においては、リードビン？予め取シ付けた基根
上に薄膜メタライズｒ施こして配線した後、その基板の
所定部分に牛導体チンプ（ペレフト）を半田で取り付け
ている。
導体装置においては、リードビン？予め取シ付けた基根
上に薄膜メタライズｒ施こして配線した後、その基板の
所定部分に牛導体チンプ（ペレフト）を半田で取り付け
ている。
ところが、この従来方式では、チップケ取り付ける基板
に予めリードビンが取り付けらｎて込るので、その取扱
いが面倒であり、連続生産が困難であるという問題点が
あった。その結果、生産性が低下し、製造コストの上昇
ｔも来たしてし１う。
に予めリードビンが取り付けらｎて込るので、その取扱
いが面倒であり、連続生産が困難であるという問題点が
あった。その結果、生産性が低下し、製造コストの上昇
ｔも来たしてし１う。
本発明の目的は、前記従来技術の問題点を解決し、生産
性の向上、コストの低減２図ることのできる半導体装置
ｒ提供することにある。
性の向上、コストの低減２図ることのできる半導体装置
ｒ提供することにある。
以下、本発明を図面に示す実施列にしたがって詳細に説
明する。
明する。
第１図は本発明による半導体装置の一実施Ｎ才示す断面
図である。
図である。
この実施列における半導体装置はいわゆるチップキャリ
ア型のパンケージ構造ｒ有するものである。
ア型のパンケージ構造ｒ有するものである。
本実施例において、リードピン取付用のベースであるリ
ードビン取付基板１はたとえばセラミンクよりなシ、こ
のリードピン取付基板１の絢囲近くには、外部端子ｒ構
成するり−ドビン２が該リードビン取付基板ｔ’２貫通
して下方に廷出し、該リードビン２の上端はリードビン
基板１の上面に露出している。ぼた、リードビン取付基
板１の中央部には、ベレット収納用の空間′Ｔ：提供す
る凹部３が形成さｎている。
ードビン取付基板１はたとえばセラミンクよりなシ、こ
のリードピン取付基板１の絢囲近くには、外部端子ｒ構
成するり−ドビン２が該リードビン取付基板ｔ’２貫通
して下方に廷出し、該リードビン２の上端はリードビン
基板１の上面に露出している。ぼた、リードビン取付基
板１の中央部には、ベレット収納用の空間′Ｔ：提供す
る凹部３が形成さｎている。
一方、半導体チップ（ペレット）を取ジ付けるためのチ
ップ取付基板４は前記リードビン取付基ｉｔとに別体と
して作られてｂる。このチップ取付基板４はたとえばセ
ラミンク材料Ｌシなり、そのチップ取付面（第１図の下
面）側には、メタライズ配線層５が所望の配線パターン
で形成さｎでいる。この配線パターンの形成は単なる平
板状の状態におけるチップ取付基板４に対して行なわれ
るので、容易かつ迅速なパターン形成が可能である。
ップ取付基板４は前記リードビン取付基ｉｔとに別体と
して作られてｂる。このチップ取付基板４はたとえばセ
ラミンク材料Ｌシなり、そのチップ取付面（第１図の下
面）側には、メタライズ配線層５が所望の配線パターン
で形成さｎでいる。この配線パターンの形成は単なる平
板状の状態におけるチップ取付基板４に対して行なわれ
るので、容易かつ迅速なパターン形成が可能である。
このチップ取付基板４の中央側におけるメタライズ配線
５の所定部分には、半導体チップ６が半田ボール７によ
り取り付けられている。この半導体チンプロはゲル状態
の合成樹脂材料Ｌ９なるゲルコート材８で榎わｎている
。
５の所定部分には、半導体チップ６が半田ボール７によ
り取り付けられている。この半導体チンプロはゲル状態
の合成樹脂材料Ｌ９なるゲルコート材８で榎わｎている
。
このようにしてメタライズ配線層５および半導体チップ
６ｒ取９付けたチップ取付基板４は第１図に示す如く、
前記リードビン取付基板１の上面から露出したり−ドビ
ン２の一端面と前記チップ取付基板４のメタライズ配線
層５とｒ接続する位置において、半田ボール９によって
前記リードビン取付基板１に取り付けらｎている。した
がって、それぞれ別個にリードビン２’Ｅｆｃは半導体
チンプロｉＪ＄５！勺付けたり−ドビン取付基板１とチ
ップ取付基板４は最終的には半田ポール９で互いに結合
さｎ、半導体チンプロから半田ポール７、メタライズ配
線層５、半田ボール９、リードビン２ケ経て外部への出
力の取出しが可能となる。
６ｒ取９付けたチップ取付基板４は第１図に示す如く、
前記リードビン取付基板１の上面から露出したり−ドビ
ン２の一端面と前記チップ取付基板４のメタライズ配線
層５とｒ接続する位置において、半田ボール９によって
前記リードビン取付基板１に取り付けらｎている。した
がって、それぞれ別個にリードビン２’Ｅｆｃは半導体
チンプロｉＪ＄５！勺付けたり−ドビン取付基板１とチ
ップ取付基板４は最終的には半田ポール９で互いに結合
さｎ、半導体チンプロから半田ポール７、メタライズ配
線層５、半田ボール９、リードビン２ケ経て外部への出
力の取出しが可能となる。
この半田ボール９と前記チップ取付用の半田ボール７と
は同じ半田材料ではあっても、１ず最初に半田ボール７
でチップ取付基板４に半導体チップ６に取り付けた後に
半田ボール９で取付基板１と４の取υ付け１行なう関係
上、半田ポール７の融点が半田ボール９の融点よシも高
けｎば、半田ボール９の取付は時に半田ボール７への崗
度の影響がなくなるので極めて良好である。もつとも、
半導体チップ６の取付けと取付基＠１および４の取付け
は必ずしも半田どうしではなく、池の異種取付材料で行
なってもよいが、その場合にも、半導体チンプロの取付
材料の方が取付基Ｉｔと４の取付材料よシも融点が高い
ものであるのが好葦しい。
は同じ半田材料ではあっても、１ず最初に半田ボール７
でチップ取付基板４に半導体チップ６に取り付けた後に
半田ボール９で取付基板１と４の取υ付け１行なう関係
上、半田ポール７の融点が半田ボール９の融点よシも高
けｎば、半田ボール９の取付は時に半田ボール７への崗
度の影響がなくなるので極めて良好である。もつとも、
半導体チップ６の取付けと取付基＠１および４の取付け
は必ずしも半田どうしではなく、池の異種取付材料で行
なってもよいが、その場合にも、半導体チンプロの取付
材料の方が取付基Ｉｔと４の取付材料よシも融点が高い
ものであるのが好葦しい。
前記取付基板１と４は半田ボール９の外側ｊの領域にお
いて周囲ｒ樹脂材料等の封止羽［０に工９封止芒扛る。
いて周囲ｒ樹脂材料等の封止羽［０に工９封止芒扛る。
本実施りｌＩによｎは、リードビン２の取付は用のリー
ドビン取付基板１と半導体チンプロの取付は用のチップ
取付基板４とが別体として作られるので、チップ取付基
板４へのメタライズ配線層５の形成を単なる平板状のチ
ップ取付基板４に対して行なえは艮く、連続任意が可能
となシ、生産性の向上およびコストの低減を図ることが
できる。
ドビン取付基板１と半導体チンプロの取付は用のチップ
取付基板４とが別体として作られるので、チップ取付基
板４へのメタライズ配線層５の形成を単なる平板状のチ
ップ取付基板４に対して行なえは艮く、連続任意が可能
となシ、生産性の向上およびコストの低減を図ることが
できる。
また、チップサイズの異なる半導体チップのように、接
続バンブ位置の異なる半導体チップの場合にも、チップ
取付基板４のメタライズ配線層５のみ＝’Ｒ更するだけ
でよく、リードビン取付基板１は様々な半導体チップに
対して共用でき、コストの低減？実現できるっ 第２図は本発明による半導体装置の池の実施例ｒ示す断
面図である。
続バンブ位置の異なる半導体チップの場合にも、チップ
取付基板４のメタライズ配線層５のみ＝’Ｒ更するだけ
でよく、リードビン取付基板１は様々な半導体チップに
対して共用でき、コストの低減？実現できるっ 第２図は本発明による半導体装置の池の実施例ｒ示す断
面図である。
この実施クリにおいては、第１図の実施例とは逆に、リ
ードビン取付基板１の下面側にチップ取付基板４が取り
付けらｔ”ｔている。ｌた、第２図の場合には、リード
ビン２と半田ボール９との間の接続のためにメタライズ
配線層１１がリードビン取付基板１の下面に形成さｎて
いるが、このメタライズ配線層１１はチップサイズの異
なる半導体チンプロに対しても共通的に使用できる。
ードビン取付基板１の下面側にチップ取付基板４が取り
付けらｔ”ｔている。ｌた、第２図の場合には、リード
ビン２と半田ボール９との間の接続のためにメタライズ
配線層１１がリードビン取付基板１の下面に形成さｎて
いるが、このメタライズ配線層１１はチップサイズの異
なる半導体チンプロに対しても共通的に使用できる。
この実施列の場合にも、連続生産による生産性の同上、
コストの低減、リードビン取付基板４の共用化等の第１
」点ｒ得ることができる。
コストの低減、リードビン取付基板４の共用化等の第１
」点ｒ得ることができる。
なお、前記両実施Ｖｉｕはシングルチップ構造でおるが
、本発明はマルチチップ構造にも適用でき、その池の点
についても本発明は前記実施９０に限定さｎるものでは
ない。
、本発明はマルチチップ構造にも適用でき、その池の点
についても本発明は前記実施９０に限定さｎるものでは
ない。
以上説明したように、本発明によれば、連続生産による
生産性の向上、コストの低減、リードビン取付基板の共
用化７図ることができる。
生産性の向上、コストの低減、リードビン取付基板の共
用化７図ることができる。
第１図は本発明による半導体装値の一実施列【示す断面
図、 第２図は本発明による牛導体装憾の他の実施列ｒ示ｆ断
面図である。 １・・・リードビン取付基板、２・・・リードビン、４
・・・チップ取付基板、５・・・メタライズ配線層、６
・・・半導体チップ、７・・・半田ボーノペ ９・・半
田ボール。 代理人 弁理士 薄 １）オリ 辛・２゛：６、′・。
図、 第２図は本発明による牛導体装憾の他の実施列ｒ示ｆ断
面図である。 １・・・リードビン取付基板、２・・・リードビン、４
・・・チップ取付基板、５・・・メタライズ配線層、６
・・・半導体チップ、７・・・半田ボーノペ ９・・半
田ボール。 代理人 弁理士 薄 １）オリ 辛・２゛：６、′・。
Claims (1)
- 【特許請求の範囲】 １、 チンプキャリア型パンケージよりなる半導体装置
において、リードピン取付基板とチップ取付基板とｒ別
体とし、各取付基板にそれぞれリードビンまたはチップ
？取り付けた後に、両数付基板ｒ互いに取り付けるよう
構成したことｒ特徴とする半導体装置。 ２、チップ取付用の材料の方が両数付基板の殿付けのた
めの材料ニジも融点が高いことｒ特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18456982A JPS5974653A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18456982A JPS5974653A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974653A true JPS5974653A (ja) | 1984-04-27 |
Family
ID=16155496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18456982A Pending JPS5974653A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856914A (en) * | 1996-07-29 | 1999-01-05 | National Semiconductor Corporation | Micro-electronic assembly including a flip-chip mounted micro-device and method |
| US6469384B2 (en) * | 2001-02-01 | 2002-10-22 | Fairchild Semiconductor Corporation | Unmolded package for a semiconductor device |
| JP2007507879A (ja) * | 2003-10-01 | 2007-03-29 | オプトパック、インコーポレイテッド | 光検出用半導体装置の電子パッケージおよびそのパッケージング方法 |
| DE102006056171A1 (de) * | 2006-11-27 | 2008-05-29 | Endress + Hauser Wetzer Gmbh + Co. Kg | Vorrichtung zur Bestimmung und/oder Überwachung einer Prozessgröße und Verfahren zur Kontaktierung |
-
1982
- 1982-10-22 JP JP18456982A patent/JPS5974653A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856914A (en) * | 1996-07-29 | 1999-01-05 | National Semiconductor Corporation | Micro-electronic assembly including a flip-chip mounted micro-device and method |
| US6469384B2 (en) * | 2001-02-01 | 2002-10-22 | Fairchild Semiconductor Corporation | Unmolded package for a semiconductor device |
| JP2007507879A (ja) * | 2003-10-01 | 2007-03-29 | オプトパック、インコーポレイテッド | 光検出用半導体装置の電子パッケージおよびそのパッケージング方法 |
| DE102006056171A1 (de) * | 2006-11-27 | 2008-05-29 | Endress + Hauser Wetzer Gmbh + Co. Kg | Vorrichtung zur Bestimmung und/oder Überwachung einer Prozessgröße und Verfahren zur Kontaktierung |
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