JPS5963823A - コ−ド語のコ−ド変換方法および回路装置 - Google Patents
コ−ド語のコ−ド変換方法および回路装置Info
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- JPS5963823A JPS5963823A JP58153365A JP15336583A JPS5963823A JP S5963823 A JPS5963823 A JP S5963823A JP 58153365 A JP58153365 A JP 58153365A JP 15336583 A JP15336583 A JP 15336583A JP S5963823 A JPS5963823 A JP S5963823A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Communication Control (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の関連する技術分骨
本発明は、１０桁のコード語を有するコードのコード語
から同様１η桁のコード語を有する別のコードの相応の
コード語・＼内フード変換する方法および回路装置に関
する。
から同様１η桁のコード語を有する別のコードの相応の
コード語・＼内フード変換する方法および回路装置に関
する。
デジタル通信技術において、同じくデータ処理技術にお
いても、情報は送出または処理の目的のために所謂コー
ド語の列から合成されたデジタル信号によって表示され
、その際コードは場合に応じて基礎となるアナログ信号
から連続的に繰返される標本化、量子化およびコーディ
ングによって形成することができかつそのときそのコー
ドはそれぞれのアナログ信号標本値に相応する。
いても、情報は送出または処理の目的のために所謂コー
ド語の列から合成されたデジタル信号によって表示され
、その際コードは場合に応じて基礎となるアナログ信号
から連続的に繰返される標本化、量子化およびコーディ
ングによって形成することができかつそのときそのコー
ドはそれぞれのアナログ信号標本値に相応する。
電話用アナログ信号のアナログ信号匝と相応の電話用デ
ジタル信号のコード語との間の関係に対して２つのＣＣ
ＩＴＴ勧告がある。それは通例Ａ法則およびμ法則と称
されかつ両方とも対−数量量化間隔−／アナログ信号値
圧縮化特性曲線をそれぞれセグメント毎に線形折れ線に
よって近似する。その際所謂Ａ法則に従う祈れ線はＤＡ
変換器において回路技術的に特別有利な方法で定電流が
供給される所謂Ｒ−２Ｒ−回路網を用いて実現されるに
も拘わらず、数多くの国において実現するのが余り簡単
ではないμ特注曲線の方が好んで使用される。結果的に
場合によっては、それ自体間じだが、異なった国におい
て（炉用されろ通信装置に対して異なった符号器／復号
器を設けなければならないことになり、このために大規
模集積に対して所望でない、その都度必要とされる個数
を低減させることになり、または統一のコードから出発
して、例えは計算ユニットを用いて出力ないし入力ビツ
トの付加的なコード変換を行なわなければならない。
ジタル信号のコード語との間の関係に対して２つのＣＣ
ＩＴＴ勧告がある。それは通例Ａ法則およびμ法則と称
されかつ両方とも対−数量量化間隔−／アナログ信号値
圧縮化特性曲線をそれぞれセグメント毎に線形折れ線に
よって近似する。その際所謂Ａ法則に従う祈れ線はＤＡ
変換器において回路技術的に特別有利な方法で定電流が
供給される所謂Ｒ−２Ｒ−回路網を用いて実現されるに
も拘わらず、数多くの国において実現するのが余り簡単
ではないμ特注曲線の方が好んで使用される。結果的に
場合によっては、それ自体間じだが、異なった国におい
て（炉用されろ通信装置に対して異なった符号器／復号
器を設けなければならないことになり、このために大規
模集積に対して所望でない、その都度必要とされる個数
を低減させることになり、または統一のコードから出発
して、例えは計算ユニットを用いて出力ないし入力ビツ
トの付加的なコード変換を行なわなければならない。
発明の課題
本発明の課題１は、上記の形式のコスト増加を回避し、
そノ１．に代わって冒頭で述べた形式のコー ド変換の
ための別０）方法および回路装置を提供することである
。
そノ１．に代わって冒頭で述べた形式のコー ド変換の
ための別０）方法および回路装置を提供することである
。
本発明は、ｍ桁カコード語を有するコードのコード語を
、同Ｕ＜ｍ桁のコード語を有する別０）コードの相応の
コード語にコード変換するだめの方法に関する。この方
法は本発明によれば次のような特徴を有する。ν［Ｊち
コー ド変換すべきコード語の個々のビットを、こいコ
ード語の、ｍ桁のシフトレジスタへの直列入力の間寸た
はそこからの直列出力の間、レジスタ段からレジスタ段
へそｉＬそれ転送回路を介して一方のコードのコード変
換すべきコード語および他方のコードの相応のコード語
の個々のビットの一致または不一致に応して、通過する
ビットが、このビットの、／７トレシスタ内の位置が両
コード語内の一致しないビットの位置に相応するレジス
タ段の前、後でそれぞれ、否定されるよう（て、否定さ
れずにまたは否定されて転送する。
、同Ｕ＜ｍ桁のコード語を有する別０）コードの相応の
コード語にコード変換するだめの方法に関する。この方
法は本発明によれば次のような特徴を有する。ν［Ｊち
コー ド変換すべきコード語の個々のビットを、こいコ
ード語の、ｍ桁のシフトレジスタへの直列入力の間寸た
はそこからの直列出力の間、レジスタ段からレジスタ段
へそｉＬそれ転送回路を介して一方のコードのコード変
換すべきコード語および他方のコードの相応のコード語
の個々のビットの一致または不一致に応して、通過する
ビットが、このビットの、／７トレシスタ内の位置が両
コード語内の一致しないビットの位置に相応するレジス
タ段の前、後でそれぞれ、否定されるよう（て、否定さ
れずにまたは否定されて転送する。
発明０）効果
Ａｉ則コ−ド語からμ法則コード語ヘノコード変換およ
びその逆（（拘束されず、ビット伝送速度を変化ぜすに
行なわれる別のコード変換、例えはへ法則１てよるコル
ディングの経過中必要である、１つおきのビットの反転
においてまたは所謂スクランブルにおいても使用するこ
とができる本発明によれば、次のことが可能である。
びその逆（（拘束されず、ビット伝送速度を変化ぜすに
行なわれる別のコード変換、例えはへ法則１てよるコル
ディングの経過中必要である、１つおきのビットの反転
においてまたは所謂スクランブルにおいても使用するこ
とができる本発明によれば、次のことが可能である。
１ｉ’ｌ］もビット伝送速度を変えずに行なわれるコー
ド変換を非常に僅かな回路技術コストによって、殊に本
発明の実施例において例えば伝送路の始寸りまたは終わ
りにおいて例えば一時記憶のためおよび／または並列／
直列変換ないし直列／並列変換のために、既存のシフト
レジスタに単に適切な転送回路を付加しさえすれはよく
かつそれから本発明のコード変換に対して一緒に使用す
ることができるようにすれは、可能である。
ド変換を非常に僅かな回路技術コストによって、殊に本
発明の実施例において例えば伝送路の始寸りまたは終わ
りにおいて例えば一時記憶のためおよび／または並列／
直列変換ないし直列／並列変換のために、既存のシフト
レジスタに単に適切な転送回路を付加しさえすれはよく
かつそれから本発明のコード変換に対して一緒に使用す
ることができるようにすれは、可能である。
その際通信において直列に送はおよび受信し、送受信の
ために同一のシフトレジスタを使用スる装置を、シフト
レジスタ段に所属の転送回路を固唾２重に利用すること
ができる。
ために同一のシフトレジスタを使用スる装置を、シフト
レジスタ段に所属の転送回路を固唾２重に利用すること
ができる。
実施例の説明
次に本発明を図示の実施例につき図面を用いて詳ｉ？ｌ
ｌＩ ＩＣ説明する。
ｌＩ ＩＣ説明する。
第１図に（ｄ、本発明の理解いために必要な範囲におい
て、ｍ桁のコード語を有するコードのコード語から同Ｕ
＜ｍ桁のコード語を有する別”（〕）コードの相応のコ
ード語に本発明によりコード変換するだめの回路装置の
１実施例かゾロツク図にて略示されている。この回路装
置しておいて、それぞれセット入力側］Ｄおよびリセッ
ト入力１ｕｌｌ Ｄ並Ｏ・に出力側ＩＱの他に相補出力
側石を有する／フトレジスタ段ＲｍＳ、、 −＝ 、
ＲｊＳ 、 ＲｉＳ 。
て、ｍ桁のコード語を有するコードのコード語から同Ｕ
＜ｍ桁のコード語を有する別”（〕）コードの相応のコ
ード語に本発明によりコード変換するだめの回路装置の
１実施例かゾロツク図にて略示されている。この回路装
置しておいて、それぞれセット入力側］Ｄおよびリセッ
ト入力１ｕｌｌ Ｄ並Ｏ・に出力側ＩＱの他に相補出力
側石を有する／フトレジスタ段ＲｍＳ、、 −＝ 、
ＲｊＳ 、 ＲｉＳ 。
・、 Ｐ、］、Ｓから成るｍ桁のシフトレジスタが設
けられている。各１／ジスタ段の前および後には、転送
回路ｅＷｎ＋ 、 ｍＷｍ −１、・、 ＪＷｉ
、 ・−・、 ２Ｗ１、ＩＷａが設けられている。そ
の際転送回路ｅＷｍの制ｅＩＩ入力側ｅｕｍに加わる制
御ビットに応じて、シフトレジスタの入力９ｔｔｌ ｅ
は１／ジスタ段ＲＩＴＩＳのセット入力側りまたはリセ
ット入力側石に接続されかつシフトレジスタの相補入力
側石はレジスタ段１−ｔｍｓのリセット入力側石または
セット入力側１〕に接続される。後続の転送回路・・・
。
けられている。各１／ジスタ段の前および後には、転送
回路ｅＷｎ＋ 、 ｍＷｍ −１、・、 ＪＷｉ
、 ・−・、 ２Ｗ１、ＩＷａが設けられている。そ
の際転送回路ｅＷｍの制ｅＩＩ入力側ｅｕｍに加わる制
御ビットに応じて、シフトレジスタの入力９ｔｔｌ ｅ
は１／ジスタ段ＲＩＴＩＳのセット入力側りまたはリセ
ット入力側石に接続されかつシフトレジスタの相補入力
側石はレジスタ段１−ｔｍｓのリセット入力側石または
セット入力側１〕に接続される。後続の転送回路・・・
。
ｊＷｉ、 ・に加わる制御ビットに応じてそれぞれ、
そｈ −ｔ’ ；ｈ先行のレジスタ段の出力側はそれぞ
れ後続のレジスタ段のセット入力側捷たはりセット入力
側に接続されかつそれぞれ先行のレジスタ段の相補出力
側は、それぞれ後続のレジスタ段のリセット入力側まだ
はセット入力側に接続される。従って例えは転送回路ｊ
Ｗｉの制御人力１ｕｌｌ 、）ｕｉ ′ＶＣ加わる制御
ＪＩビットに応じて先行するレジスタ段ＲＪＳの出力側
は、後続のレジスタ段Ｒｉｓのセット入力側りまだＯま
リセット入力側石に接続されかつレジスタ段ＲｊＳの相
補出力側石は、レジスタ段ＲｉＳのリセット入力側石ま
たはセット入力（１ｔ！Ｉ ］）に接続される。最（１
＋Ｃ転送回路１、Ｗａのｆｌｌｌ 動入力側１ｕａＫ加
わる制御ビットに応して、レジスタ段ＲＩＳの出力側Ｑ
はシフトレジスタの出力側ａまたは相袖出力仰１；に接
続されかつレジスタ段ＲＩＳの相補出力側石は、シフト
レジスタの相補出力測子または出力側ａに接続される。
そｈ −ｔ’ ；ｈ先行のレジスタ段の出力側はそれぞ
れ後続のレジスタ段のセット入力側捷たはりセット入力
側に接続されかつそれぞれ先行のレジスタ段の相補出力
側は、それぞれ後続のレジスタ段のリセット入力側まだ
はセット入力側に接続される。従って例えは転送回路ｊ
Ｗｉの制御人力１ｕｌｌ 、）ｕｉ ′ＶＣ加わる制御
ＪＩビットに応じて先行するレジスタ段ＲＪＳの出力側
は、後続のレジスタ段Ｒｉｓのセット入力側りまだＯま
リセット入力側石に接続されかつレジスタ段ＲｊＳの相
補出力側石は、レジスタ段ＲｉＳのリセット入力側石ま
たはセット入力（１ｔ！Ｉ ］）に接続される。最（１
＋Ｃ転送回路１、Ｗａのｆｌｌｌ 動入力側１ｕａＫ加
わる制御ビットに応して、レジスタ段ＲＩＳの出力側Ｑ
はシフトレジスタの出力側ａまたは相袖出力仰１；に接
続されかつレジスタ段ＲＩＳの相補出力側石は、シフト
レジスタの相補出力測子または出力側ａに接続される。
ところでコード変換すべさｍビットコード語のビットの
否定、従ってそのコード語のコード変換：・ま、次のよ
うに行なわれる。即ちコード変換すべきコード語の直列
入力の際、シフトレジスタｉＣおけるその位置がコード
語における当該ビットノ位置に相応するそのレジスタ段
の前および後ＩＣおいて、その制御入力側に相応の制御
ビットが印加される当該の転送回路の切換によって、コ
ード語のその都度通過するビットが否定されるようＫで
ある。その際実際に否定されるビットは、丁度−回否定
され（ないし奇数回の否定）、一方否定されるべきでな
い各ビットは否定されないか２回（ないし偶数回）否定
され、従って結果的には変化しない。コード変換すべき
コード語の最後のビットがソフトレジスタＲｍＳ、 −
、Ｒ３Ｓ、 ＲｉＳ、 −、ＲＩＳに入力される−や
否や、シフトレジスタにおいてコード変換すべきコード
語に代わって既にコード変換されだコード語が生じる。
否定、従ってそのコード語のコード変換：・ま、次のよ
うに行なわれる。即ちコード変換すべきコード語の直列
入力の際、シフトレジスタｉＣおけるその位置がコード
語における当該ビットノ位置に相応するそのレジスタ段
の前および後ＩＣおいて、その制御入力側に相応の制御
ビットが印加される当該の転送回路の切換によって、コ
ード語のその都度通過するビットが否定されるようＫで
ある。その際実際に否定されるビットは、丁度−回否定
され（ないし奇数回の否定）、一方否定されるべきでな
い各ビットは否定されないか２回（ないし偶数回）否定
され、従って結果的には変化しない。コード変換すべき
コード語の最後のビットがソフトレジスタＲｍＳ、 −
、Ｒ３Ｓ、 ＲｉＳ、 −、ＲＩＳに入力される−や
否や、シフトレジスタにおいてコード変換すべきコード
語に代わって既にコード変換されだコード語が生じる。
それからこのコード語は例えは並列または−それ以上線
路交差のない、従って否定作用のない転送回路では一直
列（Ｃも送出することかで゛きる。
路交差のない、従って否定作用のない転送回路では一直
列（Ｃも送出することかで゛きる。
これに対して択一的に、コード変換すべきコード語を並
グ１］または線路交差がなく、従って否定作用のない転
送回路において、直列１ｃ、シフトレジスタＲｍＳ、
・・・、 ＲｊＳ、 Ｒｉｂ、 −、ＲＩＳに入力
しかつ次のようＫ して、直列のコード語出カニおいて
ようやくコード変換を行なうようにすることもできる。
グ１］または線路交差がなく、従って否定作用のない転
送回路において、直列１ｃ、シフトレジスタＲｍＳ、
・・・、 ＲｊＳ、 Ｒｉｂ、 −、ＲＩＳに入力
しかつ次のようＫ して、直列のコード語出カニおいて
ようやくコード変換を行なうようにすることもできる。
即ちコード語送出の際転送回路の相応の切換によって、
この場合も一方のコードのコード変換するべきコード語
の個別ビットと他方のコードの相応のコード語の個別ビ
ットの一致ないし不一致に応じて、通過するビットが、
シフトレジスタ内の位置が２つのコード胎内の一致しな
いビットの位置に相応するそのレジスタ段の前および後
でそれぞれ否定されるように、否定されなかったり否定
されたりしで転送されるように作用するようにするので
ある。
この場合も一方のコードのコード変換するべきコード語
の個別ビットと他方のコードの相応のコード語の個別ビ
ットの一致ないし不一致に応じて、通過するビットが、
シフトレジスタ内の位置が２つのコード胎内の一致しな
いビットの位置に相応するそのレジスタ段の前および後
でそれぞれ否定されるように、否定されなかったり否定
されたりしで転送されるように作用するようにするので
ある。
転送回路はそれぞれ、第２図の比較的詳細な回路図から
明らかであるように、ＭＯｓトランジスタを有する４つ
のトランジスタ１，２，３゜４から成るＸ回路によって
形成することができ、その際そノｔそれ、Ｘ回路の別個
の入力端子および別個の出力端子に接続された２つのト
ランジスタスイッチνてそれぞれ、その都度の制御ビッ
トが印加さ、ＦＬ、それぞれ別の２つのトランジスタス
イッチに否定された制御ビットが印加される。更に第２
図（では、いわば２つの、交差せずに導通切換するトラ
ンジスタスイッチ１および２の制御電極が否定素子ＮＯ
Ｔを介してそれぞれＩ７）、当該の制御ビットを導く制
御線に接続されており、一方２つのそれぞれいわば交差
状に導通切換するトランジスタスイッチ３および４の制
御電極は直接当該の制御ビットを導くそれぞれの制御線
に接続されていることかわかる。
明らかであるように、ＭＯｓトランジスタを有する４つ
のトランジスタ１，２，３゜４から成るＸ回路によって
形成することができ、その際そノｔそれ、Ｘ回路の別個
の入力端子および別個の出力端子に接続された２つのト
ランジスタスイッチνてそれぞれ、その都度の制御ビッ
トが印加さ、ＦＬ、それぞれ別の２つのトランジスタス
イッチに否定された制御ビットが印加される。更に第２
図（では、いわば２つの、交差せずに導通切換するトラ
ンジスタスイッチ１および２の制御電極が否定素子ＮＯ
Ｔを介してそれぞれＩ７）、当該の制御ビットを導く制
御線に接続されており、一方２つのそれぞれいわば交差
状に導通切換するトランジスタスイッチ３および４の制
御電極は直接当該の制御ビットを導くそれぞれの制御線
に接続されていることかわかる。
第２図の回路装置において、コード変換ヲ制御する、制
御バイトの形式の制御情報が並列表示において制御線に
印加され、その際個々の制御ビットは制御情報レジスタ
Ｕｍ 、・・・＋Ｕｊ、ＴＪｉ・・、Ｕ、１４）個別セ
ルから送出される。その際相応の制御バイトの書込みに
よって、一方のコードの丁ｎ桁のコード語の、他方のコ
ードの相応０１０桁のコードへのその都度任意のコード
変換を行なうことができる。
御バイトの形式の制御情報が並列表示において制御線に
印加され、その際個々の制御ビットは制御情報レジスタ
Ｕｍ 、・・・＋Ｕｊ、ＴＪｉ・・、Ｕ、１４）個別セ
ルから送出される。その際相応の制御バイトの書込みに
よって、一方のコードの丁ｎ桁のコード語の、他方のコ
ードの相応０１０桁のコードへのその都度任意のコード
変換を行なうことができる。
しかしこね、に対する択一的選択として一図には示され
ていないが−ごく僅かな制御ビット線を、シフトレジス
タＲｍＳ 、 −、ＲＪＳ 、 ＲｉＳ 、 −。
ていないが−ごく僅かな制御ビット線を、シフトレジス
タＲｍＳ 、 −、ＲＪＳ 、 ＲｉＳ 、 −。
ＲＩＳの内容のシフトの際所望のコード変換が行なわれ
るよう１ｃそれぞれ直接または否定素子を介シて個別転
送回路のトランジスタスイッチの制御電極に接続するこ
とも可能である。
るよう１ｃそれぞれ直接または否定素子を介シて個別転
送回路のトランジスタスイッチの制御電極に接続するこ
とも可能である。
第２図かられかるよう（Ｃ１制御情報は制御バイトの形
式で並列表示において準備されるので、同様第２図から
明らかなように、隣接するシフトレジスタ段の間の２重
否定に対する手間を次のようにして回避することもでき
る。即ち２つのレジスタ段、例えはレジスタ段ＲｐＳお
よびＲ１Ｓとの間にある転送回路、例えば転送回路ＪＷ
ｉの制御ビットを導く制御線ｊｕｉを排他的ＯＲ素子Ｅ
ＸＯＲの出力線とし、この排他的ＯＲ素子の２つの入力
側に、制御バイト内の位置がシフトレジスタ内の２つの
レジスタ段（ＲＪｓおよびＲｉｓ ）の位置に相応する
２つの制御ビラトラ印加するので゛ある。
式で並列表示において準備されるので、同様第２図から
明らかなように、隣接するシフトレジスタ段の間の２重
否定に対する手間を次のようにして回避することもでき
る。即ち２つのレジスタ段、例えはレジスタ段ＲｐＳお
よびＲ１Ｓとの間にある転送回路、例えば転送回路ＪＷ
ｉの制御ビットを導く制御線ｊｕｉを排他的ＯＲ素子Ｅ
ＸＯＲの出力線とし、この排他的ＯＲ素子の２つの入力
側に、制御バイト内の位置がシフトレジスタ内の２つの
レジスタ段（ＲＪｓおよびＲｉｓ ）の位置に相応する
２つの制御ビラトラ印加するので゛ある。
ところで例えばＡ法則／μ法則−コード変換の場合（Ｃ
おけるよう１τ、各コード語の、それぞれ第１のビット
を除いたすべてのビットが否定されるへきであれば、そ
のときコード変換されるコード語の、シフトレジスタＲ
ｍＳ 、 ・、ＲｊＳ。
おけるよう１τ、各コード語の、それぞれ第１のビット
を除いたすべてのビットが否定されるへきであれば、そ
のときコード変換されるコード語の、シフトレジスタＲ
ｍＳ 、 ・、ＲｊＳ。
Ｒｉｓ 、 −、ＲＩＳに対する直列入力または出力の
際すべての制御情報セルＵｍ 、・・、Ｕｊ、Ｕｉ・・
１でよって一制御ビット′°０”°を準備する制御情報
セルＵｌを除いて一制御ビット°°１′が準備される。
際すべての制御情報セルＵｍ 、・・、Ｕｊ、Ｕｉ・・
１でよって一制御ビット′°０”°を準備する制御情報
セルＵｌを除いて一制御ビット°°１′が準備される。
制御ビットは、排他的ＯＲ素子ＥＸＯＲにおいて一対っ
＼論理結合されるので、その結果その制御線が排他的Ｏ
Ｒ素子ＥＸＯＲに接続された転送回路ｍＷｍ −１、＝
−、ｊＷｉ 、 ・、 ２Ｗ１において、転送回路２
Ｗｌのみの交差状の導通切換作用するトランジスタスイ
ッチ３および４が導通状態に制従１され、一方その他の
転送回路ｍＷｍ −１、・・・、ｊＷｉ、・・・におい
てはトランジスタスイッチ３および４は遮断状態にとゾ
まりかつそこのトランジスタスイッチ１および２はそれ
ぞれ交差Ｉ７ない導通切換作用をする二更に制御情報セ
ルＵｍから送出される制御ビット°”１′。
＼論理結合されるので、その結果その制御線が排他的Ｏ
Ｒ素子ＥＸＯＲに接続された転送回路ｍＷｍ −１、＝
−、ｊＷｉ 、 ・、 ２Ｗ１において、転送回路２
Ｗｌのみの交差状の導通切換作用するトランジスタスイ
ッチ３および４が導通状態に制従１され、一方その他の
転送回路ｍＷｍ −１、・・・、ｊＷｉ、・・・におい
てはトランジスタスイッチ３および４は遮断状態にとゾ
まりかつそこのトランジスタスイッチ１および２はそれ
ぞれ交差Ｉ７ない導通切換作用をする二更に制御情報セ
ルＵｍから送出される制御ビット°”１′。
によって転送回路ｅＷｍにおいて交差状の導通切換作用
をするトランジスタスイッチ３ち・よひ４ば、導）ｍ状
態に制御される。即ち制御情報セルＵ］から送出される
制簡ｌピッド０パは最後には転送回路Ｉ Ｗａにおいて
交差されない導通切換作用をするトランジスタスイッチ
１および２を導通状態に保持する。これにより、入力端
子ｅおよび石を介して直列にシフトレジスタＲｒｎＳ。
をするトランジスタスイッチ３ち・よひ４ば、導）ｍ状
態に制御される。即ち制御情報セルＵ］から送出される
制簡ｌピッド０パは最後には転送回路Ｉ Ｗａにおいて
交差されない導通切換作用をするトランジスタスイッチ
１および２を導通状態に保持する。これにより、入力端
子ｅおよび石を介して直列にシフトレジスタＲｒｎＳ。
・・・、 ＲｊＳ、 Ｒｉｂ、、・・・、 ＲＩ
Ｓに入力されるコード語”）ｔべてのビットのうち単に
、シフトレジスタ段ＲＩＳまで通過した第１のビットの
みが２度、即ち転送回路ｅＷｍおよび２ Ｗｌにおいて
否定され、一方後続のビットは１回だけ、即ち転送回路
ａＷｍ Ｉｃおいてしか否定されないようになる。
Ｓに入力されるコード語”）ｔべてのビットのうち単に
、シフトレジスタ段ＲＩＳまで通過した第１のビットの
みが２度、即ち転送回路ｅＷｍおよび２ Ｗｌにおいて
否定され、一方後続のビットは１回だけ、即ち転送回路
ａＷｍ Ｉｃおいてしか否定されないようになる。
こいようにしてそれからコード変換するべきコード語が
、７フトレジスタへ完全に直列人力し終っり？ｌｋその
ソフトレジスタにおいてまさにコード変換さ、Ｉ″Ｌ；
ｔコード語が生じ、それはそれから並列（〆こまたは−
それ以上否定されることなく−直列にも、シフトレジス
タから読出ずことがて゛きる。
、７フトレジスタへ完全に直列人力し終っり？ｌｋその
ソフトレジスタにおいてまさにコード変換さ、Ｉ″Ｌ；
ｔコード語が生じ、それはそれから並列（〆こまたは−
それ以上否定されることなく−直列にも、シフトレジス
タから読出ずことがて゛きる。
第１ジは、本発明のコード変換回路装置の実施例のブロ
ック図て′あり、第２図は、この種の回路装置の回路を
一部詳しく示すブロック図である。 ＲＴＩＳ 、 ・・・、 ｒ（ｊＳ、 ＲｉＳ、・
・・、 ＲＩＳ・・レジスタ段、ｅＷｍ、 ｎ＋１
１ｍ −１、・−、ｊＷｉ 、 ・・・、 ２Ｗｌ、
１■７６ 、転送回路、ｅｕｆｆｌ、 ・＋、
ｊｕｉ、 ・−・、 ＩＷａ＝制徊１入力端（ない
し制ｆｆ１ｔ線）、ｅ レジスタの入力側１石・レジス
タの相補入力側、ａ・・レジスタの出力１ｆｔｌｌ 、
ａ・・レジスタの相補出力１１１［、Ｕｍ 、 −、
Ｕｊ 、 Ｕｉ 、 ・・・、 Ｕｌ ・＝制御情報
１／ジスタ（ないし制御情報セル）、ＮＯＴ・・・否定
素子、ＥＸＯＲ・・・排他的０ 、Ｒ素子、
ック図て′あり、第２図は、この種の回路装置の回路を
一部詳しく示すブロック図である。 ＲＴＩＳ 、 ・・・、 ｒ（ｊＳ、 ＲｉＳ、・
・・、 ＲＩＳ・・レジスタ段、ｅＷｍ、 ｎ＋１
１ｍ −１、・−、ｊＷｉ 、 ・・・、 ２Ｗｌ、
１■７６ 、転送回路、ｅｕｆｆｌ、 ・＋、
ｊｕｉ、 ・−・、 ＩＷａ＝制徊１入力端（ない
し制ｆｆ１ｔ線）、ｅ レジスタの入力側１石・レジス
タの相補入力側、ａ・・レジスタの出力１ｆｔｌｌ 、
ａ・・レジスタの相補出力１１１［、Ｕｍ 、 −、
Ｕｊ 、 Ｕｉ 、 ・・・、 Ｕｌ ・＝制御情報
１／ジスタ（ないし制御情報セル）、ＮＯＴ・・・否定
素子、ＥＸＯＲ・・・排他的０ 、Ｒ素子、
Claims (1)
- 【特許請求の範囲】 １、ｍ桁のコード語を有するコードから同じくｍ桁のコ
ード語を有する別のコードの相応のコード語へコード変
換するだめの方法において、コード変換スべきコー ド
語の個々のビットを、該コード語の、ｍ桁のシフトレジ
スタへの直列入力の間捷だはそこからの直列出力の間、
レジスタ段からレジスタ段へそれぞれ転送回路を介して
一方のコードのコード変換すべきコード語および他方の
コードの相応のコード語の個々のビットの一致または不
一致に応して、通過するビットが、該ビットの、シフト
レジスタ内の位置が両コード語内の一致しないビットの
位置に相応するレジスタ段の前、後でそれぞれ、否定さ
れるように、否定されずにまたは否定されて転送するこ
とを特徴とするコード語のコード変換方法。 ２、そ几それ１つのセット入力側（Ｄ）およびリセット
入力側（′ｉ５）並びに出力側（Ｑ）および相補出力側
（テ）を有するレジスタ段（ＲｍＳ、 ＝・、 Ｒｊ
Ｓ、 Ｒｉｂ、 −＝、 ＲＩＳ ）と該レジスタ
段（ＲｍＳ、 −、ＲｊＳ、 Ｒｉｂ、 ・・、 ＲＩ
Ｓ ）の前後に設けられた転送回路（ｅＷｍ、・・・、
ＪＷｉ、・・・、ＸＷａ）とによって構成された、帰還
結合されていないシフトレジスタを具備し、前記転送回
路（ｅＷｍ、 ・・−、ｊＷｉ 、 ・−・、 ｌＷ
ａ ）に加わ色制御情報に応じてそれぞれ先行のレジス
タ段（ａＪｓ ； ＲＩＳ ）の出力側（Ｑ）ないしシ
フ１タジスタの入力側（ｅ）がそれぞれ後続のレジスタ
段（ＲｉＳ ； ＲｍＳ ）のセット入力側（Ｄ）まだ
はリセット入力側（石）ないしシフトレジスタの出力側
（ａ）または相補出力側（ａ）に接続されかつそれぞれ
、先行のレジスタ段（ＲＪｓ ； ＲＩＳ ）の相補出
力側（関）ないしシフトレジスタの相補入力側（習）は
それぞれ後続のレジスタ段（ＲｉＳ ； ＲｍＳ）のリ
セット入力側（６）またはセット入力ｌｌ１ｌｌ（１つ
）ないしシフトレジスタの相補出力側（ａ、、）まだは
出力側（、、ａ ） Ｋ接続されること、を特徴とする
コード語のコード変換回路装置。 ６、 シフトレジスタ内の位置が、２つのコード語内の
一致しないビットの断続のない列の最後のビットの位置
に相応する少なくとも最後、のレジスタ段（ＲｍＳ ）
のセット入力側（Ｄ）に、先行のレジスタ段の相、補出
力１１１１１１（、、、、、、Ｑ））ないし帰還結合さ
れていない／フトレジスタの相補入力側（石）に接続さ
れかつ前記最後のレジスタ段（ＲＪｎＳ）のリセット入
力側（５）に先行のレジスタ段の出力側（Ｑ）ないし帰
還結合されていないシフトレジスタの入７Ｊ ｌ１ｌ（
ｅ）が接続されかつ同時Ｃでシフトレジスタ段内の位置
が２つカコード語内の一致シナイビットの断続σ）ない
列の第１ビツトの位置に相応する、少なく履も最前のレ
ジろ夕段の出力側（Ｑ）か、後続のレジスタ段（ＲＩＳ
）のリセット入力側（Ｔ５）ないし帰還結合されてい
ないシフトレジスタの相補出力側（ａ）に接続され、か
つ前記最前のレジスタ段（、ＲＩＳ）の相補出力側（伺
）は後続のレジスタ段（ＲＩＳ５のセット入力側（Ｄ）
ないし帰還結合されていないシフトレジスタの出力側（
ａ）に接続される特許請求の範囲第２項記載のコード語
のコード変換回路装置。 ４、 転送回路（ｊＷｉ ）はそれぞれ、４つのトラン
ジスタスイッチ（１，２，３，４）を有するＸ回路によ
って形成されており、該Ｘ回路においてそれぞれ、Ｘ回
路の別個の入力端子および別個の出力端子に接続された
２つのトランジスタスイッチにはその都度の制御ビット
が印加され、まだそれ・それ別の２つのトランジスタス
イッチには否定された制御ビットが印加される特許請求
の範囲第２項または第６項記載のコード語のコード変換
回路装置。 ５．２ツのレジスタ段（ＲｊＳ 、 ＲｉＳ ）の間
にある転送回路（ｊＷｉ ）の制御ビットを導く線は、
排他的ＯＲ素子の出力線であり、該排他的ＯＲ素子の２
つの入力側には、制御情報内の位置力、シフトレジスタ
内の２つのレジスタ段（ＲｊＳ、 ＲｉＳ ）の位置
に相応する２つの制御ビットが印加される特許請求の範
囲第４項記載のコード語のコード変換回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823232548 DE3232548A1 (de) | 1982-09-01 | 1982-09-01 | Verfahren und schaltungsanordnung zur umcodierung von codewoertern |
| DE32325487 | 1982-09-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963823A true JPS5963823A (ja) | 1984-04-11 |
Family
ID=6172248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153365A Pending JPS5963823A (ja) | 1982-09-01 | 1983-08-24 | コ−ド語のコ−ド変換方法および回路装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4547765A (ja) |
| EP (1) | EP0104443B1 (ja) |
| JP (1) | JPS5963823A (ja) |
| AT (1) | ATE19568T1 (ja) |
| DE (2) | DE3232548A1 (ja) |
| LU (1) | LU84836A1 (ja) |
| SU (1) | SU1605935A3 (ja) |
| ZA (1) | ZA836447B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123359A (ja) * | 1984-11-20 | 1986-06-11 | Brother Ind Ltd | 光学読取装置 |
| AU622147B2 (en) * | 1988-02-23 | 1992-04-02 | Geon Company, The | Rigid thermoplastic compositions capable of forming articles with matte surface |
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Family Cites Families (8)
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-
1982
- 1982-09-01 DE DE19823232548 patent/DE3232548A1/de not_active Withdrawn
-
1983
- 1983-05-31 LU LU84836A patent/LU84836A1/de unknown
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- 1983-08-24 JP JP58153365A patent/JPS5963823A/ja active Pending
- 1983-08-24 AT AT83108343T patent/ATE19568T1/de not_active IP Right Cessation
- 1983-08-24 DE DE8383108343T patent/DE3363279D1/de not_active Expired
- 1983-08-24 EP EP83108343A patent/EP0104443B1/de not_active Expired
- 1983-08-31 ZA ZA836447A patent/ZA836447B/xx unknown
- 1983-08-31 US US06/527,988 patent/US4547765A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336309A (en) * | 1976-09-14 | 1978-04-04 | Masami Honma | Three dimensional transfer machine for tapered vessel |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104443A1 (de) | 1984-04-04 |
| DE3232548A1 (de) | 1984-03-01 |
| ATE19568T1 (de) | 1986-05-15 |
| ZA836447B (en) | 1984-04-25 |
| DE3363279D1 (en) | 1986-06-05 |
| US4547765A (en) | 1985-10-15 |
| SU1605935A3 (ru) | 1990-11-07 |
| LU84836A1 (de) | 1983-11-17 |
| EP0104443B1 (de) | 1986-04-30 |
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