JPS5962218A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS5962218A JPS5962218A JP17086582A JP17086582A JPS5962218A JP S5962218 A JPS5962218 A JP S5962218A JP 17086582 A JP17086582 A JP 17086582A JP 17086582 A JP17086582 A JP 17086582A JP S5962218 A JPS5962218 A JP S5962218A
- Authority
- JP
- Japan
- Prior art keywords
- analog switch
- output
- circuit
- input
- inverting input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｄ／Δ（ディジタル／アナし７グ）変換回
路に関する。
路に関する。
荷重電流方式等のＤ／Ａ変換器においては、その消費電
流が比較的大きいので、例えばＣＭＯＳ（相補型金属絶
縁物半導体）集積回路に内蔵するには問題がある。
流が比較的大きいので、例えばＣＭＯＳ（相補型金属絶
縁物半導体）集積回路に内蔵するには問題がある。
この発明の目的は、低消費電力化を実現したＴ〕／Ａ変
換器を提供することにある。
換器を提供することにある。
この発明の他の目的は、ＣＭＯ３集積回路に適したＤ／
Ａ変換器を提供することにある。
Ａ変換器を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともにｄ′ト細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
この実施回路は、特に制限されないが、公知のＣＭＯ３
ｆｉ積回路技術により１個のシリコンのような半導体基
板上において形成される。
ｆｉ積回路技術により１個のシリコンのような半導体基
板上において形成される。
ｌｊ目？δ記すΔ０〜Δｎで示され“Ｃいるのは、Ｃｉ
す算増幅回路であり、その反転入力（−）と出力との間
には、それぞれキャパシタＣが接続されている。
す算増幅回路であり、その反転入力（−）と出力との間
には、それぞれキャパシタＣが接続されている。
回路記号ＳＷＯ１＝ＳＷｎ １及び５ＷＩ２−５Ｗｎ２
で示されているのは、切り替えアナログスイッチである
。また、回路記号５ＷＯ３〜Ｓ Ｗ ｎ３及びＳ Ｗ
４ Ｄで示されているのは、開閉アナログスイッチであ
る。
で示されているのは、切り替えアナログスイッチである
。また、回路記号５ＷＯ３〜Ｓ Ｗ ｎ３及びＳ Ｗ
４ Ｄで示されているのは、開閉アナログスイッチであ
る。
上記切り替えアナログスイッチ５ＷＯＩ〜５Ｗｎｌは、
各演算増幅回路ＡＯ−，Ａｎの反転入力（−）をその非
反転入力（＋）又はその入力端子にそれぞれ切り替えて
接続する。
各演算増幅回路ＡＯ−，Ａｎの反転入力（−）をその非
反転入力（＋）又はその入力端子にそれぞれ切り替えて
接続する。
上記各入力端子には、それぞれ上記キャパシタＣとの関
連において入力ディジタル信号の重み付けに対応した容
量比に設定された人力キャパシタ２０Ｃ〜２”Ｃの一端
が接続される。
連において入力ディジタル信号の重み付けに対応した容
量比に設定された人力キャパシタ２０Ｃ〜２”Ｃの一端
が接続される。
上記切り替えアナログスイッチ５Ｗ１２〜５Ｗｎ２は、
上記入力キャパシタ２１Ｃ〜２１１Ｃの他端を上記演算
増幅器Ａ１〜Ａｎの非反転入力（＋）又は回路の接地電
位にそれぞれ切り替えて接続する。
上記入力キャパシタ２１Ｃ〜２１１Ｃの他端を上記演算
増幅器Ａ１〜Ａｎの非反転入力（＋）又は回路の接地電
位にそれぞれ切り替えて接続する。
なお、最下位桁の演算増幅回路ＡＯについては、回路の
簡素化のために上記アナログスイッチが省略され、その
入力キャパシタ２０Ｃの他端は、直接接地電位が与えら
れおり、その非反転入力も同様に接地電位が与えられて
いる。
簡素化のために上記アナログスイッチが省略され、その
入力キャパシタ２０Ｃの他端は、直接接地電位が与えら
れおり、その非反転入力も同様に接地電位が与えられて
いる。
また、」二記各入力端子と基準電圧Ｖｒｅｆ との間に
は開閉アナログスイッチ５Ｗ０３〜５Ｗｎ３がそれぞれ
設けられている。
は開閉アナログスイッチ５Ｗ０３〜５Ｗｎ３がそれぞれ
設けられている。
上記構成の７Ｊｉｌ′Ｍ、増幅回路ＡＯ〜Ａｎは、最下
位桁の演算増幅回路ＡＯの出力を久の桁の演算増幅回路
へｌの非反転入力（＋）接続する。この様に最下位桁か
ら順に各演算増幅回路ＡＯ〜Δｎを積み上げて接続する
。
位桁の演算増幅回路ＡＯの出力を久の桁の演算増幅回路
へｌの非反転入力（＋）接続する。この様に最下位桁か
ら順に各演算増幅回路ＡＯ〜Δｎを積み上げて接続する
。
そし゛Ｃ１上記最上位桁の演算増幅回路Δｎの出力は、
開閉アナログスイッチＳＷ４を通し゛（レベル保持出力
回路とし−ｒ／７）演算増幅回路へに伝えられる。その
入力には、レベル保持用のキャパシタが設けられている
。
開閉アナログスイッチＳＷ４を通し゛（レベル保持出力
回路とし−ｒ／７）演算増幅回路へに伝えられる。その
入力には、レベル保持用のキャパシタが設けられている
。
上記各アナログスイッチＳＷは、次の回路により制御さ
れる。
れる。
八Ｎ Ｌ）ゲート回路ＧＯ〜Ｇｎの一方の入力には、・
入力ディジタル信号２°〜２Ｔｌがそれぞれ印加され、
他力の入力には、サンプリンゲタ・イミング伝号φが印
加される。また、サンプリングタイミング信号φは、上
記アナログスイッチＳＷ４の制御信号としても用いられ
る。
入力ディジタル信号２°〜２Ｔｌがそれぞれ印加され、
他力の入力には、サンプリンゲタ・イミング伝号φが印
加される。また、サンプリングタイミング信号φは、上
記アナログスイッチＳＷ４の制御信号としても用いられ
る。
上記各ゲート回路の出力は、対応する桁のアナログスイ
ッチの制御信号として用いられる。すなわち、ゲート回
路ＧＯの出力はアナし１グスイノチＳＷ、ＯＩ、ＳＷＯ
３の制御信号とされ、ゲート回路Ｇ１の出力はアナログ
スイッチ５Ｗ１１．５Ｗ１２．５Ｗ１３の制御信号とさ
れ、ゲートＧｎの出力は°ｒナログスイッヂ５Ｗｎｌ、
５Ｗｎ２．５Ｗｎ３の制御信号とされる。
ッチの制御信号として用いられる。すなわち、ゲート回
路ＧＯの出力はアナし１グスイノチＳＷ、ＯＩ、ＳＷＯ
３の制御信号とされ、ゲート回路Ｇ１の出力はアナログ
スイッチ５Ｗ１１．５Ｗ１２．５Ｗ１３の制御信号とさ
れ、ゲートＧｎの出力は°ｒナログスイッヂ５Ｗｎｌ、
５Ｗｎ２．５Ｗｎ３の制御信号とされる。
第２図には、上記切り替えアナログスイッチ５ＷＯＩの
具体的回路が代表として示されている。
具体的回路が代表として示されている。
ｎチャンネルＭＯ３ＦＥＴＱＩ （Ｑ３）とｐチャン
ネルＭＯ３ＦＥＴＱ２ （Ｑ４）とが並列形感とされ１
つの開閉路を構成する。上記ＭＯＳＦＥＴ対の一端を接
続して共通端子Ｃとする。一方のＭ ＯＳ Ｆ Ｅ Ｔ
対（Ｑｌ、Ｑ２）（７）他端を一方の接続端子ａとし、
他方のＭＯＳＦＥＴ対（Ｑ３．Ｑ４）の他端を他方の接
続端子すとするものである。
ネルＭＯ３ＦＥＴＱ２ （Ｑ４）とが並列形感とされ１
つの開閉路を構成する。上記ＭＯＳＦＥＴ対の一端を接
続して共通端子Ｃとする。一方のＭ ＯＳ Ｆ Ｅ Ｔ
対（Ｑｌ、Ｑ２）（７）他端を一方の接続端子ａとし、
他方のＭＯＳＦＥＴ対（Ｑ３．Ｑ４）の他端を他方の接
続端子すとするものである。
そして、インバータＩＶにより、上記ＭＯＳＦＥＴ対に
同時にオンするように、そのゲートに相７１汀制御信号
が印加される。また、２つのＭＯＳＦＥＴ対を相補的に
オン、オフさせるため、Ｍ ＯＳ ＦＥＴ列（Ｑｌ、Ｑ
２） と（Ｑ３．Ｑ、り とでは、互いに逆相の制御
信吋Ｇ Ｏが印加されるようにそのゲートが結線されて
いる。
同時にオンするように、そのゲートに相７１汀制御信号
が印加される。また、２つのＭＯＳＦＥＴ対を相補的に
オン、オフさせるため、Ｍ ＯＳ ＦＥＴ列（Ｑｌ、Ｑ
２） と（Ｑ３．Ｑ、り とでは、互いに逆相の制御
信吋Ｇ Ｏが印加されるようにそのゲートが結線されて
いる。
上記開閉“ＩすＩコグスイッチＳＷ０３等ｋｌ、上記Ｍ
ＯＳ Ｆ Ｅ Ｔ対（Ｑｌ、Ｑ２）を省略したものと
等（＋ｌＩｉであり、」二記開閉アナログスイソヂＳＷ
４は、上記Ｍ ＯＳ Ｆ Ｅ Ｔ対（Ｑ３．Ｑ４）を省
略したものと等価Ｃある。
ＯＳ Ｆ Ｅ Ｔ対（Ｑｌ、Ｑ２）を省略したものと
等（＋ｌＩｉであり、」二記開閉アナログスイソヂＳＷ
４は、上記Ｍ ＯＳ Ｆ Ｅ Ｔ対（Ｑ３．Ｑ４）を省
略したものと等価Ｃある。
次に上記実施例回路の動作を説明する。
サンプリングタイミング信号φがロウレベル（輸理０）
のとき、各ゲート回路Ｇ Ｏ＝ Ｇ ｒ＋の出力がし１
ウレベルとなるため、アナログスイッチ５Ｗ０１〜５Ｗ
ｎｌは各演算増幅回路ＡＯ〜八〇の両人力を短絡する。
のとき、各ゲート回路Ｇ Ｏ＝ Ｇ ｒ＋の出力がし１
ウレベルとなるため、アナログスイッチ５Ｗ０１〜５Ｗ
ｎｌは各演算増幅回路ＡＯ〜八〇の両人力を短絡する。
また、アナログスイッチ５Ｗ１２〜５Ｗｎ２が接地電位
側に接続されるとともに、アナログスイッチＳＷＯ３〜
５Ｗｎ３がオンするので各人力キャパシタ２０Ｃ〜２１
Ｃには、基Ｐ電圧Ｖｒｅｆによりチャージアップされる
。この時、上記アナログスイッチＳＷ４は、上記タイミ
ング信号φのロウレベルによりオフしている。
側に接続されるとともに、アナログスイッチＳＷＯ３〜
５Ｗｎ３がオンするので各人力キャパシタ２０Ｃ〜２１
Ｃには、基Ｐ電圧Ｖｒｅｆによりチャージアップされる
。この時、上記アナログスイッチＳＷ４は、上記タイミ
ング信号φのロウレベルによりオフしている。
次に、上記タイミング信号φがハイレベル（論理１）に
なると、各ゲート回路Ｇ Ｏ−Ｇ ｎの出力は、入力デ
ィジタル信号２°〜２″の論理レベルに従った信号とさ
れる。
なると、各ゲート回路Ｇ Ｏ−Ｇ ｎの出力は、入力デ
ィジタル信号２°〜２″の論理レベルに従った信号とさ
れる。
上記ゲート回路Ｇの出力がハイレベルなら、切り替えア
ナログスイッチＳＷが切り替わり、開閉アナログスイッ
チＳＷがオフとなる。また、」−記出力がロウレベルな
ら、上記の状襲のままとなる。
ナログスイッチＳＷが切り替わり、開閉アナログスイッ
チＳＷがオフとなる。また、」−記出力がロウレベルな
ら、上記の状襲のままとなる。
例えば、ゲ−１・回路Ｇｏの出力がハイレベルなら、−
ｙナログスイッチＳＷＯ１が」−記人力キャパシタ２°
Ｃに切り替えられ、アノロコグスイ・７チ５ＷＯ３がオ
フする。したがって、演算増幅回路ＡＯの出力は、基準
電圧Ｖ ｒｅｆ と等しい電圧となる。
ｙナログスイッチＳＷＯ１が」−記人力キャパシタ２°
Ｃに切り替えられ、アノロコグスイ・７チ５ＷＯ３がオ
フする。したがって、演算増幅回路ＡＯの出力は、基準
電圧Ｖ ｒｅｆ と等しい電圧となる。
また、ゲート回路Ｇ１の出力がロウレベルなら各アナロ
グスイッチＳＷがＬ記状懸のままであるので、演算増幅
回路Ａ１の両人力が短絡されてＬ）るので、その非反転
入力（＋）の電圧、言い換えれば、下位の桁の出力Ｖ
ｒｅｆをそのまま出力する。
グスイッチＳＷがＬ記状懸のままであるので、演算増幅
回路Ａ１の両人力が短絡されてＬ）るので、その非反転
入力（＋）の電圧、言い換えれば、下位の桁の出力Ｖ
ｒｅｆをそのまま出力する。
なお、ゲ−１・回路Ｇ１の出力がノ＼イレベルなら」１
記同様に演算増幅回路Ａ１の出力は、非反転入力（＋）
に対して２１×〜／ｒｅｆの電圧を形成する。
記同様に演算増幅回路Ａ１の出力は、非反転入力（＋）
に対して２１×〜／ｒｅｆの電圧を形成する。
したがって１．ｌ二連のように、下位の桁の演算増幅回
路ＡＯの出力がＶ ｒｅｆなら、上記演算増幅回１１＆
ＡＩの出力は、Ｖｒｅｆ ＋２ ＸＸ Ｖｒｅｆ とな
り、上記演算増幅回路へ〇の出力が０ボルトなら、」二
記演箕増幅回路Ａ１の出力は、２’ＸＶｒｅｆ となる
。
路ＡＯの出力がＶ ｒｅｆなら、上記演算増幅回１１＆
ＡＩの出力は、Ｖｒｅｆ ＋２ ＸＸ Ｖｒｅｆ とな
り、上記演算増幅回路へ〇の出力が０ボルトなら、」二
記演箕増幅回路Ａ１の出力は、２’ＸＶｒｅｆ となる
。
このようにして、最上位桁の演算増幅回路へ〇の出力に
は、Ｄ／ＡＩＲ換された′７ナログｆａｌ上出力が（を
られ、アナログスイッチＳ Ｗ ４を通してキ、Ｉ−パ
シタに保持されるとともにバ・ノファ出力回路としＣの
演算増幅回路Ａにより出力電圧ＶｏｏＬが形成される。
は、Ｄ／ＡＩＲ換された′７ナログｆａｌ上出力が（を
られ、アナログスイッチＳ Ｗ ４を通してキ、Ｉ−パ
シタに保持されるとともにバ・ノファ出力回路としＣの
演算増幅回路Ａにより出力電圧ＶｏｏＬが形成される。
この実施例のｌ） ／ Ａ変換器においては、キーｙ／
ぐシタへの充放電電流が消費されるものであり、演算増
幅回路は、低消費電流とすること力（できる力・ら、極
めて低消費電流とすることができる。し）こがって、Ｃ
ＭＯ３集積回路に適したものと′！ｌ−ることかできる
。
ぐシタへの充放電電流が消費されるものであり、演算増
幅回路は、低消費電流とすること力（できる力・ら、極
めて低消費電流とすることができる。し）こがって、Ｃ
ＭＯ３集積回路に適したものと′！ｌ−ることかできる
。
この発明は、前記実施例限定されｌ、ｇｊ、）。
例えば、入力キャパシタの容量値を各ｔｌｒ一定のＣに
して、帰還キャパシタをＣ／２’、Ｃ／２’・・Ｃ／２
ηのようにするものであって＜）、Ｊ： Ｌ”。
して、帰還キャパシタをＣ／２’、Ｃ／２’・・Ｃ／２
ηのようにするものであって＜）、Ｊ： Ｌ”。
また、出力回路は、上記ボルテーシフオロソ形態の演算
３（を幅回路の他、その反転入力とｌｓ ’、Ｔ）との
間にレベル保持用のキャパシタと同一の容量（＋＋Ｃの
キャパシタを設けるものであってもよむ為。
３（を幅回路の他、その反転入力とｌｓ ’、Ｔ）との
間にレベル保持用のキャパシタと同一の容量（＋＋Ｃの
キャパシタを設けるものであってもよむ為。
第１図は、この発明の一実施ぢ）１を示す回路図、第２
図は、そのアナログスイ・ノチＳＷの−・フ七施例を示
ず回路図である。 代理人弁理士 薄ｕ１ 利幸
図は、そのアナログスイ・ノチＳＷの−・フ七施例を示
ず回路図である。 代理人弁理士 薄ｕ１ 利幸
Claims (1)
- 【特許請求の範囲】 １、その反転入力と出力との間にキャパシタが設けられ
た演算増幅器と、その反転入力を非反転入力又は入力端
子に接続する第１の切り替えアナログスイッチと〜−１
＝記入力端子にその一端が接続され〜上記キードパシタ
との関連において人カデイジタル信すの重の付けに対応
した容量比に設定された入力キャパシタと、この入カキ
、トパシクの他端を上記Ｓ豚増幅器の非反転入力又は回
路の接地電位に接続する第２の切り替えアナ１コグスイ
ノヂと、上記人力キャパシタの一端に選択的に基！Ｐ電
圧を供給する第３のアナログスイッチと、ディジクル信
号を受けるケート回路と、最上位桁の一１ｘ記浪算増幅
器の出力に設けられた第４の１ナログスイノチとを含み
、その桁の演算増幅器の出力を次の桁の演算増幅器の非
反転入力に順に接続して−に記演ＷＢｉ幅器を１青み−
）−二げるとともに、サンプリングクイミンク信号によ
り」−記ゲート回路及び第４のアナログスイッチを制御
して、上記タイミング信号の一方の期間によりゲ〜１・
回路を閉しるとともに上記第４のアナログスイッチをオ
フにし、−１−記ゲート回路の出力により第１のアナロ
グスイッチを非反転入力に接続し、第２のアナログスイ
ッチを接地電位に接続し、第３のアナログスイッチをメ
ンとして、」１記タイミング信号の他方の期間によりゲ
ート回路を開（とともに上記第４のアナログスイッチを
オンにし、」１記ゲート回路を通した人力ディジクル信
号の論理１により第１の一アナＩ７グスイノチを入力端
子に切り替え“（接続し、第２のアナログスイッチを非
反転入力に切り替えて接続し、第３のアナログスイッチ
をオフとすることを特徴とするＤ／Ａ変換器。 ２、上記各回路は、ＣＭＯ３集積回路で構成されるもの
であることを特徴とする特１′［請求の範囲第１項記載
の１）／へ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086582A JPS5962218A (ja) | 1982-10-01 | 1982-10-01 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086582A JPS5962218A (ja) | 1982-10-01 | 1982-10-01 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962218A true JPS5962218A (ja) | 1984-04-09 |
Family
ID=15912741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17086582A Pending JPS5962218A (ja) | 1982-10-01 | 1982-10-01 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962218A (ja) |
-
1982
- 1982-10-01 JP JP17086582A patent/JPS5962218A/ja active Pending
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