JPS596061B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は集積回路のように素子間を分離酸化膜で分離
する構造を有する半導体装置の製造方法に関するもので
ある。

一般に集積回路は、一枚の半導体基板上に複数の回路素
子が互いに電気的に絶縁分離して形成されている。

この分離方法としては、高集積化および各種寄生容量の
低減による高速化が可能であることから分離酸化膜を形
成する方法が近年多く用いられる。第１図ａ−ｆはこの
ような従来の半導体装置の製造方法による各工程におけ
る半導体装置の断面図である。

半導体装置としてはｎｐｎトランジスタを素子とするバ
イポーラ形集積回路を用いている。まず、ｐ形シリコン
からなる半導体基板１の表面上に埋込み層２を互いに分
離して複数個形成し、さらにこの表面に全面的にｎ形の
エピタキシャル層３を所定厚さに形成し、このエピタキ
シャル層３の表面上にシリコン酸化膜１０を形成し、こ
のシリコン酸化膜１０表面上にはさらに耐酸化性膜とし
てのシリコン窒化膜２０を形成する。次いでシリコン窒
化膜２０の表面上にレジスト３０を形成し、さらにこの
レジスト３０を選択的に工、ツチング除去して所定パタ
ーンに形成した後、レジスト３０をマスクとしてシリコ
ン窒化膜２０を選択的にエッチング除去する。第１図ａ
はこの状態を示Ｊ す。次に、エッチングによりパター
ン形成されたシリコン窒化膜２０をマスクとしてシリコ
ン酸化膜１０を選択的にエッチング除去する。

しかる後、ウェットエッチング法においては、シリコン
酸化； 膜１０およびシリコン窒化膜２０をマスクとし
てまたドライエッチング法においてはレジスト３０をマ
スクとして、エピタキシャル層３を選択的に所定の深さ
だけエツチング除去する。第１図ｂはこの状態を示す。
なお、各工程のエツチングは周知のドライエツチング法
またはウエツトエツチング法によつて行なわれる。次に
、シリコン窒化膜２０をマスクとして分離酸化膜１１を
形成する。

第１図ｃはこの状態を示す。このとき、エピタキシヤル
層３の厚さが例えば１．８μｍとすると、エツチング除
去されたエピタキシヤル層の深さを１．１μｍ程度とし
て分離酸化膜１１は１．６μｍ程度に厚く形成されるた
めコレクタ埋込み層２まで達する。この結果、コレクタ
埋込み層２は互いに絶縁分離される。次に、シリコン窒
化膜２０を除去した後に、レジスト３１を表面に形成し
てからこれを選択的にエツチング除去し、しかる後レジ
スト３１をマスクとしてボロンなどのＰ形不純物をイオ
ン注入してエピタキシヤル層３の一部にベース層４を形
成する。

第１図ｄはこの状態を示す。次に、レジスト３１を全部
除去した後、レジスト３２を表面に形成してからこれを
選択的にエツチング除去し、しかる後レジスト３２をマ
スクとしてシリコン酸化膜１０を選択的に除去する。

そしてさらに、このレジスト３２をマスクとしてリンや
ヒ素などのｎ＋形不純物をイオン注入し、ベース層４の
一部にエミツタ層５、エピタキシヤル層３の一部にコレ
クタ電極取出し層６をそれぞれ形成する。第１図ｅはこ
の状態を示す。次に、シリコン酸化膜１０を選択的にエ
ツチング除去してベース層４の一部の位置にベース電極
取出し口１０ａを形成する。

分離酸化膜１１によつて囲まれ他の素子と絶縁分離され
たＮｐｎトランジスタが形成される。第１図ｆはこの状
態を示す。しかしながら、このような従来の方法で製造
された集積回路は、第１図ｆに示すようにエミツタ層５
が分離酸化膜１１に接するウオールドエミツタ構造とな
つているため、トランジスタとしてコレクターエミツタ
間がリークするという問題がある。第２図は集積回路に
構成した一般的なトランジスタの断面図である。

図において、第１図に対する相当部分には同番号を付し
てある。ここに示した分離酸化膜１１の厚さｔ、及びエ
ミツタ層５のエツジと分離酸化膜１１との間の距離ｗは
、トランジスタのコレクターエミツタ間のリーク発生率
およびエミツタ増幅率ＨＦＥと大きな相関関係がある。
第３図は厚さｔをパラメータとした距離ｗとトランジス
タを１００個並列に並べた場合の前記リーク発生率の関
係を示すグラフ、第４図は同じく厚さｔをパラメータと
した距離ｗとエミツノ増幅率の関係を示すグラフである
。

第３図において、特性ａはｔ＝１．６μｍ１特性ｂはｔ
＝１．２μｍの場合を示す。ここで、距離ｗが小さい程
、また厚さｔが厚い程分離酸化膜の歪に起因してリーク
発生率が大きくなることがわかる。また、第４図におい
て、同じく特性ａはｔ＝１．６μｍ１特性ｂはｔ＝１．
２μｍの場合を示す。ここで、距離ｗが小さくなる程、
また厚さｔが厚くなる程エミツタ増幅率は低下してくる
ことがわかる。したがつて、分離酸化膜１１の厚さｔが
１．６μｍ程度に厚いと距離ｗは５μｍ以上必要となる
。

また、分離酸化膜１１の厚さｔが１．２μｍ程度に薄い
と距離ｗは２μｍでよくなる。第５図は距離ｗが５μｍ
の場合のトランジスタの平面図、第６図は距離ｗが２μ
ｍの場合の平面図である。

各図において、第２図と同等部分には同番号を付してあ
る。第５図においては、ベース層４の面積は１８Ｘ１４
＝２５２μイ、トランジスタ面積は３４Ｘ２２＝７４８
μイである。また、第６図においては、ベース層４の面
積は１５Ｘ８＝１２０μイ、トランジスタ面積は２８Ｘ
１６＝４４．８μｍｌである。したがつて、距離ｗを２
μｍにすれば５μｍの場合に比して、ベース層の面積は
４８％に、トランジスタ面積は６０％にそれぞれ減少す
ることになる。しかしながら、第１図ｃにて説明したよ
うに、分離酸化膜はコレクタ埋込み層に達するまで形成
する必要があるので所定の厚さより薄くすることはでき
ない。

またエピタキシャル層を薄くすれば分離酸化膜も薄くで
きるが、エピタキシヤル層を薄くするとコレクターベー
ス間、さらには、コレクターエミツタ間の耐圧特性が低
下してしまう。このように従来の半導体装置の製造方法
においては、どうしてもエミツタ層のエツジと分離酸化
膜との間の距離を小さくできず、したがつて集積度を高
くすることが難しいという欠点があつた。この発明はこ
のような従来の欠点を解消するためになされたもので、
その目的とするところは、半導体素子機能の特性を劣化
することなく、素子面積を小さく（２て、集積密度を向
上できるような半導体装置の製造方法を提供することに
ある。以下、この発明を実施例に基づいて詳細に説明す
る。第７図はこの発明に係る半導体装置の製造、方法の
一実施例による各工程における半導体装置の断面図であ
る。

エピタキシヤル層３の表面土にシリコン酸化膜１０を形
成し、このシリコン酸化膜１０表面上には耐酸化性膜と
してのシリコン窒化膜２０を形成し、さらにその上にシ
リコン酸化膜１３を形成する。次いでシリコン酸化膜１
３の表面土にレジスト３０を形成し、さらにこのレジス
ト３０を選択的にエツチング除去して所定パターンに形
成した後、レジスト３０をマスクとしてシリコン酸化膜
１３を選択的にエツチング除去する。第７図ａはこの状
態を示す。次に、エツチングによりパターン形成された
シリコン酸化膜１３をマスクとしてシリコン窒化膜２０
を選択的にエツチング除去し、ついでこのシリコン窒化
膜２０をマスクとしてシリコン酸化膜１０を選択的にエ
ツチング除去し、さらにこのシリコン酸化膜１０をマス
クとしてエピタキシャル層３を選択的に所定の深さだけ
エツチングした所が第７図ｂである。

さらに、レジスト３０をマスクとしてさらにシリコン酸
化膜エツチをおこないシリコン酸化膜１０，１３をサイ
ドエツチする。

第７図Ｃはこの状態を示す。次に、レジスト３０を全部
除去した後、ウエツトエツチによりシリコン窒化膜２０
をサイドエツチした所が第７図ｄである。つぎにシリコ
ン酸化膜１３を完全に除去した所が第７図ｅである。次
に、酸化性雰囲気中でこのウエハを熱処理し、シリコン
窒化膜２０をマスクとして選択酸化させて分離酸化膜１
１を形成する。

このとき、分離酸化膜１１は素子間の分離を行なうため
コレクタ埋込み層２に達するまで深く形成される。第７
図ｆはこの状態を示す。分離酸化膜１１の端部の酸化膜
１２は、シリコン酸化膜１０によつてこの部分のエピタ
キシヤル層３がエツチング除去されていないため、基板
表面上に突出して形成される。そして酸化膜１２の約５
５％の面積は基板表面上に形成されることになり、また
厚さも分離酸化膜１１の厚さを１．６μｍとすると０．
８μｍ程度あり、この部分からのコレクターエミッタ間
リークを減少できる。これ以降は従来と同様に第１図ａ
−ｆの工程を経てＮｐｎ型トランジスタが形成される。

この結果、分離酸化膜はコレクタ埋込み層まで達する部
分とその周辺部のエミツタ領域を囲む酸化膜の部分とで
二段構造となり、しかもこのエミツタ領域を囲む厚い酸
化膜の基板表面下の部分の厚さを分離酸化膜の厚さの４
５％程度に薄く得られるため、コレクターエミツタ間の
リーク発生率を減少させ、またエミツタ増幅率を低下さ
せることなく、エミツタ層のエツジと分離酸化膜の間の
距離を小さくすることができる。

したがって、同じ分離酸化膜の幅寸法に対して、エビタ
キシヤル層を薄くして耐圧性をさげることなく、トラン
ジスタ面積を小さくすることが可能となり、これによつ
て集積密度を大きく向上できる。またベース面積も小さ
くすることができるため、コレクターベース間の容量を
低下できトランジスタの周波数特性が著しくよくなる。
以上の実施例では可墳型トランジスタについて説明した
がＰｎｐ型でも同様に適用でき、さらに集積回路のほか
にも単体素子にも適用できる。

このようにこの発明に係る半導体装置の製造方法による
と、分離酸化膜を二段構造にすることにより、エミッタ
層と分離酸化膜との間の距離を小さくすることができる
ため、集積密度が高くなりかつ周波数特性が向上するな
どの効果がある。

【図面の簡単な説明】

第１図は従来の半導体装置の製造方法による各工程にお
ける半導体装置の断面図、第２図は一般のトランジスタ
の断面図、第３図は距離ｗとりーク発生率の関係を示す
グラフ、第４図は距離ｗとエミツタ増幅率の関係を示す
グラフ、第５図は距離ｗが５μｍの場合のトランジスタ
の平面図、第６図は距離ｗが２μｍの場合のトランジス
タの平面図、第７図はこの発明に係る半導体装置の製造
方法の一実施例による各工程における半導体装置の断面
図である。 なお、図中同一符号は同一または相当部分を示す。 １・・・・・・半導体基板、２・・・・・・コレクタ埋
込み層、３・・・・・・エピタキシャル層、４・・・・
・・ベース層、５・・・・・・エミツタ層、６・・・・
・・コレクタ電極取出し層、１０・・・・・・シリコン
酸化膜、１１・・・・・・分離酸化膜、１２・・・・・
・第１の酸化膜、１３・・・・・・第２の酸化膜、２０
・・・・・・シリコン窒化膜、３０，３１３２・・・・
・・レジスト。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面に第１の酸化膜を形成し、この第
   １の酸化膜の上に耐酸化性膜を形成し、さらにこの耐酸
   化性膜の上に第２の酸化膜を形成し、次いで、パターン
   が形成されたレジスト膜をマスクとして前記第２の酸化
   膜を選択的にエッチング除去し、前記第２の酸化膜をマ
   スクとして前記耐酸化性膜を選択的にエッチング除去し
   、前記耐酸化性膜をマスクとして前記第１の酸化膜を選
   択的にエッチング除去し、前記第１の酸化膜をマスクと
   して前記半導体基板を選択的にエッチング除去し、さら
   に、前記レジスト膜を利用して前記第１の酸化膜と第２
   の酸化膜をサイドエッチングした後前記レジスト膜を除
   去し、次いで前記酸化膜を利用して、前記耐酸化性膜を
   サイドエッチングした後前記第２の酸化膜を除去し、前
   記耐酸化性膜をマスクとして選択酸化し前記半導体基板
   のエッチング除去した部分とエッチング除去されないが
   前記耐酸化性膜が除去された半導体基板部分とに二段構
   造の分離酸化膜を形成する各工程を順次行なうことを特
   徴とする半導体装置の製造方法。 ２ 半導体基板は埋込み半導体領域を有し、分離酸化膜
   をこの埋込み半導体領域に接する深さまで形成すること
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。