JPS595985B2 - 記憶装置の構成方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置を、構成する複数の単位記憶装置に
おける構成記憶素子群間でのアクセスタイミングの変位
を等しくすることにより、記憶容量の違いによつて生ず
るデータのアクセス周期の差を制御することを不要とし
た記憶装置の構成方法に関するものである。

従来、記憶容量の異なる磁気バブル記憶素子を用いて記
憶装置を構成する場合、アクセス周期の異なる記憶装置
からのデータ転送を制御するデータ転送回路が必要とな
り、この転送制御が複雑であるばかりか、このためのデ
ータ転送回路が設けられることから記憶装置の構成が経
済的とはなつていない。

ここで、後述する本発明を明確にするためにも従来の磁
気バブル記憶装置を簡単に説明しておく。

周知のように磁気バブル記憶素子は、回転磁界を印加す
ることによつて磁気バブル記憶素子の基板上に形成され
た転送パターンに沿つて磁気バブルを移動させ、特定の
部位に設けられた検出器ぁるいは消去生成器で記憶情報
の読出しあるいは、書込みを行うものである。第１図は
磁気バブル記憶素子の構成の一部を示したもので、第１
図をは第１図ａよりも記憶容量の大きい素子の例である
。

説明の簡単化のため、検出器あるいは消去生成器２、２
’によつて作用される磁気バブルは図中のＡ、Ａ’の位
置のものだけであるとし、磁気バブル記憶素子での磁気
バブルの移動を簡単に説明すれば、磁気バブル記憶素子
に印加される回転磁界の位相が００のとき、磁気バブル
３が第１図ａ（７）ａの位置にあつたとすると、位相が
９００進むごとにａ→ｂ−■Ｃ−■ｄと移動し回転磁界
が１回転したときに転送パターン１を介し、磁気バブル
３は磁気バブル４の位置に達するようにされる。さて、
磁気バブル記憶素子の記憶容量の増大は一般に第１図ｂ
に示したように磁気バブルの転送パターン１′を微細化
することによつて実現される。このときの磁気バブルの
移動のしかたは前述したものと全〈同じで磁気バブル３
牡回転磁界の回転後には磁気バブル４２となるが、回転
磁界が１回転することによつて磁気バブルが移動する距
離が小さ〈なるため（第１図Ｂ３′→４′）、同一の回
転磁界を印加すると検出器あるいは消去生成器２′に達
するまでの時間が増大し、処理能力が低下するという問
題がある。この問題は印加する回転磁界の周波数を適当
に大きくすることによつて容易に解決できる。しかし、
印加する回転磁界の周波数を大きくすることによつて別
の新たな問題が発生する。第１図Ａ，ｂに示した転送パ
ターン１，１′上で隣接している磁気バブル３，４，３
５，４／は前述したように印加される回転磁界の周波数
がそれぞれ適当に決められた結果として、同じ速度で検
出器あるいは消去生成器２，２５へ向つて移動している
。このとき検出器あるいは消去生成器２，γに達する磁
気バブルを時間軸上に示すと第２図Ａ，ｂのようになる
。即ち、記憶容量の小さい磁気バブル記憶素子（第２図
ａ）の場合には回転磁界の１回転周期Ｔ１で連続してデ
ータがアクセスされるのに対し、記憶容量の大きい磁気
バブル記憶素子（第２図ｂ）の場合には回転磁界の１回
転周期Ｔ２で連続してデータをアクセスする必要がある
。このため記憶容量の異なる磁気バブル記憶素子を用い
て記憶装置を構成する場合には、アクセス周期の異なる
記憶装置からのデータ転送を制御できるデータ転送回路
が必要となり、記憶装置の構成が経済的でないという欠
点がある。本発明の目的は、上記した従来技術の欠点を
なくし、記憶装置を構成する磁気バブル記憶素子の記憶
容量の違いにより生ずるデータのアクセス周期の差を制
御する必要がないデータ転送回路をもつ記憶装置の構成
方式を供することにある。この目的のため、本発明では
、最小データアクセス周期がＴ１である同一の記憶素子
から構成される単位記憶装置をＮ１個の群に分け、各群
間でＴ１／Ｎ１時間だけアクセスタイミングをずらすと
ともに、最小データアクセス周期がＴ２である同一の記
憶素子から構成される単位記憶装置も同様にＮ２個の群
に分け、各群間でのアクセスタイミングをＴ２／Ｎ２時
間だけずらすことにより、本来アクセスタイミングが異
なつていた単位記憶装置のアクセスタイミングを実質的
に等し〈するように記憶装置を構成したことを特徴とす
る。以下、本発明を第３図から第５図により説明する。

以下の説明では説明の簡単化上、磁気バブル記憶装置を
構成する単位記憶装置は２種類で各々１装置づつとし、
第１の単位記憶装置を構成する磁気バブル記憶素子は最
小データアクセス周期がＴ１であるとし、さらに第２の
単位記憶装置を構成する磁気バプル記憶素子は、最小デ
ータアクセス周期がＴ２＝Ｔ１／２で、記憶容量が４倍
であるとする例である。

さて、本発明による記憶装置の構成方式によれば、第１
の単位記憶装置を構成する群の数をＮｌ，第２の単位記
憶装置を構成する群の数Ｎ２とすると鳥−ｂゞＢＶ したがつて、 となる。

ここでＮ２＝Ｎ１／２の解としてＮ１＝４，Ｎ２＝２を
とることにすると、各群間でのアクセスタイミングの変
位はＴ，／４となる。第３図は、以上のようにＮ１＝４
，Ｎ２＝２として構成した磁気バブル記憶装置のプロツ
ク図である。

この第３図に卦いて、３０はタイミング作成回路、３１
はデータ転送回路、３２，３３は磁気バブル記憶装置の
単位記憶装置で、３２が第１の単位記憶装置、３３が第
２の単位記憶装置である。第１の単位記憶装置３２は最
小データアクセス周期Ｔ１の磁気バプル記憶素子３２１
〜３２４と、磁気バブル記憶素子３２１〜３２４ヘトラ
ンスフアタイミングとセンサタイミングを分配する分配
回路３２０とから構成されている。また、第２の単位記
憶装置３３は最小データアクセス周期がＴ２（＝Ｔ，／
２），記臆斉量が磁気バブル記憶素子３２１〜３２４の
４倍である磁気バブル記憶素子３３１，３３２とトラン
スフアタイミングとセンサタイミングを分配する分配回
路３３０とから構成されている。分配回路３２０，３３
０を詳し〈示したものが第５図のＡ，ｂである。

第５図ａの回路は、５０が入力、５１，５２が出力であ
り、遅延時間がＴ１／４である３つの遅延素子ＤＬｌ５
３，５４，５５から構成される。この回路は、分配回路
３２０のトランスフアタイミング分配部Ｔとセンサタイ
ミング分配部Ｓに使用されるとともに、分配回路３３０
のトランスフアタイミング分配部Ｔでは出力５２は使用
されず、出力５１のみが使用される。また、第５図ｂの
回路は分配回路３３０のセンサタイミング分配部Ｓに使
用されるもので、５６が入力、５７，５８が出力、５９
，６２は遅延時間がＴ，／２である遅延素子ＤＬ２、６
１が遅延時間がＴ１／４である遅延素子ＤＬｌである。
この回路は、入力５６と遅延素子５９からの出力とを入
力とし、出力５７に結線されるオアゲート６０より成る
第１の回路と、入力５６に接続された遅延素子６１と遅
延素子６１に接続された遅延素子６２との出力を入力と
し、出力５８に結線されるオアゲート６３より成る第２
の回路から構成される。第４図は、本発明による磁気バ
ブル記憶装置の動作タイムチヤートで。

第４図ａが最小データアクセス周期がＴ１の磁気バブル
記憶素子から構成した第１の単位記憶装置３２のもので
、第４図ｂが最小データアクセス周期Ｔ２である磁気バ
ブル記憶素子から構成した単位記憶装置３３のものであ
る。これらの図中、○印はトランスフアタイミング発生
を、また、◎印はセンサタイミングの発生を示している
。第３図と第４図を用いて本発明による記憶装置の動作
を説明すると、タイミング作成回路３０はデータアクセ
スに際してトランスフアタイミングとセンサタイミング
を発生するが、トランスフアタイミングは制御線３４を
介して、またセンサタイミングは制御線３５を介して単
位記憶装置３２，３３の何れかに与えられる。

この選択制御はアクセスするデータがどちらの単位記憶
装置３２，３３に存在するかによりタイミング作成回路
３０で行われるものである。まず、第１の単位記憶装置
３２ヘトランスフアタイミング，センサタイミングが与
えられる場合について説明すれば、制御線３４を介して
第１の単位記憶装置３２へ与えられたトランスフアタイ
ミングはタイミング分配回路３２０のトランスフアタイ
ミング分配部Ｔで各磁気バブル記憶素子３２１〜３２４
へ分配される。

この分配を行なうのが、第５図ａに示した回路である。
即ち、入力５０には、制御線３４が接続してあり、出力
５１，５２が各磁気バブル記憶素子３２１〜３２４に接
続され、第５図ａで示した胸〜Ｍ３が接続する磁気バブ
ル記憶素子３２１〜３２４のＭ。−Ｍ３と対応するわけ
である。したがつて、入力５０に到達したトランスフア
タイミングは出力胸〜Ｍ３にはそれぞれＴ１／４だけ遅
れて出力されることになる。この動作タイムチヤートが
第４図ａでＯ印で示したものである。また、センサタイ
ミングはトランスフアタイミングから適当な時間だけ遅
れて制御線３５に現われる。第１の単位記憶装置３２の
タイミング分配回路３２０のセンサタイミング部Ｓはト
ランスフアタイミング部Ｔと同様第５図ａの回路で構成
されるので、磁気バブル記憶素子３２１〜３２４には第
４図ａで◎印で示したタイミングでセンサタイミングが
与えられ、データがアクセスされる。次に、トランスフ
アタイミングとセンサタイミングが第２の単位記憶装置
３３に与えられる場合について説明する。前述したよう
に第２の単位記憶装置３３のタイミング分配部３３０の
トランスフアタイミング分配部Ｔは第５図ａの回路が使
用されるが、出力側は出力５１だけが磁気バブル記憶素
子３３１，３３２に接続して卦り出力胸が磁気バブル記
憶素子３３１に、また出力ｍ１が磁気バブル記憶素子３
３２に接続される。タイミング作成部３０から制御線３
４，３５を介して単位記憶装置３３に与えられるトラン
スフアタイミング，センサタイミングは単位記憶装置３
２の場合と同じである。したがつて第４図ｂに示したよ
うにトランスフアタイミング（Ｏ印）はＴ，／４だけず
れて磁気バブル記憶素子３３１，３３２に与えられる。
また、第５図ｂの入力５６へ制御線３５を介して与えら
れたセンサタイミングは、出力５７にはそのまま１度目
のセンサタイミングが与えられ、つづいてＴ２だけ遅れ
て２度目のセンサタイミングが与えられる。出力５８に
はＴ，／４だけ遅れて１度目のセンサタイミングが現わ
れ、つづいてＴ２だけ遅れて２度目のセンサタイミング
が現われる。第４図ｂに◎印で示したものがこのセンサ
タイミングである。即ち、第２の単位記憶装置３３では
２つの磁気バブル記憶素子３３１，３３２から交互に２
つづつデータがアクセスされるわけである。この結果、
第１の単位記憶装置３２，第２の単位記憶装置３３でア
クセスされるデータはＴ１／４の間隔で読出卦よび読出
制御線３６を介し、データ転送回路３１に与えられるこ
とになるから、データ転送回路３１としてはデータのア
クセス周期の差を制御する必要はなくなるわけである。
以上説明したように、本発明は、記憶装置を複数の単位
記憶装置より構成するに際し、各単位記憶装置を構成す
る複数の記憶素子間に訃けるアクセスタイミングの変位
を同一にして記憶装置を構成するようにしたものである
。

本発明によれば、最小データアクセス周期が異なる記憶
素子を用いる場合にデータアクセス周期が同一にされる
という効果が特に得られるから、データ転送回路でのデ
ータアクセス周期差の制御は不要となり、記憶装置の構
成が簡単となるものである。

【図面の簡単な説明】

第１図Ａ，ｂは、記憶容量と転送パターンとの関係を説
明するための磁気バブル記憶素子の１部構成図、第２図
Ａ，ｂは、第１図Ａ，ｂの磁気バプル記憶素子でのデー
タアクセスタイムチヤート、第３図は、本発明の実施例
でのプロツク図、第４図は、第３図でのデータアクセス
タイムチヤート、第５図は、第３図に卦けるタイミング
分配回路の実施例での回路構成図である。 ３０・・・タイミング作成回路、３１・・・データ転送
回路、３２，３３・・・単位記憶装置、３２０，３３０
・・・タイミング分配回路、３２１〜３２４，３３１，
３３２・・・磁気バブル記憶素子、５３〜５５，５９，
６１，６２・・・遅延素子、６０，６３・・・オアゲー
ト。

Claims (1)

【特許請求の範囲】
1. １ 最小データアクセス周期がＴ＿１である同一の記憶
   素子を複数用いて構成される第１の単位記憶装置と、該
   装置を構成する記憶素子とは記憶容量が異なり、最小デ
   ータアクセス周期がＴ＿２である同一の記憶素子を複数
   用いて構成される第２の単位記憶装置とを各々複数用い
   て記憶装置を構成するに際し、第１の単位記憶装置をＮ
   ＿１個の記憶素子群に分割し各群間でのアクセスタイミ
   ングの変位をＴ＿１／Ｎ＿１とし、また第２の単位記憶
   装置をＮ＿２個の記憶素子群に分割し各群間でのアクセ
   スタイミングの変位をＴ＿２／Ｎ＿２とし、該変位Ｔ＿
   ２／Ｎ＿２と上記変位Ｔ＿１／Ｎ＿１が等しくなるよう
   にしたことを特徴とする記憶装置の構成方式。