JPS5957522A - 自動初期リセツト回路 - Google Patents
自動初期リセツト回路Info
- Publication number
- JPS5957522A JPS5957522A JP16670582A JP16670582A JPS5957522A JP S5957522 A JPS5957522 A JP S5957522A JP 16670582 A JP16670582 A JP 16670582A JP 16670582 A JP16670582 A JP 16670582A JP S5957522 A JPS5957522 A JP S5957522A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- diodes
- diode
- capacitor
- initial reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は論理回路等で電源投入時に自動的に初期設定を
必要とする場合の自動初期リセット回路に関するもので
ある。
必要とする場合の自動初期リセット回路に関するもので
ある。
（２）従来技術と問題点
第１図は従来の自動初期リセット回路の１例を示す図で
ある。同図においてｌが自動初期リセット回路であって
ローパワーショットキーＴＴＬ（ＬＳＴＴＬ ）の等側
口路である。Ｄｉｎは入力ダイオードであってこれは従
来のＴＴＬのマルチエミッタ構造にかわって入力信号の
ダイオードオアをとるためのものであシ、また過電圧入
力から回路を保膵して入力耐圧の向上を目的とするもの
である。
ある。同図においてｌが自動初期リセット回路であって
ローパワーショットキーＴＴＬ（ＬＳＴＴＬ ）の等側
口路である。Ｄｉｎは入力ダイオードであってこれは従
来のＴＴＬのマルチエミッタ構造にかわって入力信号の
ダイオードオアをとるためのものであシ、また過電圧入
力から回路を保膵して入力耐圧の向上を目的とするもの
である。
従来この種の回路を自動初期リセットするためには図の
ごとく抵抗Ｒ１ｌＲ２１Ｒ３１コンデンサＣ，ダイオー
ドＤを用いた積分回路を論理回路１とは別に設け、当該
積分回路内のコンデンサＣが電源投入時にその回路構成
によシ定まる時定数に従って充電され、コンデンサの両
端電圧が零から回路構成によって定まる終極電圧まで上
昇する間に閾値を通過するように積分回路の素子を接続
する構成をとっていた。そのため素子の種別にもよるが
コンデンサへの充電経過が積分回路の電源からのものと
論理回路１の入力端子を経由するものとの和となるため
定数の決め方が多少複雑となる点・又回路１の素子の閾
値がバラつくだめの全体としての特性がつかみにくい点
等の欠点がある。
ごとく抵抗Ｒ１ｌＲ２１Ｒ３１コンデンサＣ，ダイオー
ドＤを用いた積分回路を論理回路１とは別に設け、当該
積分回路内のコンデンサＣが電源投入時にその回路構成
によシ定まる時定数に従って充電され、コンデンサの両
端電圧が零から回路構成によって定まる終極電圧まで上
昇する間に閾値を通過するように積分回路の素子を接続
する構成をとっていた。そのため素子の種別にもよるが
コンデンサへの充電経過が積分回路の電源からのものと
論理回路１の入力端子を経由するものとの和となるため
定数の決め方が多少複雑となる点・又回路１の素子の閾
値がバラつくだめの全体としての特性がつかみにくい点
等の欠点がある。
壕だ何Ｃｙかの要因で電源切断時にその回路の電源があ
る電位にフラングされる様な状態に、ｌその状態から電
源投入を行った場合には積分回路に比し素子の動作の立
ち上りは非常に速いため切断中に積分回路が素子に対し
与える電位がその素子の入力条件上不確定な電位から出
発した場合にはリセット動作が保障されないことが考え
られる。
る電位にフラングされる様な状態に、ｌその状態から電
源投入を行った場合には積分回路に比し素子の動作の立
ち上りは非常に速いため切断中に積分回路が素子に対し
与える電位がその素子の入力条件上不確定な電位から出
発した場合にはリセット動作が保障されないことが考え
られる。
（３）発明の目的
本発明はこれら従来の欠点にかんがみ回路が単純にして
安定なリセットを可能とする自動初期リセット回路を提
供することを目的とするものである。
安定なリセットを可能とする自動初期リセット回路を提
供することを目的とするものである。
（４）発明の構成
この目的は本発明によれば入力端子に入力ダイオードの
一端が接続され該ダイオ・−ドの他端が抵抗を介して電
源に接続され、前記人力ダイオードの他端と前記抵抗の
接続点が等価的に同方向に直列接続されたダイオードを
介して接地され、且つ前記入力ダイオードと前記の等価
的に直列接続されたダイオードとの接続点における両ダ
イオードの極性が同一である回路を電源投入時に初期リ
セットする回路において、複数個のダイオードを前記入
力ダイオードと同方向に前記入力端子と接地間に接続し
＼前記複数個のダイオードと並列にコンデンサを接続し
たことを特徴とする自動初期リセット回路を提供するこ
とにより達成される。
一端が接続され該ダイオ・−ドの他端が抵抗を介して電
源に接続され、前記人力ダイオードの他端と前記抵抗の
接続点が等価的に同方向に直列接続されたダイオードを
介して接地され、且つ前記入力ダイオードと前記の等価
的に直列接続されたダイオードとの接続点における両ダ
イオードの極性が同一である回路を電源投入時に初期リ
セットする回路において、複数個のダイオードを前記入
力ダイオードと同方向に前記入力端子と接地間に接続し
＼前記複数個のダイオードと並列にコンデンサを接続し
たことを特徴とする自動初期リセット回路を提供するこ
とにより達成される。
（５）発明の実施例
以下本発明の実施例について図面を参照しつつ詳細に説
明する。
明する。
第２図は本発明にかかる回路の１実施例の回路図を示し
、同図において第１図のトランジスタＴＲ４ｒ ＴＲ２
ｒ ＴＲ３は等価的なダイオードをもって示す。
、同図において第１図のトランジスタＴＲ４ｒ ＴＲ２
ｒ ＴＲ３は等価的なダイオードをもって示す。
第２図に示すごとく本発明においてはコンデンサＣｏの
充電経路を初期設定したい素子の入力端子からの流出電
流のみとし、回路１の入力端子と接地間に回路１の素子
をオンするに充分な′電圧にフラングするだめのダイオ
ードＤｉ ｌ Ｄ２ ＋ ０３を直列に接続し、定
常状態では必ず素子がオンするようにし、そのダイオー
ドＤＩ ＋ Ｄ２ ｒ Ｄ３ と並列にコンデンサ
Ｃｏを接続し、電源投入時には当該コンデンサＣ０によ
シダイオードＤ１〜Ｄ３を短絡する構成としている。し
たがって電源切断時に素子動作の不確定領域にフランジ
されていても電源投入時には必ずオフ状態を経由して定
常状態であるオン状態に安定化する。
充電経路を初期設定したい素子の入力端子からの流出電
流のみとし、回路１の入力端子と接地間に回路１の素子
をオンするに充分な′電圧にフラングするだめのダイオ
ードＤｉ ｌ Ｄ２ ＋ ０３を直列に接続し、定
常状態では必ず素子がオンするようにし、そのダイオー
ドＤＩ ＋ Ｄ２ ｒ Ｄ３ と並列にコンデンサ
Ｃｏを接続し、電源投入時には当該コンデンサＣ０によ
シダイオードＤ１〜Ｄ３を短絡する構成としている。し
たがって電源切断時に素子動作の不確定領域にフランジ
されていても電源投入時には必ずオフ状態を経由して定
常状態であるオン状態に安定化する。
第２図の回路の動作を第３図のタイムチャートによって
説明する。第３図において（ａ）は電源■。。
説明する。第３図において（ａ）は電源■。。
の投入のタイミングを示す図であり、（ｂ）において曲
線Ａは時定数ＲＯＣＯを有する充電電圧であ見“−ａｊ
″はダイオードＤｉｎ １段分の電圧、ｔｏ ５７１は
タ９イオード３段分の電圧であ（、、１１Ｃ＃は内部ト
ランジスタＴｒ１〜’ｌ’ｒ３の３段分の順方向電圧を
示す０点（イ）において電源ｖｃｃが投入されると電流
はＣＯを介してダイオードＤ１〜Ｄ３を短絡して流ｉｔ
、充電電圧がレベル“Ｃ″を超えるとトランジスタＴＲ
Ｉ ｒ ＴＲ２＋ＴＲ，がオンとなシ箪流はトランジス
タＴＲ＋〜ＴＲ３を介して流れ、ダイオードｌ）１〜Ｄ
３ 、Ｄｉｎはオフ状態となる。同図（Ｃ）は回路ｌの
オフおよびオン状態を示し、同図（ｃ）においてＲｓｔ
カリセット区間である。
線Ａは時定数ＲＯＣＯを有する充電電圧であ見“−ａｊ
″はダイオードＤｉｎ １段分の電圧、ｔｏ ５７１は
タ９イオード３段分の電圧であ（、、１１Ｃ＃は内部ト
ランジスタＴｒ１〜’ｌ’ｒ３の３段分の順方向電圧を
示す０点（イ）において電源ｖｃｃが投入されると電流
はＣＯを介してダイオードＤ１〜Ｄ３を短絡して流ｉｔ
、充電電圧がレベル“Ｃ″を超えるとトランジスタＴＲ
Ｉ ｒ ＴＲ２＋ＴＲ，がオンとなシ箪流はトランジス
タＴＲ＋〜ＴＲ３を介して流れ、ダイオードｌ）１〜Ｄ
３ 、Ｄｉｎはオフ状態となる。同図（Ｃ）は回路ｌの
オフおよびオン状態を示し、同図（ｃ）においてＲｓｔ
カリセット区間である。
第４図は本発明の他の実施例を示す。第２図の実施例で
は汎用の論理素子を用いて自動リセットを行なう回路を
示したが、第４図のように回路１内にダイオードＤｉ
＋ Ｄ２ ＋ Ｄ３を組込みコンデンサＣＧ のみ
を外付けとすることで自動初期リセット回路を構成する
ことも可能である。またコンデンサＣｏと並列に抵抗Ｒ
を接続することで放電時間の短縮をはかることができる
。
は汎用の論理素子を用いて自動リセットを行なう回路を
示したが、第４図のように回路１内にダイオードＤｉ
＋ Ｄ２ ＋ Ｄ３を組込みコンデンサＣＧ のみ
を外付けとすることで自動初期リセット回路を構成する
ことも可能である。またコンデンサＣｏと並列に抵抗Ｒ
を接続することで放電時間の短縮をはかることができる
。
（６）発明の効果
以上詳細に説明したように本発明によれば電源切断時に
素子動作の不確冗領域に素子がフラングされていても電
源投入時には必ずオフ状態を経由して定常状態であるオ
ン状態に安定化するので、本発明はＬＳＴＴＬ等の自動
初期リセットに適用してとくにその効果は大である。
素子動作の不確冗領域に素子がフラングされていても電
源投入時には必ずオフ状態を経由して定常状態であるオ
ン状態に安定化するので、本発明はＬＳＴＴＬ等の自動
初期リセットに適用してとくにその効果は大である。
第１図は従来の自動初期リセット回路の１例を示す図、
卯、２図は本発明にかかる自動初期リセット回路の１実
施例の回路図、第３図は第２図の回路の動作を示すタイ
ムチャート、第４図は本発明の他の実施例の回路図であ
る。 図においてＤＩ ＋ Ｄ２ ＋ Ｄ３がダイオード
＼Ｄｉｎが入力り゛イオード、ｃｏかコンデンサ、ｌｔ
Ｏが抵抗、ＴＲ１＊ ＴＲ２＋ ＴＲ３がそれぞれトラ
ンジスタのエミッタペース回路をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図
卯、２図は本発明にかかる自動初期リセット回路の１実
施例の回路図、第３図は第２図の回路の動作を示すタイ
ムチャート、第４図は本発明の他の実施例の回路図であ
る。 図においてＤＩ ＋ Ｄ２ ＋ Ｄ３がダイオード
＼Ｄｉｎが入力り゛イオード、ｃｏかコンデンサ、ｌｔ
Ｏが抵抗、ＴＲ１＊ ＴＲ２＋ ＴＲ３がそれぞれトラ
ンジスタのエミッタペース回路をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図
Claims (1)
- 入力端子に入力ダイオードの一端が接続され該ダイオー
ドの他端が抵抗を介して電源に接続され１前記入力ダイ
オードの他端と前記抵抗の接続点が等価的に同方向に直
列接続されたダイオードを介して接地され、且つ前記入
力ダイオードと前記の等価的に直列接続されたダイオー
ドとの接続点における両ダイオードの極性が同一である
回路を電源投入時に初期リセットする回路において、複
数個のダイオードを前記入力ダイオードと同方向に前記
入力端子と接地間に接続し、前記複数個のダイオードと
並列にコンデンサを接続したことを特徴とする自動初期
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16670582A JPS5957522A (ja) | 1982-09-27 | 1982-09-27 | 自動初期リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16670582A JPS5957522A (ja) | 1982-09-27 | 1982-09-27 | 自動初期リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957522A true JPS5957522A (ja) | 1984-04-03 |
Family
ID=15836226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16670582A Pending JPS5957522A (ja) | 1982-09-27 | 1982-09-27 | 自動初期リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957522A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111448A (ja) * | 1974-06-12 | 1976-01-29 | Varian Associates |
-
1982
- 1982-09-27 JP JP16670582A patent/JPS5957522A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111448A (ja) * | 1974-06-12 | 1976-01-29 | Varian Associates |
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