JPS5955551A - Ｃｐｕ制御システム - Google Patents
Ｃｐｕ制御システムInfo
- Publication number
- JPS5955551A JPS5955551A JP57165787A JP16578782A JPS5955551A JP S5955551 A JPS5955551 A JP S5955551A JP 57165787 A JP57165787 A JP 57165787A JP 16578782 A JP16578782 A JP 16578782A JP S5955551 A JPS5955551 A JP S5955551A
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- JP
- Japan
- Prior art keywords
- cpu
- signal
- address
- error
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＣＰＵ Ｙ介してメモリ装置ま１こは入出力
装置との間でデータの授受ケ行なわせるＣＰＵ制御シス
テムに関する。
装置との間でデータの授受ケ行なわせるＣＰＵ制御シス
テムに関する。
一般に、この種のＣＰＵ制御システムにあっては、ＣＰ
Ｕからメモリ装置または入出力装置にアドレス信号とと
もにストローブ信ｇ乞与え、それに応じてメモリ装置ま
たは入出力装置虻からＲＥＡＤＹ信号が返送されてきて
からデータの授受ケ実行させて、メモリ装置または入出
力装置におけるアクセス時間の調整を図るようにしたい
わゆ６ ＷＡ Ｉ Ｔ制御方式が採用されている。
Ｕからメモリ装置または入出力装置にアドレス信号とと
もにストローブ信ｇ乞与え、それに応じてメモリ装置ま
たは入出力装置虻からＲＥＡＤＹ信号が返送されてきて
からデータの授受ケ実行させて、メモリ装置または入出
力装置におけるアクセス時間の調整を図るようにしたい
わゆ６ ＷＡ Ｉ Ｔ制御方式が採用されている。
従来、このようなＷＡＩＴ制御方式ンとるＣＰＵ制御シ
ステムにあっては、その試作時の調整まＴこはプログラ
ムのデバッグ時にＲＥＡＤＹ信号が返送されてこないこ
とにより発生するエラーを修正丁６楊合、ル−サなどの
制菌内容を解析することのできろ外部機器馨別途接続し
てエラー追跡ケ行なわせ、それによりエラーの原因をつ
きとめるようにしているが、エラー追跡が複雑になって
しまっている。
ステムにあっては、その試作時の調整まＴこはプログラ
ムのデバッグ時にＲＥＡＤＹ信号が返送されてこないこ
とにより発生するエラーを修正丁６楊合、ル−サなどの
制菌内容を解析することのできろ外部機器馨別途接続し
てエラー追跡ケ行なわせ、それによりエラーの原因をつ
きとめるようにしているが、エラー追跡が複雑になって
しまっている。
不発明はこのような点を考慮してなされたちσ〕で、従
来のように外部接続機器ケ何ら用いろことなく、ＣＰＵ
自身においてエラー発生の原因乞つきとめることができ
ろようにしたエラー追跡機能ン有￥６ ＣＰＵ制仰シス
テムケ提供ｆ６ものである。
来のように外部接続機器ケ何ら用いろことなく、ＣＰＵ
自身においてエラー発生の原因乞つきとめることができ
ろようにしたエラー追跡機能ン有￥６ ＣＰＵ制仰シス
テムケ提供ｆ６ものである。
以下、添付図面ケ参照して本発明の一実施例について詳
述する。
述する。
本発明によろＣＰＵ制御システムにあっては、第１図に
示すように、そのＣＰＵＡ側が、ＣＰＵ本体１と、その
ＣＰＵ本体１かもメモリ装置ｆ （または入出力装置）
ＢＫ出されるアドレス信号ＡＩ）ＤＲＥＳＳ’ｆリード
ｆ３．Ｅｆｉ、Ｄ ｆ７．ａＸう／ｌ １−ＷＲＩＴＥ
のストローブ＜Ｍ 号のタイミングで保持−ｆ’＾ラッ
チ２と、そのアドレス＜＝−ｑ ＡＤＤＲＥＳＳ ｙデ
コードするデコーダ３と、そのデコード出力に応じてラ
ッチ２の保持内容馨ＣＰＵ本体ｌに与えろゲート４と、
メモリ装置ｔ Ｂ側から送られて＜６ ＲＥＡＤＹ偏号
によってセットされてそのセット出力１ｃＰＵ本体ＩＶ
Ｃ与えろフリップフロップ５と、リードＲＥＡＩ）
またはライトＷＲＩＴＥのストローブ信号応じてトリガ
されてから所定時間たってもＲＥＡＤＹ信号が返送され
てこないときに動作して、ＣＰＵ本体１にエラー発生の
割込信号ＩＮＴ Ｙ与える割込Ｄ：／ｌ−０−７６に割
込指令ン出すモノマルチバイブレータ７とによって構成
されている。また、メモリ装置Ｂ １ｉ１１は、メモリ
本体８と、ＣＰＵＡ側から送られてくるアドレス信号Ａ
ＤＤＲＥＳＳ Ｙデコードしてメモリ本体８に与えろデ
コーダ９と、そのデコーダ出力とリードＲＥＡＤ ま
たはライトＷＲＩＴＥ のストローブ信号とのアンド
成立時にＣＰＵＡ 側にＲＦＪＡＤＹ倍号を送出す＾
アンド回路１０と、同じくデコーダ出力とリードＲＥＡ
Ｄ またはライ１−ＷＲＩＴＥのストローブ信号とのア
ンド成立時にメモリ本体８とＣＰＵ本体１とケっなぐデ
ータバスに設けられた双方向性ゲート１１ン開放させろ
アンド回路１２とによって構成されている。なお、ここ
ではＷＲＩＴＥ信芳が“１°のとぎＣＰＵ本体１からメ
モリ本体８にデータＤＡＴＡ 乞書き込む方向にゲート
１１が開かれ、またｗＲＩｒＥｒ＝号が“０″のときメ
モリ本体８かもデータＤＡＴＡケ読み出す方向にゲート
１１が開かれろようになってＧ）ろ。
示すように、そのＣＰＵＡ側が、ＣＰＵ本体１と、その
ＣＰＵ本体１かもメモリ装置ｆ （または入出力装置）
ＢＫ出されるアドレス信号ＡＩ）ＤＲＥＳＳ’ｆリード
ｆ３．Ｅｆｉ、Ｄ ｆ７．ａＸう／ｌ １−ＷＲＩＴＥ
のストローブ＜Ｍ 号のタイミングで保持−ｆ’＾ラッ
チ２と、そのアドレス＜＝−ｑ ＡＤＤＲＥＳＳ ｙデ
コードするデコーダ３と、そのデコード出力に応じてラ
ッチ２の保持内容馨ＣＰＵ本体ｌに与えろゲート４と、
メモリ装置ｔ Ｂ側から送られて＜６ ＲＥＡＤＹ偏号
によってセットされてそのセット出力１ｃＰＵ本体ＩＶ
Ｃ与えろフリップフロップ５と、リードＲＥＡＩ）
またはライトＷＲＩＴＥのストローブ信号応じてトリガ
されてから所定時間たってもＲＥＡＤＹ信号が返送され
てこないときに動作して、ＣＰＵ本体１にエラー発生の
割込信号ＩＮＴ Ｙ与える割込Ｄ：／ｌ−０−７６に割
込指令ン出すモノマルチバイブレータ７とによって構成
されている。また、メモリ装置Ｂ １ｉ１１は、メモリ
本体８と、ＣＰＵＡ側から送られてくるアドレス信号Ａ
ＤＤＲＥＳＳ Ｙデコードしてメモリ本体８に与えろデ
コーダ９と、そのデコーダ出力とリードＲＥＡＤ ま
たはライトＷＲＩＴＥ のストローブ信号とのアンド
成立時にＣＰＵＡ 側にＲＦＪＡＤＹ倍号を送出す＾
アンド回路１０と、同じくデコーダ出力とリードＲＥＡ
Ｄ またはライ１−ＷＲＩＴＥのストローブ信号とのア
ンド成立時にメモリ本体８とＣＰＵ本体１とケっなぐデ
ータバスに設けられた双方向性ゲート１１ン開放させろ
アンド回路１２とによって構成されている。なお、ここ
ではＷＲＩＴＥ信芳が“１°のとぎＣＰＵ本体１からメ
モリ本体８にデータＤＡＴＡ 乞書き込む方向にゲート
１１が開かれ、またｗＲＩｒＥｒ＝号が“０″のときメ
モリ本体８かもデータＤＡＴＡケ読み出す方向にゲート
１１が開かれろようになってＧ）ろ。
このように構成され１こものにあって、通常、ＣＰＵ本
体本体子ドレス信号ＡＤＤＲＥＳＳとり一ドＲＥＡＤ
ｆたはライトＷＲＩＴＥのストローブ信号ケメモリ装置
Ｂに送ってデータＤＡＴＡの授受ケ行なわせろ。その際
、ＣＰＵ本体１は決められた時間内でデータＤＡＴＡの
授受を完了しようとするが、メモリ装置ｉｔ Ｂ −１
１（０でその決められた時間内ではデータＤＡＴＡ乞と
らえろことができない場合にはＲＥ Ａ Ｄ Ｙ信号ゲ
ＣＰＵＡ側に返送せずにＣＰ ＩＪ本体１ヶ待機状態に
させ、メモリ装置Ｂ側においてデータＤＡＴ／ｌともえ
られろタイミングでＲＥＡＤＹ侶号馨返送してデータＤ
ＡＴＡの授受ケ実行させることになる・ ま１こ、例えばＣＰＵ本体１のプログラムの誤りによっ
て実際には存在しないメモリ装置に対してデータの胱出
しまたは書込みの指令が与えられ１こ場合、ＲＥ Ａ
Ｄ Ｙ信号は返送されてこないことになく）。この場合
、ある時間たってもＲＥＡＤＹ（ぎ号が返送されてこな
いとＣＰＵＡ側におけろモノマルチバイブレータ７が反
転動作して、その出力ＴＯに応じて割込コントローラ６
からＣＰＵ本体１に割込信号ＩＮＴが出され、それによ
りＣＰＵ本体１はエラー発生ケ検知ｊろ。その際、従来
のものでは、ＣＰＵ本体１がエラー発生を検知した時点
ではすでに存在しないメモリ装置に対して出されたアド
レス信号がなくなってしまっているため、ＣＰＵ本体１
はエラー追跡ン付なうことができない。しかして、特に
本発明によるものでは、ＣＰＵ本体１かもメモリ装置Ｂ
に出されろアドレス信号ＡＤＤＲＥＳＳ ’に逐次ラッ
チ２１Ｃ保持させ、ＣＰＵ本体本体子いてエラー発生が
検知されたとぎにデコーダ３を使ってゲート４ン開放さ
せ、それによりラッチ２の保持内容’Ｙ ＣＰＵ本体１
が抗み込んテエラー発生の原因となった一Ｔドレスデー
タヲ得ることができろようにしている。
体本体子ドレス信号ＡＤＤＲＥＳＳとり一ドＲＥＡＤ
ｆたはライトＷＲＩＴＥのストローブ信号ケメモリ装置
Ｂに送ってデータＤＡＴＡの授受ケ行なわせろ。その際
、ＣＰＵ本体１は決められた時間内でデータＤＡＴＡの
授受を完了しようとするが、メモリ装置ｉｔ Ｂ −１
１（０でその決められた時間内ではデータＤＡＴＡ乞と
らえろことができない場合にはＲＥ Ａ Ｄ Ｙ信号ゲ
ＣＰＵＡ側に返送せずにＣＰ ＩＪ本体１ヶ待機状態に
させ、メモリ装置Ｂ側においてデータＤＡＴ／ｌともえ
られろタイミングでＲＥＡＤＹ侶号馨返送してデータＤ
ＡＴＡの授受ケ実行させることになる・ ま１こ、例えばＣＰＵ本体１のプログラムの誤りによっ
て実際には存在しないメモリ装置に対してデータの胱出
しまたは書込みの指令が与えられ１こ場合、ＲＥ Ａ
Ｄ Ｙ信号は返送されてこないことになく）。この場合
、ある時間たってもＲＥＡＤＹ（ぎ号が返送されてこな
いとＣＰＵＡ側におけろモノマルチバイブレータ７が反
転動作して、その出力ＴＯに応じて割込コントローラ６
からＣＰＵ本体１に割込信号ＩＮＴが出され、それによ
りＣＰＵ本体１はエラー発生ケ検知ｊろ。その際、従来
のものでは、ＣＰＵ本体１がエラー発生を検知した時点
ではすでに存在しないメモリ装置に対して出されたアド
レス信号がなくなってしまっているため、ＣＰＵ本体１
はエラー追跡ン付なうことができない。しかして、特に
本発明によるものでは、ＣＰＵ本体１かもメモリ装置Ｂ
に出されろアドレス信号ＡＤＤＲＥＳＳ ’に逐次ラッ
チ２１Ｃ保持させ、ＣＰＵ本体本体子いてエラー発生が
検知されたとぎにデコーダ３を使ってゲート４ン開放さ
せ、それによりラッチ２の保持内容’Ｙ ＣＰＵ本体１
が抗み込んテエラー発生の原因となった一Ｔドレスデー
タヲ得ることができろようにしている。
いま、第２図に示すように、ＣＰＵ本体本体子メモリ装
置Ｂ側にアドレス信号ＡＤＤＲＦＪＳＳ■が出されると
、それがリードＲＥＡＤ、 ライトＷＲＩＴＥのスト
ローブのオア信号（オア回路１３０田方）の立上りａの
夕４ミングでラッチ２に保持される。
置Ｂ側にアドレス信号ＡＤＤＲＦＪＳＳ■が出されると
、それがリードＲＥＡＤ、 ライトＷＲＩＴＥのスト
ローブのオア信号（オア回路１３０田方）の立上りａの
夕４ミングでラッチ２に保持される。
通常図中Ｃのタイミングで破線の如く返送されてくるは
ずのＲＥＡＤＹ信号がないと、ｂの時点でトリガされた
モノマルチバイブレータ７が設定時間の経過後ｄの時点
で反転動作して、図中ｄのタイミングでＣＰＵ本体１に
エラー発生の割込信号ＩＮＴが与えられろ。このｄ時点
ではラッチ２にアドレス信号ＡＤＤＲＦｊＳＳ■が保持
されており（そのときＣＰＵ本体ｌはすでに矢のアドレ
ス信号ＡＤＤＲＥＳＳ■ゲメモリ装＃Ｂ仙ｊに送出して
いる）、ＣＰＵ本体１はエラー発生検知によりラッチ２
の保持内谷乞読み込むことによってエラー発生の原因と
なったアドレス信号ＡＤＤＲＥＳＳ（Ｌ：を得ろことが
でき、エラー追跡ゲなすことができるようにｔＫ ６゜
しかして、ＣＰＵ本体１においてエラー発生の原因ケつ
ぎとめ、それケ修正させるような自己診断機態の発揮？
有効に行なわせろことが可朋になる。
ずのＲＥＡＤＹ信号がないと、ｂの時点でトリガされた
モノマルチバイブレータ７が設定時間の経過後ｄの時点
で反転動作して、図中ｄのタイミングでＣＰＵ本体１に
エラー発生の割込信号ＩＮＴが与えられろ。このｄ時点
ではラッチ２にアドレス信号ＡＤＤＲＦｊＳＳ■が保持
されており（そのときＣＰＵ本体ｌはすでに矢のアドレ
ス信号ＡＤＤＲＥＳＳ■ゲメモリ装＃Ｂ仙ｊに送出して
いる）、ＣＰＵ本体１はエラー発生検知によりラッチ２
の保持内谷乞読み込むことによってエラー発生の原因と
なったアドレス信号ＡＤＤＲＥＳＳ（Ｌ：を得ろことが
でき、エラー追跡ゲなすことができるようにｔＫ ６゜
しかして、ＣＰＵ本体１においてエラー発生の原因ケつ
ぎとめ、それケ修正させるような自己診断機態の発揮？
有効に行なわせろことが可朋になる。
以−ヒ、本発明によるＣＰＵ制御システムにあっては、
ＣＰＵかもメモリ装置または入出力装置にアドレス信号
とともにストローブ（Ｗ号を与え、それに応じてＣＰＵ
にＲｇＡＤＹＩｉ号が返送されてきてからデータの授受
を実行させろものにおいて、ＣＰＵかも出されるアドレ
ス信号を逐次保持させろラッチ手段と、ストローブ信号
が出されてから設定された時間がたってもＲＥＡＤＹ偏
号が返送されてこないときにＣＰＵにエラー発生の割込
イぎサン与える手段と乞設け、エラー発生の割込み時に
ＣＰＵがラッチされているアドレス信号を読み込んでエ
ラー追跡χなすことができるようにし１こもので、従来
のようにＣＰＵの制御内容ケ解析することのできる外部
機器χ別途設けろことなく、ＣＰＵ自身においてエラー
追跡を容易になすことができろという優れた利点？有し
ている。
ＣＰＵかもメモリ装置または入出力装置にアドレス信号
とともにストローブ（Ｗ号を与え、それに応じてＣＰＵ
にＲｇＡＤＹＩｉ号が返送されてきてからデータの授受
を実行させろものにおいて、ＣＰＵかも出されるアドレ
ス信号を逐次保持させろラッチ手段と、ストローブ信号
が出されてから設定された時間がたってもＲＥＡＤＹ偏
号が返送されてこないときにＣＰＵにエラー発生の割込
イぎサン与える手段と乞設け、エラー発生の割込み時に
ＣＰＵがラッチされているアドレス信号を読み込んでエ
ラー追跡χなすことができるようにし１こもので、従来
のようにＣＰＵの制御内容ケ解析することのできる外部
機器χ別途設けろことなく、ＣＰＵ自身においてエラー
追跡を容易になすことができろという優れた利点？有し
ている。
第１図は本発明によるＣＰＵ制ｆ問システムの一実施例
馨示すブロック構成図、第２図は同実施例における各部
信号のタイムチャーＩである。 Ａ・・・ＣＰＵ測 Ｂ・・・メモリ装置側 １・・・
ＣＰＵ本体 ２・・・ラッチ ３・・・デコーダ ４・
・・ゲート５・−・フリップフロップ ６・・・割込コ
ントローラ７・・・モノマルチバイブレータ ８・・・
メモリ本体９・・・デコーダ １１・・・双方同性ゲー
ト出願人代理人 烏 井 消 −２９′
馨示すブロック構成図、第２図は同実施例における各部
信号のタイムチャーＩである。 Ａ・・・ＣＰＵ測 Ｂ・・・メモリ装置側 １・・・
ＣＰＵ本体 ２・・・ラッチ ３・・・デコーダ ４・
・・ゲート５・−・フリップフロップ ６・・・割込コ
ントローラ７・・・モノマルチバイブレータ ８・・・
メモリ本体９・・・デコーダ １１・・・双方同性ゲー
ト出願人代理人 烏 井 消 −２９′
Claims (1)
- ＣＰＵからメモリ装置煮または入出力装置にアドレス信
号とともにストローブ信号ケ与え、それに応じてＣＰＵ
にＲＥＡＤｌＮ号が返送されてきてからデータの授受？
実行させるＣＰＵ制イｍシステムにおいて、ＣＰＵかも
出されるアドレス（ｇ号ケ逐次保持させろラッチ手段と
、ストローブ１菩号が出されてから設定さａた時間がた
ってもＲＥＡＤＹ（菩号が返送されてこｌよいとき［Ｃ
ＰＵにエラー発生の割込悟寸ン与える手１伎とン設け、
エラー発生の割込み１寺にＣＰＵがラッチされているア
ドレス１菩芳をＭｖみ込んでエラー追跡ケな−「ことが
できるようにしたことケ特徴とＴゐＣＰＵ制御システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165787A JPS5955551A (ja) | 1982-09-22 | 1982-09-22 | Ｃｐｕ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165787A JPS5955551A (ja) | 1982-09-22 | 1982-09-22 | Ｃｐｕ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955551A true JPS5955551A (ja) | 1984-03-30 |
Family
ID=15818993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165787A Pending JPS5955551A (ja) | 1982-09-22 | 1982-09-22 | Ｃｐｕ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180055055A (ko) | 2016-11-16 | 2018-05-25 | 박민지 | 질소가스를 이용한 맥주 충전방법 |
-
1982
- 1982-09-22 JP JP57165787A patent/JPS5955551A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180055055A (ko) | 2016-11-16 | 2018-05-25 | 박민지 | 질소가스를 이용한 맥주 충전방법 |
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