JPS595493A - Ｅｐｒｏｍ装置 - Google Patents
Ｅｐｒｏｍ装置Info
- Publication number
- JPS595493A JPS595493A JP57113895A JP11389582A JPS595493A JP S595493 A JPS595493 A JP S595493A JP 57113895 A JP57113895 A JP 57113895A JP 11389582 A JP11389582 A JP 11389582A JP S595493 A JPS595493 A JP S595493A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- terminal
- signal
- drain
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたＥＰＲＯＭ（エレクトリカリ・
プログラマブル・リード・オンリ・メモリ）装置に関す
る。
ンジスタ）で構成されたＥＰＲＯＭ（エレクトリカリ・
プログラマブル・リード・オンリ・メモリ）装置に関す
る。
ＦＡＭＯ８（フローティングゲート・アバランシュイン
ジェクションＭＯ８ＦＥＴ）のような半導体素子を記憶
菓子とするＥＰ几ＯＭ装置が公知である。このｌｌＰＲ
ＯＭ装置においては、情報書込、言い換えるとフローテ
ィングゲートへのｔ荷注入のために、例えば２５ボルト
のような書込高電圧パルスφ７を必要とする。
ジェクションＭＯ８ＦＥＴ）のような半導体素子を記憶
菓子とするＥＰ几ＯＭ装置が公知である。このｌｌＰＲ
ＯＭ装置においては、情報書込、言い換えるとフローテ
ィングゲートへのｔ荷注入のために、例えば２５ボルト
のような書込高電圧パルスφ７を必要とする。
この書込パルス発生回路の一例が第１図に示され℃いる
。この回路は書込制御信号ＷＥに従ってＭＯ８ＦＥＴＱ
３をオン／オフさせることにより、上記Ｆ Ａ Ｍ Ｏ
Ｓへの高電圧書込パルスφ７を発生させる。この場合、
ＭＯ８ＦＥＴＱ、のゲートに高電圧■ＰＰレベルのオン
信号を印加したのでは、ＦＡ Ｍ Ｏ８Ｋ供給される書
込パルスφいのレベル力Ｖ、、−Ｖｔｈと小さくなって
し普うので、ＤＤコンバータ１が設けられ又いる。すな
わち、書込制御信号ＷＥを受ける駆動ＭＵＳＦＥＴＱ、
と、負荷ＭＯ８ＦＢＴＱ、からなる入力回路の信号を受
けて、Ｌ）Ｄコンバータ１は、書込制御信号ＷＥかロウ
レベルの期間、その出力にｖＰＰ十αの高電圧を発生さ
せるもので））る。これにより、ＭＯ８ＦｇＴＱ３のソ
ース側においても、高電圧ｖＰＰレベルの書込パルスφ
いを得るようにすることができる。
。この回路は書込制御信号ＷＥに従ってＭＯ８ＦＥＴＱ
３をオン／オフさせることにより、上記Ｆ Ａ Ｍ Ｏ
Ｓへの高電圧書込パルスφ７を発生させる。この場合、
ＭＯ８ＦＥＴＱ、のゲートに高電圧■ＰＰレベルのオン
信号を印加したのでは、ＦＡ Ｍ Ｏ８Ｋ供給される書
込パルスφいのレベル力Ｖ、、−Ｖｔｈと小さくなって
し普うので、ＤＤコンバータ１が設けられ又いる。すな
わち、書込制御信号ＷＥを受ける駆動ＭＵＳＦＥＴＱ、
と、負荷ＭＯ８ＦＢＴＱ、からなる入力回路の信号を受
けて、Ｌ）Ｄコンバータ１は、書込制御信号ＷＥかロウ
レベルの期間、その出力にｖＰＰ十αの高電圧を発生さ
せるもので））る。これにより、ＭＯ８ＦｇＴＱ３のソ
ース側においても、高電圧ｖＰＰレベルの書込パルスφ
いを得るようにすることができる。
また、書込高寛用ｖ、Ｐは、書込み時にしか使用しない
ことに着目して、読出し時にはこの端子を出力ニオ−プ
ルｆｌｌＯＥなどの信号系の入力端子として用い又いる
。すなわち、胱出し時において、信号ＯＥをロウレベル
にすると、データ出力端子が高インピーダンス（フロー
ティング）状態とされるものである。
ことに着目して、読出し時にはこの端子を出力ニオ−プ
ルｆｌｌＯＥなどの信号系の入力端子として用い又いる
。すなわち、胱出し時において、信号ＯＥをロウレベル
にすると、データ出力端子が高インピーダンス（フロー
ティング）状態とされるものである。
しかし、第１図の回路において、読出し時には信号ＷＥ
がハイレベルになっており、Ｍ ＯＳＰ’ ＥＴＱ２が
オンしている。したがって、ＯＥ倍信号ハイレベルのと
きに、ＭＯ８Ｆ”ＥＴＱ、、Ｑｔを通し″′Ｃ電流消費
が行なわれる。このことは、ｇＰｋ（ＪＭ装置側から見
れば、その消費電力が増大することを意味し、よ記信号
ＯＥを形成する、例えばＴＴＬ（トランジスタ・トラン
ジスタ・ロジック）回路側から見れば、大きな電流供給
能力が要求され、所足のハイレベル確保が困難になる。
がハイレベルになっており、Ｍ ＯＳＰ’ ＥＴＱ２が
オンしている。したがって、ＯＥ倍信号ハイレベルのと
きに、ＭＯ８Ｆ”ＥＴＱ、、Ｑｔを通し″′Ｃ電流消費
が行なわれる。このことは、ｇＰｋ（ＪＭ装置側から見
れば、その消費電力が増大することを意味し、よ記信号
ＯＥを形成する、例えばＴＴＬ（トランジスタ・トラン
ジスタ・ロジック）回路側から見れば、大きな電流供給
能力が要求され、所足のハイレベル確保が困難になる。
この発明の目的は、読出動作時にて共通化された端子Ｖ
、、１０Ｅにｉ流が流れるのを防止したＥＰ）４０Ｍ装
置を提供することにある。
、、１０Ｅにｉ流が流れるのを防止したＥＰ）４０Ｍ装
置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例を示す書込パルス発生
回路の回路図が示されている。
回路の回路図が示されている。
公仰の半導体集積回路の製造技術によって、１個の半導
体基板士において形成されたＥＰＲＯＭ装置における書
込パルス発生回路として、次の回路が用いられる。
体基板士において形成されたＥＰＲＯＭ装置における書
込パルス発生回路として、次の回路が用いられる。
端子ＶＰ、１０Ｅには、書込時において例えば２５ボル
トのような高電圧■ｐｐが印加され、読出し時において
、■、。（５ボルト）すいしＯボルトのＯＦ信号が印加
される。上記読出し時での端子ｖＰＰ１０Ｅがハイレベ
ル（ｖｏｃ）ならば、Ｅ Ｐ ）４０Ｍ装置のデータ出
力端子り。Ｕ、には、ノ・イレペル又はロウレベルの読
出し信号が出力され、ロウレベルならば、上記データ出
力端子り。ＵＴは高インピーダンス（フローティング）
とされるものである。
トのような高電圧■ｐｐが印加され、読出し時において
、■、。（５ボルト）すいしＯボルトのＯＦ信号が印加
される。上記読出し時での端子ｖＰＰ１０Ｅがハイレベ
ル（ｖｏｃ）ならば、Ｅ Ｐ ）４０Ｍ装置のデータ出
力端子り。Ｕ、には、ノ・イレペル又はロウレベルの読
出し信号が出力され、ロウレベルならば、上記データ出
力端子り。ＵＴは高インピーダンス（フローティング）
とされるものである。
このようなデータ出力回路の出力制御信号ＯＥ’は、よ
記端子Ｖ、、 ／ ＯＥからの信号と続出し信号１４を
受けるゲート回路３によっ℃形成されるものである。
記端子Ｖ、、 ／ ＯＥからの信号と続出し信号１４を
受けるゲート回路３によっ℃形成されるものである。
また、この実施例の書込パルス発生回路は、次の各回路
素子ないし回路ブロックとにより構成される。
素子ないし回路ブロックとにより構成される。
上記端子ｖＰＰ１０Ｅに、エンノ・ンスメント型ＭＯ８
ＦＥＴＱ４のドレイン、ゲートが接続される。
ＦＥＴＱ４のドレイン、ゲートが接続される。
このＭＯ８ＦＢＴＱ４のソースには、エンハンスメント
型Ｍ ＯＳ ＦＩＤ ’Ｉ’ Ｑ、のドレイン、ゲート
が接続される。これらのＭ ＯＳ Ｌ” Ｅ Ｔ Ｑａ
、Ｑｓは負荷手段とし又用いられる。そし又、上記Ｍ
ＵＳＦＥＴＱ、のソースと電諒電圧ヤ。。との間には、
ディプレッション型駆動Ｍ ＯＳ Ｆ Ｅ ’１’ Ｑ
ａが設けられる。このＭＯ８ＦＥＴＱ６のゲートには、
書込制御信号ＷＥが印加さねる。こθ）Ｍ Ｏ８Ｆ １
４ ＴＱ６のしきい値電ノ＋は、上記電源′イ圧”ＣＣ
より絶対値的に小さく、言い換えると上記制御信号ＷＥ
がロウレベル（０ボルト）ならばオフし、ハイレベル（
Ｖｏｃ）ならばオンするように設定される。
型Ｍ ＯＳ ＦＩＤ ’Ｉ’ Ｑ、のドレイン、ゲート
が接続される。これらのＭ ＯＳ Ｌ” Ｅ Ｔ Ｑａ
、Ｑｓは負荷手段とし又用いられる。そし又、上記Ｍ
ＵＳＦＥＴＱ、のソースと電諒電圧ヤ。。との間には、
ディプレッション型駆動Ｍ ＯＳ Ｆ Ｅ ’１’ Ｑ
ａが設けられる。このＭＯ８ＦＥＴＱ６のゲートには、
書込制御信号ＷＥが印加さねる。こθ）Ｍ Ｏ８Ｆ １
４ ＴＱ６のしきい値電ノ＋は、上記電源′イ圧”ＣＣ
より絶対値的に小さく、言い換えると上記制御信号ＷＥ
がロウレベル（０ボルト）ならばオフし、ハイレベル（
Ｖｏｃ）ならばオンするように設定される。
また、上記制御信号ＷＥは、そのソースが接地されたエ
ンハンスメント２！！ＭＯｓＦＢＴＱ７のゲートにも目
］１７１１Ｏさねている。このＭＯ８ＦＥＴＱ７のドレ
インと、よｄ己ＭＯ８ＦｇＴＱ、のドレイン（ＭＯ８Ｆ
ＥＴＱ、との接続点）との間には、コンデンサ０が設け
られる。
ンハンスメント２！！ＭＯｓＦＢＴＱ７のゲートにも目
］１７１１Ｏさねている。このＭＯ８ＦＥＴＱ７のドレ
インと、よｄ己ＭＯ８ＦｇＴＱ、のドレイン（ＭＯ８Ｆ
ＥＴＱ、との接続点）との間には、コンデンサ０が設け
られる。
このＭｏ５ｐａ’ｒｑ、のドレイン出力は、電圧発生回
路２の起動信号として用いられる。この電圧発生回路２
は、上記ＭＯ８Ｅｉ’ＥＴＱ、 ドレイン側がハイレ
ベルになることによっ又起動され、その出力にＶｐｐ＋
Ｖ１ｈ以上の高電圧ｖＰＰ＋αを発生さるものである。
路２の起動信号として用いられる。この電圧発生回路２
は、上記ＭＯ８Ｅｉ’ＥＴＱ、 ドレイン側がハイレ
ベルになることによっ又起動され、その出力にＶｐｐ＋
Ｖ１ｈ以上の高電圧ｖＰＰ＋αを発生さるものである。
Ｍ ＯＳ ｌ！’ Ｅ Ｔ Ｑ ｓは、この高電圧Ｖｐ
ｐ十αを受げ又そのドレインに印加されている書込用高
電圧ｖＰＰをレベル損失させることなくソース１則に出
力させることにより、書込パルスφ７を形成する。この
書込パルスφ７は、公知のＥＰＲＯＭの書込パルスとし
て用いら４る。
ｐ十αを受げ又そのドレインに印加されている書込用高
電圧ｖＰＰをレベル損失させることなくソース１則に出
力させることにより、書込パルスφ７を形成する。この
書込パルスφ７は、公知のＥＰＲＯＭの書込パルスとし
て用いら４る。
上記端子Ｖ、Ｐ／（、） Ｅに、書込用高電圧ＶＰＰが
印力口されている状態で、書込制御信号ＷＥがハイレベ
ルのときには、Ｍ ＯＳ Ｆ ＥＴ Ｑａ 、Ｑ？がオ
ンしている。このＭＯ８ＦＥＴＱ７のオンにより、電圧
発生回路２の出力レベルがロウレベルとなってＭＯ８Ｆ
ＥＴＱ、がオフしている。
印力口されている状態で、書込制御信号ＷＥがハイレベ
ルのときには、Ｍ ＯＳ Ｆ ＥＴ Ｑａ 、Ｑ？がオ
ンしている。このＭＯ８ＦＥＴＱ７のオンにより、電圧
発生回路２の出力レベルがロウレベルとなってＭＯ８Ｆ
ＥＴＱ、がオフしている。
この状態で上記信号ＷＥをロウレベルにするとＭＯ８Ｉ
ｉ’ｇＴＱ、、Ｑ７が共にオフする。しだがって、、
Ｖ −２Ｖｔｈのハイレベル信号がコンデン ′Ｐ すＯを介し℃電圧発生回路２に伝えられるので、電圧発
生回路２は、上記高電圧ＶＰＰ＋αを発生させるので、
ＭＯ８ＦＥＴＱ、がオンして書込パルスφ７が出力され
ることになる。
ｉ’ｇＴＱ、、Ｑ７が共にオフする。しだがって、、
Ｖ −２Ｖｔｈのハイレベル信号がコンデン ′Ｐ すＯを介し℃電圧発生回路２に伝えられるので、電圧発
生回路２は、上記高電圧ＶＰＰ＋αを発生させるので、
ＭＯ８ＦＥＴＱ、がオンして書込パルスφ７が出力され
ることになる。
上記信号ＷＥがハイレベルに復旧すると、ＭＯ８ＦＥＴ
Ｑ、、Ｑ、かオンし壬、上記もとの状態になり書込動作
が終了する。
Ｑ、、Ｑ、かオンし壬、上記もとの状態になり書込動作
が終了する。
上記端子ｖｐｐ ／ ＯＢに、５ボルトないしＯボルト
の制御信号ＯＥが印加される読出時におい又、上記書込
制御信号ＷＥは常にハイレベルとされている。したがっ
て、ＭＯ８Ｆ’ｇＴＱ、、Ｑ７は共にオンしている。こ
の状態で上記信号ＯＥがハイレベルのときに、このハイ
レベル電位はｖｃｃ以下となるので両者の間では電流が
流れない。
の制御信号ＯＥが印加される読出時におい又、上記書込
制御信号ＷＥは常にハイレベルとされている。したがっ
て、ＭＯ８Ｆ’ｇＴＱ、、Ｑ７は共にオンしている。こ
の状態で上記信号ＯＥがハイレベルのときに、このハイ
レベル電位はｖｃｃ以下となるので両者の間では電流が
流れない。
また、’ｌ’ Ｔ Ｌ回路側の電圧変動により、上記信
号ＯＢが５ボルト＋１０ ％程度変化しても、その変動
幅に対してＭ ＯＳ Ｆ Ｅｌ、” Ｑ４ 、Ｑ！のし
きい値電圧の和を大きく設定し又おけば、Ｍ ＯＳ Ｆ
ＥＴＱ４ 、Ｑａが、ｔ７Ｌ”ｉ（、端子ｖ１，１０
Ｅから端子■ｃｃに同ってｔ流が流れることはない。ま
た、ＭＯ８ＦＥＴＱ４ 、Ｑｓ とＭＯ８ＦＥＴＱ７
との間は、コンデンサＯによって直流的にカントされ又
いるので、直流電流が流れることはない。
号ＯＢが５ボルト＋１０ ％程度変化しても、その変動
幅に対してＭ ＯＳ Ｆ Ｅｌ、” Ｑ４ 、Ｑ！のし
きい値電圧の和を大きく設定し又おけば、Ｍ ＯＳ Ｆ
ＥＴＱ４ 、Ｑａが、ｔ７Ｌ”ｉ（、端子ｖ１，１０
Ｅから端子■ｃｃに同ってｔ流が流れることはない。ま
た、ＭＯ８ＦＥＴＱ４ 、Ｑｓ とＭＯ８ＦＥＴＱ７
との間は、コンデンサＯによって直流的にカントされ又
いるので、直流電流が流れることはない。
また、十配信−＠ＯＥがロウレベルのときには、ＭＯ８
ＦＥＴＱ４．Ｑｅが逆バイアス（逆方向電圧）となるの
でオフして、電源電圧■ｃｃから端子■ＰＰ１０Ｅに向
って逆［流が流れることもない。
ＦＥＴＱ４．Ｑｅが逆バイアス（逆方向電圧）となるの
でオフして、電源電圧■ｃｃから端子■ＰＰ１０Ｅに向
って逆［流が流れることもない。
これにより、読出し時での直流電流が流れないので、Ｄ
ＦＲＯＭ−＋４置として低消費電力化を図ることができ
る。捷だ、ＴＴＬ回路でのＯＥ信号発生回路では、その
負荷インピーダンスが大きいので、駆動能力の小さなＴ
ＴＬ回路によって、高速なＯＥ倍信号発生させることが
でき、号だ１個のＴＴＬで多数のＥＰＲＯＭを駆動する
ことができる。
ＦＲＯＭ−＋４置として低消費電力化を図ることができ
る。捷だ、ＴＴＬ回路でのＯＥ信号発生回路では、その
負荷インピーダンスが大きいので、駆動能力の小さなＴ
ＴＬ回路によって、高速なＯＥ倍信号発生させることが
でき、号だ１個のＴＴＬで多数のＥＰＲＯＭを駆動する
ことができる。
この実施例において、電圧発生回路２の具体的構成は、
子連のような高電圧Ｖｐｐ十αを形成するものであれば
伺んであってもよい。この発明は、ＦＡＭＯ８のような
記憶素子を用いたｇＰｌ−ＬＯＭ装置に広く適用１゛る
ことができる。
子連のような高電圧Ｖｐｐ十αを形成するものであれば
伺んであってもよい。この発明は、ＦＡＭＯ８のような
記憶素子を用いたｇＰｌ−ＬＯＭ装置に広く適用１゛る
ことができる。
第１図は、従来技術の一例を示す回路図、第２図は、こ
の発明の一実施例を示す回路図である。 １・・・］）Ｄコンバータ、２・・ゲー ト、３・・・
を圧発生回路。
の発明の一実施例を示す回路図である。 １・・・］）Ｄコンバータ、２・・ゲー ト、３・・・
を圧発生回路。
Claims (1)
- 【特許請求の範囲】 １、信号系（例えばＯＥ）と書込用高電圧電源系■ＰＰ
とが共通に入力される端子（Ｖ、、１０Ｅ）と、この端
子（ｖｐｐｌｏＷ）にそのゲート、ドレインが接続され
たエンへンヌメント型負荷ＭＯ８ＦＥＴＱ４ と、この
ＭＯ８ＦＢ’Ｉ”Ｑ、のソースと電源電圧■ｃｃとの間
に設けられ、そのゲートに書込制御信号ＷＥが印加さね
、そのしきい値電圧が絶対値的に上記電源電圧Ｖ。Ｃよ
り小さな値に設足されたディプレッション型駆動ＭＯ８
ＦＥＴＱ６と、そのゲートに上記書込制御信号ＷＥが印
加され、そのソースが接地され、そのドレインと上記Ｍ
Ｏ８ＦＥＴＱ、のドレイン出力との１ｉ１３にコンデン
サＣが設けられたエンハンスメント型ＭＯ８ＦＥＴＱ７
と、このＭＯ８ＦＥ′ＰＱ、からのドレイン出力を受け
て、上記書込用高電圧ｖＰＰより高い電圧を形成して、
書込パルスφ７を発生させる電圧発生回路とを含むこと
を％徴とするＥｐｍｏＭ装置。 ２、上記ＭＵ Ｓ Ｆ Ｅ ＴＱａのドレインと端子■
ＰＰ１０Ｅとの間には、上記ＭＯ８ＦＥＴＱ４を含めて
上記端子Ｖ、Ｐ１０Ｅからの電流を流す複数のダイオー
ド形態のＭＯＳＦＥＴが設けられるものであることを特
徴とする特許請求の範囲第１項記載のＥＰ）ＬＯＭ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113895A JPS595493A (ja) | 1982-07-02 | 1982-07-02 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113895A JPS595493A (ja) | 1982-07-02 | 1982-07-02 | Ｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595493A true JPS595493A (ja) | 1984-01-12 |
Family
ID=14623830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113895A Pending JPS595493A (ja) | 1982-07-02 | 1982-07-02 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864541A (en) * | 1986-09-30 | 1989-09-05 | Thomson Composants Militaires & Spaciaux | Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory |
-
1982
- 1982-07-02 JP JP57113895A patent/JPS595493A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864541A (en) * | 1986-09-30 | 1989-09-05 | Thomson Composants Militaires & Spaciaux | Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory |
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