JPS595489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS595489A JPS595489A JP57114927A JP11492782A JPS595489A JP S595489 A JPS595489 A JP S595489A JP 57114927 A JP57114927 A JP 57114927A JP 11492782 A JP11492782 A JP 11492782A JP S595489 A JPS595489 A JP S595489A
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- time
- alpha
- alpha particles
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、アルファ線によるソフト・エラーを防止で
きるダイナミック型の牛導体記憶装装置に関する。
きるダイナミック型の牛導体記憶装装置に関する。
従来、ダイナミック型の半導体記憶装置は、第１図に示
すような単位記憶セルがマトリックス状に配設されて構
成される。すなわち、ビット線ＢＬと基準電位供給源Ｖ
との間にスイッチング用のＭＯＳ ）ランジスタＱおよ
びＭＯＳキャパシタＣが直列接続され、上記トランジス
タ。のダート電極はワード線ＷＬに接続される。そして
、ワード線およびビット線によって選択されたメモリセ
ルのスイッチング用ＭＯ８）ランジスタがオン状態とな
シ、キャパシタに電荷が蓄積されて配憶保持が行なわれ
るとともに、キャパシタＣに蓄積された電荷はスイッチ
ング用のトランジスタを介してビット線上に読み出され
る。
すような単位記憶セルがマトリックス状に配設されて構
成される。すなわち、ビット線ＢＬと基準電位供給源Ｖ
との間にスイッチング用のＭＯＳ ）ランジスタＱおよ
びＭＯＳキャパシタＣが直列接続され、上記トランジス
タ。のダート電極はワード線ＷＬに接続される。そして
、ワード線およびビット線によって選択されたメモリセ
ルのスイッチング用ＭＯ８）ランジスタがオン状態とな
シ、キャパシタに電荷が蓄積されて配憶保持が行なわれ
るとともに、キャパシタＣに蓄積された電荷はスイッチ
ング用のトランジスタを介してビット線上に読み出され
る。
読み出した記憶情報の判定は、ビット線上に耽み出され
た電荷とダミーセルの基準電荷とをセンスアンプによっ
て比較してなされる。
た電荷とダミーセルの基準電荷とをセンスアンプによっ
て比較してなされる。
ところで、上述したダイナミック型の記憶装置は、キャ
パシタに蓄えられた電荷によって記憶情報の保持を行な
うので、リーク等によって蓄積された電荷が失なわれる
と記憶情報の誤判定につながりやすい。特に、プロセス
的、設計的に対処しにくい誤動作モードとして、アルフ
ァ線によるソフト・エラーがある。これは、半導体記憶
装置のパッケージに含捷れている極く微１″のウラン（
Ｕ、）やトリウム（Ｔｈ ”）の原子の放出するα粒子
が半導体基板に入射した時、多数の電子−正孔対が発生
し、この発生した電子が収集されることによって記憶内
容がこわされるものである。
パシタに蓄えられた電荷によって記憶情報の保持を行な
うので、リーク等によって蓄積された電荷が失なわれる
と記憶情報の誤判定につながりやすい。特に、プロセス
的、設計的に対処しにくい誤動作モードとして、アルフ
ァ線によるソフト・エラーがある。これは、半導体記憶
装置のパッケージに含捷れている極く微１″のウラン（
Ｕ、）やトリウム（Ｔｈ ”）の原子の放出するα粒子
が半導体基板に入射した時、多数の電子−正孔対が発生
し、この発生した電子が収集されることによって記憶内
容がこわされるものである。
上述したα粒子による誤動作を防止するために、従来は
半導体記憶装置の表面にポリ・イミド等の樹脂をコーテ
ィングすることが行なわれている。このような構成によ
れは、パッケージから半導体表面に向ってα粒子が放出
されても、コーティングした樹脂層でブロックされて半
導体表面にまで達しないため、デバイス動作は影響を受
けない。
半導体記憶装置の表面にポリ・イミド等の樹脂をコーテ
ィングすることが行なわれている。このような構成によ
れは、パッケージから半導体表面に向ってα粒子が放出
されても、コーティングした樹脂層でブロックされて半
導体表面にまで達しないため、デバイス動作は影響を受
けない。
しかし、このような樹脂のコーティングにはいくつかの
問題を含んでいる。まず第１に、パッケージから放出さ
れたα粒子は確かにブロックできるが、コーティングし
た樹脂自身から放出されるα粒子が半導体表面に達して
不良を起こす可能性がある。もちろん、コーティングす
る樹脂にはα粒子を放出する元素を含まぬものを選ぶが
、極く微量に含まれている場合の検出、除去は離しい。
問題を含んでいる。まず第１に、パッケージから放出さ
れたα粒子は確かにブロックできるが、コーティングし
た樹脂自身から放出されるα粒子が半導体表面に達して
不良を起こす可能性がある。もちろん、コーティングす
る樹脂にはα粒子を放出する元素を含まぬものを選ぶが
、極く微量に含まれている場合の検出、除去は離しい。
一方極く微量のα粒子でも不良を起こす原因となり、こ
のような記憶装置を多数使用するシステムにおいては大
なき問題となる。また、過度に純化された物質を用いれ
ば不良を防止できるが、コストが高くなシ、安価で高性
能なデバイスが得られない。
のような記憶装置を多数使用するシステムにおいては大
なき問題となる。また、過度に純化された物質を用いれ
ば不良を防止できるが、コストが高くなシ、安価で高性
能なデバイスが得られない。
第２に、従来は１μｍ程度の厚さの薄膜のみを使用して
いた工程に、数１０μｍの樹脂膜を導入することになる
ため、その加工の方法あるいは新しい物質がデバイスに
与える影響等まだ未解決の問題も多い。
いた工程に、数１０μｍの樹脂膜を導入することになる
ため、その加工の方法あるいは新しい物質がデバイスに
与える影響等まだ未解決の問題も多い。
上述したソフト・エラーによる不良は、デバイスの高密
度化、高集積化に伴なって著しい増加を示すことが予想
されており、今後、超ＬＳＩの時代を迎えるにあたって
深刻な問題となっている。
度化、高集積化に伴なって著しい増加を示すことが予想
されており、今後、超ＬＳＩの時代を迎えるにあたって
深刻な問題となっている。
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、アルファ粒子による誤動作
（ソフト・エラー）を防止できるイ１頼件の高いダイナ
ミック型の半導体記憶装置を提供することでおる。
、その目的とするところは、アルファ粒子による誤動作
（ソフト・エラー）を防止できるイ１頼件の高いダイナ
ミック型の半導体記憶装置を提供することでおる。
すなわち、この発明においては、上記第１図の回路構成
に加えて、ビット線ＢＬとスイッチング用のＭＯＳ ）
ランジスタＱとの間に抵抗素子を配設したもので、この
抵抗素子と記憶用キャパシタＣとの時定数が、α線によ
って発生する電流の持続時間より大きく々るように設定
したものである。
に加えて、ビット線ＢＬとスイッチング用のＭＯＳ ）
ランジスタＱとの間に抵抗素子を配設したもので、この
抵抗素子と記憶用キャパシタＣとの時定数が、α線によ
って発生する電流の持続時間より大きく々るように設定
したものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図はその構成を示すもので、上記第１図の構
成に加えて、ビット線ＢＬとスイッチング用のＭＯＳト
ランジスタＱとの間に抵抗素子Ｒを配設したものである
。そして、この抵抗素子Ｒと記憶用のキャパシタＣとで
与えられる時定数が、α粒子によって発生する電流の持
続時間よシ大きくなるように設定する。
する。第２図はその構成を示すもので、上記第１図の構
成に加えて、ビット線ＢＬとスイッチング用のＭＯＳト
ランジスタＱとの間に抵抗素子Ｒを配設したものである
。そして、この抵抗素子Ｒと記憶用のキャパシタＣとで
与えられる時定数が、α粒子によって発生する電流の持
続時間よシ大きくなるように設定する。
上記のような構成において、第３図を参照してその動作
を説明する。Ｐ型の半導体基板１１上にｎ の拡散層１
２ 、 Ｊ ２’が形成され、拡散層１２（ドレイン）
が記憶用のキャパシタＣを介して基準電位供給源■に接
続されるとともに、拡散層１２′（ンース）は抵抗素子
Ｒを介してビット線ＢＬに接続されている。ここで、ビ
ット線ＢＬの寄生容重ＣＢは、記憶用キャパシタＣに比
べて１０倍程度の大きさである。今、図示するようにア
ルファ粒子αが入射すると、その飛跡に沿って多数の電
子−正孔対が発生する。この電子−正孔対のうち、電子
はアルファ粒子αの飛跡に沿って表面のｎ 拡散層１２
′に向って動き、層拡散層１２′の回路節点の電位を引
き下げることになる。この時、ビット線ＢＬの電位が低
下するが、その変化は抵抗Ｒの挿入によってゆっくりし
たものとなる。
を説明する。Ｐ型の半導体基板１１上にｎ の拡散層１
２ 、 Ｊ ２’が形成され、拡散層１２（ドレイン）
が記憶用のキャパシタＣを介して基準電位供給源■に接
続されるとともに、拡散層１２′（ンース）は抵抗素子
Ｒを介してビット線ＢＬに接続されている。ここで、ビ
ット線ＢＬの寄生容重ＣＢは、記憶用キャパシタＣに比
べて１０倍程度の大きさである。今、図示するようにア
ルファ粒子αが入射すると、その飛跡に沿って多数の電
子−正孔対が発生する。この電子−正孔対のうち、電子
はアルファ粒子αの飛跡に沿って表面のｎ 拡散層１２
′に向って動き、層拡散層１２′の回路節点の電位を引
き下げることになる。この時、ビット線ＢＬの電位が低
下するが、その変化は抵抗Ｒの挿入によってゆっくりし
たものとなる。
アルファ線による電子の動きは極めて短時間であること
が知られており、この電流の時間変化は第４図に示すよ
うに々る。すなわち、瞬間的には３００μＡ程度の電流
が流れるが、３ＸＩＱ−＋ｏ 秒程度しか持続せずた
ち壕ち減衰する。従って、抵抗素子Ｒと記憶用キヤ・七
シタＣとの時定数を上記電流の持続時間より大きく設定
すれば、アルファ線が入射しても誤動作を生じない。
が知られており、この電流の時間変化は第４図に示すよ
うに々る。すなわち、瞬間的には３００μＡ程度の電流
が流れるが、３ＸＩＱ−＋ｏ 秒程度しか持続せずた
ち壕ち減衰する。従って、抵抗素子Ｒと記憶用キヤ・七
シタＣとの時定数を上記電流の持続時間より大きく設定
すれば、アルファ線が入射しても誤動作を生じない。
第５図は、上記抵抗素子Ｒの抵抗値を変化させてピット
線／ｉｌ：位の低下量を測定したもので、例えばビット
線のレベルが２５０ ｍＶ以上低下すると不良を起こす
回路においては、抵抗素子Ｒの抵抗値を５にΩ以上とす
れば誤動作等の不良は発生しない。
線／ｉｌ：位の低下量を測定したもので、例えばビット
線のレベルが２５０ ｍＶ以上低下すると不良を起こす
回路においては、抵抗素子Ｒの抵抗値を５にΩ以上とす
れば誤動作等の不良は発生しない。
第６図は、抵抗素子Ｒの形成例を示すもので、半導体基
板１１上に形成された不純物拡散層１２′と絶縁層１３
を介して配設された金属配線１４とのコンタクト抵抗を
利用する。ここで不純物拡散層１２′は第３図における
トランジスタＱのソース領域に相当しており、コンタク
ト抵抗の抵抗値は接触面積の調節あるいはこの接触部に
高抵抗層を形成して所定の抵抗値を得る。
板１１上に形成された不純物拡散層１２′と絶縁層１３
を介して配設された金属配線１４とのコンタクト抵抗を
利用する。ここで不純物拡散層１２′は第３図における
トランジスタＱのソース領域に相当しており、コンタク
ト抵抗の抵抗値は接触面積の調節あるいはこの接触部に
高抵抗層を形成して所定の抵抗値を得る。
このような構成によればメモリセルサイズを増大するこ
となしにソフト・エラーを防止できる。
となしにソフト・エラーを防止できる。
上述したように、半導体基板上にアルファ線が入射して
もダイナミック型半導体記憶装置のビット線の電位はほ
とんど低下しないので、ビット線電位に起因するソフト
・エラーを防止できる。ビット線以外の回路不良による
ソフト・エラーも起こシ得るが、通常はソフト・エラー
の大部分はビット線に起因すると考えられている。従っ
て、ダイナミック型の記憶装置におけるソフト・エラー
を大幅に減少させ、デ・々イスの信頼性を格段に向上で
きる。しかも、半導体記憶装置の表面に樹脂をコーティ
ングしないので、樹脂の放出するアルファ粒子に起因す
る不良も起こらず、さらに樹脂の加工の問題、樹脂がデ
バイスに与える影響等も考慮する必要は々い。
もダイナミック型半導体記憶装置のビット線の電位はほ
とんど低下しないので、ビット線電位に起因するソフト
・エラーを防止できる。ビット線以外の回路不良による
ソフト・エラーも起こシ得るが、通常はソフト・エラー
の大部分はビット線に起因すると考えられている。従っ
て、ダイナミック型の記憶装置におけるソフト・エラー
を大幅に減少させ、デ・々イスの信頼性を格段に向上で
きる。しかも、半導体記憶装置の表面に樹脂をコーティ
ングしないので、樹脂の放出するアルファ粒子に起因す
る不良も起こらず、さらに樹脂の加工の問題、樹脂がデ
バイスに与える影響等も考慮する必要は々い。
以上説明したようにこの発明によれは、アルファ粒子に
よる誤動作（ソフト・エラー）を効果的に防止できる信
頼性の高いダイナミック型の半導体記憶装置が得られる
。
よる誤動作（ソフト・エラー）を効果的に防止できる信
頼性の高いダイナミック型の半導体記憶装置が得られる
。
第１図は従来のダイナミック型半導体記憶装置における
単位記憶セルを示す回路図、第２図はこの発明の一実施
例に係るダイナミック型の半導体記憶装置における単位
記憶セルを示す回路図、第３図は上記第２図の回路の動
作を説明するための図、第４図はアルファ粒子が半導体
基板に入射されることによって発生する電流と時間との
関係を示す特性図、第５図はアルファ粒子が半導体基板
に入射されることによって低下するビット線の電位低下
量と抵抗素子の抵抗値との関係を示す特性図、第６図は
抵抗素子の形成例を示す構成図である。 ＢＬ・・・ビット線、ｗｔ、・・・ワード線、Ｑ・・・
スイッチング用のＭＯＳ ）ランジスタ、Ｃ・・・記憶
用のキヤ・（シタ、Ｒ・・・抵抗素子、１１・・・半導
体基板、１２．１２’・・・不純物拡散領域。
単位記憶セルを示す回路図、第２図はこの発明の一実施
例に係るダイナミック型の半導体記憶装置における単位
記憶セルを示す回路図、第３図は上記第２図の回路の動
作を説明するための図、第４図はアルファ粒子が半導体
基板に入射されることによって発生する電流と時間との
関係を示す特性図、第５図はアルファ粒子が半導体基板
に入射されることによって低下するビット線の電位低下
量と抵抗素子の抵抗値との関係を示す特性図、第６図は
抵抗素子の形成例を示す構成図である。 ＢＬ・・・ビット線、ｗｔ、・・・ワード線、Ｑ・・・
スイッチング用のＭＯＳ ）ランジスタ、Ｃ・・・記憶
用のキヤ・（シタ、Ｒ・・・抵抗素子、１１・・・半導
体基板、１２．１２’・・・不純物拡散領域。
Claims (2)
- （１）一端がビット線に接続されワード線の電位で導通
制御されるスイッチング用のＭＯＳ ）ランジスタと、
このトランジスタの他端と基準電位供給源との間に接続
される記憶用のキャパシタとを単位記憶セルとし、この
単位記憶セルがマトリックス状に配りされた記憶装置に
おいて、上記ビット線は半導体基板と離間した配線で形
成されこのビット線と上記スイッチング用トランジスタ
の一方の不純物拡散領域との間に抵抗素子を配設したこ
とを特徴とする半導体記憶装置０ - （２） 上記抵抗素子は、ビット線とスイッチング用
トランジスタの一方の不純物拡散領域との間のコンタク
ト抵抗から成ることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114927A JPS595489A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114927A JPS595489A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595489A true JPS595489A (ja) | 1984-01-12 |
| JPH0158595B2 JPH0158595B2 (ja) | 1989-12-12 |
Family
ID=14650100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114927A Granted JPS595489A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595489A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128749U (ja) * | 1978-02-24 | 1979-09-07 | ||
| JPS5895039A (ja) * | 1981-11-30 | 1983-06-06 | Toshiba Corp | 給紙装置 |
| JPS58108463U (ja) * | 1982-07-06 | 1983-07-23 | シャープ株式会社 | 複写機の給紙装置 |
| JPS60102349A (ja) * | 1984-06-04 | 1985-06-06 | Canon Inc | 記録装置 |
| JPS60142244U (ja) * | 1984-12-26 | 1985-09-20 | シャープ株式会社 | 複写機 |
| US5420669A (en) * | 1992-08-31 | 1995-05-30 | Kabushiki Kaisha Toshiba | Image forming apparatus having paper matching controls |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd |
-
1982
- 1982-07-02 JP JP57114927A patent/JPS595489A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128749U (ja) * | 1978-02-24 | 1979-09-07 | ||
| JPS5611775Y2 (ja) * | 1978-02-24 | 1981-03-17 | ||
| JPS5895039A (ja) * | 1981-11-30 | 1983-06-06 | Toshiba Corp | 給紙装置 |
| JPH0230974B2 (ja) * | 1981-11-30 | 1990-07-10 | Tokyo Shibaura Electric Co | |
| JPS58108463U (ja) * | 1982-07-06 | 1983-07-23 | シャープ株式会社 | 複写機の給紙装置 |
| JPS60102349A (ja) * | 1984-06-04 | 1985-06-06 | Canon Inc | 記録装置 |
| JPS6330257B2 (ja) * | 1984-06-04 | 1988-06-17 | Canon Kk | |
| JPS60142244U (ja) * | 1984-12-26 | 1985-09-20 | シャープ株式会社 | 複写機 |
| JPS6320658Y2 (ja) * | 1984-12-26 | 1988-06-08 | ||
| US5420669A (en) * | 1992-08-31 | 1995-05-30 | Kabushiki Kaisha Toshiba | Image forming apparatus having paper matching controls |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158595B2 (ja) | 1989-12-12 |
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