JPS6126160B2 - - Google Patents
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- JPS6126160B2 JPS6126160B2 JP8899881A JP8899881A JPS6126160B2 JP S6126160 B2 JPS6126160 B2 JP S6126160B2 JP 8899881 A JP8899881 A JP 8899881A JP 8899881 A JP8899881 A JP 8899881A JP S6126160 B2 JPS6126160 B2 JP S6126160B2
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- Japan
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- Expired
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- 230000007547 defect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
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- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 8
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- 238000000034 method Methods 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
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Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関する。
半導体集積回路（以下ICと略す）において、
アレイ構造を基本とするRAM、PROM等は年々
回路プロセス技術等の開発進歩により高集積化、
高ビツト化の一途にある。電気的に書込み可能な
AIM（Avalance Induced Migration）方式の半
固定記憶素子（以下、セルと略す）をアレイ構造
で有するPROM、FPLA等においても同様の傾向
がある。この種のICでは、アレイ自体と外部の
端子との間に各種の論理回路があるため、アレイ
内部の様子を詳細に知る事が困難である。そのた
め、IC製造上の歩留低下のための改善が遅れた
り、信頼性上の問題が増える等多くの欠点があ
る。
アレイ構造を基本とするRAM、PROM等は年々
回路プロセス技術等の開発進歩により高集積化、
高ビツト化の一途にある。電気的に書込み可能な
AIM（Avalance Induced Migration）方式の半
固定記憶素子（以下、セルと略す）をアレイ構造
で有するPROM、FPLA等においても同様の傾向
がある。この種のICでは、アレイ自体と外部の
端子との間に各種の論理回路があるため、アレイ
内部の様子を詳細に知る事が困難である。そのた
め、IC製造上の歩留低下のための改善が遅れた
り、信頼性上の問題が増える等多くの欠点があ
る。
第１図に16ワード、２ビツト構成の一般的な
AIM方式PROMの概略図を示す。第１図で基本回
路構成は、セルＣ、行線デコーダＤX、読み出し
用桁線デコーダＤRY1、ＤRY2、書込み用桁線デコ
ーダＤWY1、ＤWY2及びセンス回路S11…S14、S21…
S24とから成る。外部端子からみると読み出しと
書込みの切替えは、CE端子から入力される制御
信号により制御される。CE端子が低レベル時、
アドレス入力Ａx1とＡx2とが行線デコーダＤXで
デコードされ、１本の行線が選択される。さら
に、アドレス入力ＡY1とＡY2が桁線デコーダＤRY
１、ＤRY2で夫々デコードされ各々１本の桁線が選
択される。この結果、指定されたアドレスのセル
がＯB1及びＯB2を夫々介して出力端子O1，O2か
ら出力される。一方、CE端子が高レベル時、出
力端子O1及びO2を高インピーダンスにして、外
部より印加する高電圧・高電流を書込み用桁線デ
コーダＤWY1、ＤWY2を介して指定されたセルに印
加し、データを書込む。
AIM方式PROMの概略図を示す。第１図で基本回
路構成は、セルＣ、行線デコーダＤX、読み出し
用桁線デコーダＤRY1、ＤRY2、書込み用桁線デコ
ーダＤWY1、ＤWY2及びセンス回路S11…S14、S21…
S24とから成る。外部端子からみると読み出しと
書込みの切替えは、CE端子から入力される制御
信号により制御される。CE端子が低レベル時、
アドレス入力Ａx1とＡx2とが行線デコーダＤXで
デコードされ、１本の行線が選択される。さら
に、アドレス入力ＡY1とＡY2が桁線デコーダＤRY
１、ＤRY2で夫々デコードされ各々１本の桁線が選
択される。この結果、指定されたアドレスのセル
がＯB1及びＯB2を夫々介して出力端子O1，O2か
ら出力される。一方、CE端子が高レベル時、出
力端子O1及びO2を高インピーダンスにして、外
部より印加する高電圧・高電流を書込み用桁線デ
コーダＤWY1、ＤWY2を介して指定されたセルに印
加し、データを書込む。
AIM方式のPROM、FPLA等のセルには読み出
し時の微小電流（数μＡ）に対して、書込み時に
は数＋mA以上の高電流・高電圧がかかる。その
ため、セル周辺部は高耐圧化が必要である。従つ
て、セル部での耐圧チエツクを外部端子から書込
み以前に検査することが困難である。とくに、チ
エツク項目のうち、コレクター基板間のリーク電
流の検査を外部端子を通して書込み以前に行なう
ことは難しい。しかしこの種の欠陥を含むチツプ
は、後工程即ち書込み歩留、読み出し速度遅延、
信頼性上のトラブル等の誘因となる事が多い。従
つて、製品を購入した後、上記の事故が発生する
ため、ユーザー自身でプログラム可能なPROM、
FPLA等の最大の利点を損う事になる。
し時の微小電流（数μＡ）に対して、書込み時に
は数＋mA以上の高電流・高電圧がかかる。その
ため、セル周辺部は高耐圧化が必要である。従つ
て、セル部での耐圧チエツクを外部端子から書込
み以前に検査することが困難である。とくに、チ
エツク項目のうち、コレクター基板間のリーク電
流の検査を外部端子を通して書込み以前に行なう
ことは難しい。しかしこの種の欠陥を含むチツプ
は、後工程即ち書込み歩留、読み出し速度遅延、
信頼性上のトラブル等の誘因となる事が多い。従
つて、製品を購入した後、上記の事故が発生する
ため、ユーザー自身でプログラム可能なPROM、
FPLA等の最大の利点を損う事になる。
本発明の目的は高集積化、高ビツト化の一途に
あるPROM、FPLA等において製造上の種々の原
因により発生するアレイ上の耐圧性欠陥に対し
て、アレイ全体を一度に、かつ特定の検出端子も
別途設ける事なく検出可能な回路を提供する事に
ある。
あるPROM、FPLA等において製造上の種々の原
因により発生するアレイ上の耐圧性欠陥に対し
て、アレイ全体を一度に、かつ特定の検出端子も
別途設ける事なく検出可能な回路を提供する事に
ある。
本発明による半導体集積回路は電気的に書込み
可能な複数のベース開放のトランジスタから成る
半固定記憶素子のエミツタを１つの桁線コレクタ
を１つの行線で結び、複数の桁線と行線で格子を
形成した集積回路において、複数の行線に対して
それぞれカソードが接続されたダイオードを設
け、この各ダイオードのアノードを共通にツエナ
ダイオードのアノードと結合し、このツエナーダ
イオードのカソードを桁線選択外部端子に結び、
該記憶素子のコレクタと基板間の耐圧欠陥を前記
外部端子に定電圧を印加することにより容易に検
出できるようにしたことを特徴とする。
可能な複数のベース開放のトランジスタから成る
半固定記憶素子のエミツタを１つの桁線コレクタ
を１つの行線で結び、複数の桁線と行線で格子を
形成した集積回路において、複数の行線に対して
それぞれカソードが接続されたダイオードを設
け、この各ダイオードのアノードを共通にツエナ
ダイオードのアノードと結合し、このツエナーダ
イオードのカソードを桁線選択外部端子に結び、
該記憶素子のコレクタと基板間の耐圧欠陥を前記
外部端子に定電圧を印加することにより容易に検
出できるようにしたことを特徴とする。
本発明の実施例を第２図に示す。
ダイオードＤC１，…ＤC４の夫々のカソードを
対応する行線に接続し、アノード側を共通に接続
してそれをツエナーダイオードＤE1のアノードに
接続する。ツエナーダイオードＤE1のカソードは
抵抗R1を介し外部アドレス端子ＡY1に接続する。
また、行線デコーダＤxの全出力を高レベルにし
て全行線を非選択にするため、Ｄxの各入力に対
しトランジスタＴのコレクタを接続する。トラン
ジスタＴのエミツタは接地し、ベースは抵抗R3
を介して接地するとともにツエナーダイオードＤ
E2のアノードに接続する。ＤE2のカソードは抵抗
R2を介し、外部アドレス端子ＡY2に接続する。こ
こで抵抗R3は読み出し時の回路動作の安定化の
ため付加している。
対応する行線に接続し、アノード側を共通に接続
してそれをツエナーダイオードＤE1のアノードに
接続する。ツエナーダイオードＤE1のカソードは
抵抗R1を介し外部アドレス端子ＡY1に接続する。
また、行線デコーダＤxの全出力を高レベルにし
て全行線を非選択にするため、Ｄxの各入力に対
しトランジスタＴのコレクタを接続する。トラン
ジスタＴのエミツタは接地し、ベースは抵抗R3
を介して接地するとともにツエナーダイオードＤ
E2のアノードに接続する。ＤE2のカソードは抵抗
R2を介し、外部アドレス端子ＡY2に接続する。こ
こで抵抗R3は読み出し時の回路動作の安定化の
ため付加している。
本実施例の動作を以下に説明をする。説明を簡
略化するため、いまベース・コレクタ接合を使つ
たダイオードＤC1…Ｄc4の順方向電圧をＵD、ト
ランジスタＴのオン時のベース・エミツタＴのオ
ン時のベース・エミツタ電圧をＶF、ツエナーダ
イオードＤE1、ＤE2の電圧をＶZ、コレクタ・基
板間に必要な耐圧をＶXとする。検査は書込み状
態、即ちCE端子に高レベルを入力し、読み出し
用バツフアOB1，OB2を不活性にし、出力端子O1
及びO2を高インピーダンス状態にして行なう。
まず、端子ＡY2にＶZ＋ＶF以上の電圧を印加しト
ランジスタＴをON状態にする。この結果、デコ
ーダＤXの出力即ち、全行線は高レベル出力状態
に保たれる。それから端子ＡY1、抵抗R1、ツエナ
ダイオードＤE1を夫々介して全行線に電位差ＶZ
＋ＶDが与えられる。この時、端子ＡY1から見
て、端子ＡY1と基板の間の耐圧、即ち書込み歩
留、書込み後の特性等の保証に必要とされるアレ
イ上のコレクタ（全行線）基板間耐圧はＶZ＋ＶD
＋ＶX（以下Vsと総称す）で与えられる。しかる
に、全行線上のコレクタ領域と基板とに拡散工程
での耐圧性欠陥があれば、ＶSはドロツプする
し、正常であれば書込み時の要求耐圧以上の拡散
工程で設定された耐圧値迄でドロツプしない。実
際の検出では、端子ＡY1の外部に精密抵抗ＲS
（図示せず）を接続し、ＲSの開放端子側に電圧Ｖ
Sを印加し、その印加点からの電位ドロツプ（以
下△ＶBと略す）をＡY1点でモニターすればよ
い。即をち、全行線の全セルのコレクタと基板間
に耐圧異常があれば△ＵB／ＲSの電流として検出
できる。正常であれば、△ＵBがゼロで電流ゼロ
となる。
略化するため、いまベース・コレクタ接合を使つ
たダイオードＤC1…Ｄc4の順方向電圧をＵD、ト
ランジスタＴのオン時のベース・エミツタＴのオ
ン時のベース・エミツタ電圧をＶF、ツエナーダ
イオードＤE1、ＤE2の電圧をＶZ、コレクタ・基
板間に必要な耐圧をＶXとする。検査は書込み状
態、即ちCE端子に高レベルを入力し、読み出し
用バツフアOB1，OB2を不活性にし、出力端子O1
及びO2を高インピーダンス状態にして行なう。
まず、端子ＡY2にＶZ＋ＶF以上の電圧を印加しト
ランジスタＴをON状態にする。この結果、デコ
ーダＤXの出力即ち、全行線は高レベル出力状態
に保たれる。それから端子ＡY1、抵抗R1、ツエナ
ダイオードＤE1を夫々介して全行線に電位差ＶZ
＋ＶDが与えられる。この時、端子ＡY1から見
て、端子ＡY1と基板の間の耐圧、即ち書込み歩
留、書込み後の特性等の保証に必要とされるアレ
イ上のコレクタ（全行線）基板間耐圧はＶZ＋ＶD
＋ＶX（以下Vsと総称す）で与えられる。しかる
に、全行線上のコレクタ領域と基板とに拡散工程
での耐圧性欠陥があれば、ＶSはドロツプする
し、正常であれば書込み時の要求耐圧以上の拡散
工程で設定された耐圧値迄でドロツプしない。実
際の検出では、端子ＡY1の外部に精密抵抗ＲS
（図示せず）を接続し、ＲSの開放端子側に電圧Ｖ
Sを印加し、その印加点からの電位ドロツプ（以
下△ＶBと略す）をＡY1点でモニターすればよ
い。即をち、全行線の全セルのコレクタと基板間
に耐圧異常があれば△ＵB／ＲSの電流として検出
できる。正常であれば、△ＵBがゼロで電流ゼロ
となる。
従つて本発明は検出時の測定条件、環境を選ば
ず、ウエハース状態で容易に微小リーク電流も検
出でき、拡散工程へのフイードバツクを早め、ま
た書き込み歩留の向上、書込み後の特性の保証に
つながる。アレイサイズが大きくなればチツプサ
イズ縮少のために同一拡散配線層で形成される一
本の行線に接続されるセルのコレクタ数は増大
し、その欠陥の発生率は高くなる。また本発明は
AIM方式のPROM、FPLA等に限らず、各種のア
レイ構造のICで応用が可能であり、効果は大で
ある。
ず、ウエハース状態で容易に微小リーク電流も検
出でき、拡散工程へのフイードバツクを早め、ま
た書き込み歩留の向上、書込み後の特性の保証に
つながる。アレイサイズが大きくなればチツプサ
イズ縮少のために同一拡散配線層で形成される一
本の行線に接続されるセルのコレクタ数は増大
し、その欠陥の発生率は高くなる。また本発明は
AIM方式のPROM、FPLA等に限らず、各種のア
レイ構造のICで応用が可能であり、効果は大で
ある。
第１図に従来のAIM方式の16ワード、２ビツ
ト構成PROMの概略図、第２図は本発明の一実施
例を示す概略図である。 Ａx1、Ａx2、ＡY1、ＡY2……アドレス入力端
子、ＤX、ＤWY1、ＤWY2、ＤRY1ＤRY2……デコー
ダ。
ト構成PROMの概略図、第２図は本発明の一実施
例を示す概略図である。 Ａx1、Ａx2、ＡY1、ＡY2……アドレス入力端
子、ＤX、ＤWY1、ＤWY2、ＤRY1ＤRY2……デコー
ダ。
Claims (1)
- １ 電気的に書込み可能な複数のベース開放のト
ランジスタから成る半固定記憶素子のエミツタを
１つの桁線、コレクタを１つの行線で結び、複数
の桁線と該行線とで格子を形成した半導体集積回
路において、複数の行線に対してそれぞれダイオ
ードのカソードを結び、前記ダイオードのアノー
ドを共通にツエナダイオードのアノードに接続
し、該ツエナダイオードのカソードを桁線選択外
部端子に接続することによつて、該記憶素子のコ
レクタと基板間の耐圧欠陥を前記外部端子に定電
圧を印加することにより容易に検出できるように
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899881A JPS57203294A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899881A JPS57203294A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203294A JPS57203294A (en) | 1982-12-13 |
| JPS6126160B2 true JPS6126160B2 (ja) | 1986-06-19 |
Family
ID=13958473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8899881A Granted JPS57203294A (en) | 1981-06-10 | 1981-06-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203294A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182261U (ja) * | 1984-11-05 | 1986-05-31 | ||
| JPS6442451U (ja) * | 1987-09-10 | 1989-03-14 | ||
| JPH03165247A (ja) * | 1989-11-24 | 1991-07-17 | Yamatake Honeywell Co Ltd | 感湿装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US7813157B2 (en) | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
-
1981
- 1981-06-10 JP JP8899881A patent/JPS57203294A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182261U (ja) * | 1984-11-05 | 1986-05-31 | ||
| JPS6442451U (ja) * | 1987-09-10 | 1989-03-14 | ||
| JPH03165247A (ja) * | 1989-11-24 | 1991-07-17 | Yamatake Honeywell Co Ltd | 感湿装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203294A (en) | 1982-12-13 |
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