JPS5952838A - 基板エツチング法 - Google Patents
基板エツチング法Info
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- JPS5952838A JPS5952838A JP16552482A JP16552482A JPS5952838A JP S5952838 A JPS5952838 A JP S5952838A JP 16552482 A JP16552482 A JP 16552482A JP 16552482 A JP16552482 A JP 16552482A JP S5952838 A JPS5952838 A JP S5952838A
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- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 23
- 230000003287 optical effect Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 abstract description 5
- 239000008151 electrolyte solution Substances 0.000 abstract 1
- 210000001331 nose Anatomy 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置製造法の１つである基板エツチ
ング法に関し、％４こエツチングによる基板の貫通孔形
成法の改良に関するものである。
ング法に関し、％４こエツチングによる基板の貫通孔形
成法の改良に関するものである。
基板に貫通孔を形成することは、マイクロ波回路におけ
るマイクロストリップ伝送線路系の導通。
るマイクロストリップ伝送線路系の導通。
接地をとったり、あるいはＦＥＴのソース電極を接地し
てンースイングクタンスを低減させたりするなどのため
に用いられる重要な技術である。
てンースイングクタンスを低減させたりするなどのため
に用いられる重要な技術である。
そして従来からこの貫通孔を形成する方法として、エツ
チング液によってエツチングを行なう方法が用いられて
いる。従来のエツチング深では、エツチング液の濃度、
温度等を制御することによってエツチング速度を決定す
るようにしており、所望のエツチング量を得るためには
工゛ンチング速度よりエツチング時間を計算して、エツ
チング終了点を推定する必要があった。
チング液によってエツチングを行なう方法が用いられて
いる。従来のエツチング深では、エツチング液の濃度、
温度等を制御することによってエツチング速度を決定す
るようにしており、所望のエツチング量を得るためには
工゛ンチング速度よりエツチング時間を計算して、エツ
チング終了点を推定する必要があった。
次にこの従来のエツチング法による貫通孔形成工程の１
例を第１図に示す。ＦＥＴのソース電極を接地する場合
等、直径５０μｍ程度の貫通孔を形成する場合には、ま
ず基板（１）に図（ａ）に示すようにその入面（１ａ）
より直径５０μｍ、深さ２０〜３０μｍ程度の表面孔（
２）を適宜形成し、その後該基板（１）に図（ｂ）に示
すようｔこそり裏面（１ｂ）より深さ１７０〜１８０μ
ｍ程度の凹状の裏面孔（３）をエツチングにより形成し
てこの裏面孔（３）と各表面孔（２）とを連通させ、こ
れによって図（Ｃ）に示すような貫通孔１４）を形成し
ている。そしてこの場合、エツチング速度からエツチン
グ時間を決定し、エツチング終了点を推定してエツチン
グを停止した後、貫通孔の状態を顕微鏡で観察してその
良否を確認するようにしていた。なお図中、（５）〜（
７）はＦＥＴのドレイン、ソース、ゲートの各電極であ
る。
例を第１図に示す。ＦＥＴのソース電極を接地する場合
等、直径５０μｍ程度の貫通孔を形成する場合には、ま
ず基板（１）に図（ａ）に示すようにその入面（１ａ）
より直径５０μｍ、深さ２０〜３０μｍ程度の表面孔（
２）を適宜形成し、その後該基板（１）に図（ｂ）に示
すようｔこそり裏面（１ｂ）より深さ１７０〜１８０μ
ｍ程度の凹状の裏面孔（３）をエツチングにより形成し
てこの裏面孔（３）と各表面孔（２）とを連通させ、こ
れによって図（Ｃ）に示すような貫通孔１４）を形成し
ている。そしてこの場合、エツチング速度からエツチン
グ時間を決定し、エツチング終了点を推定してエツチン
グを停止した後、貫通孔の状態を顕微鏡で観察してその
良否を確認するようにしていた。なお図中、（５）〜（
７）はＦＥＴのドレイン、ソース、ゲートの各電極であ
る。
しかしながら従来のエツチング法では、エツチング液の
＃度、温度の制御に失敗すると、エツチング時間が同一
であっても、エツチング量が多過ぎたり、少な過ぎたり
してしまう結果となった。
＃度、温度の制御に失敗すると、エツチング時間が同一
であっても、エツチング量が多過ぎたり、少な過ぎたり
してしまう結果となった。
・管に上述の裏面孔（３）を形成する場合には、基板ｆ
ｉｌの厚さ２００μｍ程度のうち２０〜３０μｍ査残し
て。
ｉｌの厚さ２００μｍ程度のうち２０〜３０μｍ査残し
て。
１７０〜１８０μｍのエツチングを行なうのであるから
。
。
エツチング創：が多過ぎることがあってはならないので
あるが、実際にはエツチング液制御の失敗による半導体
装置製作の失敗が頻繁に生じ、歩留りの低下を招き、バ
ッチ処理が困難になるという欠点があった。
あるが、実際にはエツチング液制御の失敗による半導体
装置製作の失敗が頻繁に生じ、歩留りの低下を招き、バ
ッチ処理が困難になるという欠点があった。
この発明は以上のような従来の欠点を除去するためにな
されたもので、基板をエツチング液でエツチングする場
合において、基板にエツチングを行なう面と反対側の面
から電極を所定深さまで埋込み、この基板をエツチング
液に浸漬してエツチングを行ない、上記埋込電使がエツ
チング液中に露出したときにその露出を検出してエツチ
ングを終了させることにより、エツチング中にその終了
点を直接検出できるようにした基板エツチング法を提供
することを目的としている。
されたもので、基板をエツチング液でエツチングする場
合において、基板にエツチングを行なう面と反対側の面
から電極を所定深さまで埋込み、この基板をエツチング
液に浸漬してエツチングを行ない、上記埋込電使がエツ
チング液中に露出したときにその露出を検出してエツチ
ングを終了させることにより、エツチング中にその終了
点を直接検出できるようにした基板エツチング法を提供
することを目的としている。
以下本発明の一実施例を図について説明する。
第２図及び第３図は本発明の一実施例の方法によるエツ
チング工程を示し、これは電解負のエツチング液を用い
た半絶縁性基板のエツチング法である。基板（１）の厚
さを【、所望のエツチング深さを３とすると、まず基板
（１）にエツチングを行なう面（１ｂ）と反対側の面（
１α）より電極（８）を深さ【−３まで埋込み、この基
板（１）を板（９）に取例けるとともに、上記埋込電極
（８）を配線（１０）によって電流検出器１１１１ 、
電源（１２及び外部電極＋１３）に直列に接続して電流
を検出する回路０４）を構成する。ここでエツチング液
０５１が埋込電極（８）に達する前は、電流をできるだ
け少なくする必要があることから、基板（１）を取付け
る板（９）は絶縁板であることが望ましく、又配線ａω
は埋込電極（８）以外には導通しないよう絶縁板（９）
に埋込む。
チング工程を示し、これは電解負のエツチング液を用い
た半絶縁性基板のエツチング法である。基板（１）の厚
さを【、所望のエツチング深さを３とすると、まず基板
（１）にエツチングを行なう面（１ｂ）と反対側の面（
１α）より電極（８）を深さ【−３まで埋込み、この基
板（１）を板（９）に取例けるとともに、上記埋込電極
（８）を配線（１０）によって電流検出器１１１１ 、
電源（１２及び外部電極＋１３）に直列に接続して電流
を検出する回路０４）を構成する。ここでエツチング液
０５１が埋込電極（８）に達する前は、電流をできるだ
け少なくする必要があることから、基板（１）を取付け
る板（９）は絶縁板であることが望ましく、又配線ａω
は埋込電極（８）以外には導通しないよう絶縁板（９）
に埋込む。
次にこのように電極（８）を埋込んだ基板（１）、絶縁
板（９）及び外部電極０３）をエツチング液（１５）に
浸漬し、基板（１）の表ｉｆ＋ （ｌｂ）をエツチング
する。そして基板（８）のエツチングが進行して、エツ
チング深さがλになると、埋込ｘ： 惟（８１の先端が
エツチング液（１９に露出する。このエツチング液（１
５）は電解質であることから、電源ｔ１２１ ＋外部電
極（ＩＪ、電解液（１５） 、埋込電極（８）Ｉ電流検
出回路及び電源（１２１の経路で電流が流れる。この電
流増加は電流検出器（ＩＩ）によって検出できるりで、
この電流増加を検出したときにエツチングを終了させる
。
板（９）及び外部電極０３）をエツチング液（１５）に
浸漬し、基板（１）の表ｉｆ＋ （ｌｂ）をエツチング
する。そして基板（８）のエツチングが進行して、エツ
チング深さがλになると、埋込ｘ： 惟（８１の先端が
エツチング液（１９に露出する。このエツチング液（１
５）は電解質であることから、電源ｔ１２１ ＋外部電
極（ＩＪ、電解液（１５） 、埋込電極（８）Ｉ電流検
出回路及び電源（１２１の経路で電流が流れる。この電
流増加は電流検出器（ＩＩ）によって検出できるりで、
この電流増加を検出したときにエツチングを終了させる
。
以上のような本実施例のエツチング法では、基板（１）
に埋込んだ電極（８）と外部電極ＯＪ間の電気導通から
エツチング終了点を検出しているので、エツチング終了
点を従来のようなエツチング速度からの推定ではな（、
エツチング中に直接検出することが可能となり、又特に
重要な効果としてエツチング液の濃度、温度等を高精度
に制御する必要がなくなった。その結果半導体装置製作
の失敗は大きく低減され、歩留りは大きく向上し、又バ
ッチ処理が可能となった。
に埋込んだ電極（８）と外部電極ＯＪ間の電気導通から
エツチング終了点を検出しているので、エツチング終了
点を従来のようなエツチング速度からの推定ではな（、
エツチング中に直接検出することが可能となり、又特に
重要な効果としてエツチング液の濃度、温度等を高精度
に制御する必要がなくなった。その結果半導体装置製作
の失敗は大きく低減され、歩留りは大きく向上し、又バ
ッチ処理が可能となった。
また第４図は本発明の他の実施例を示し、図において第
２，３図と同一符号は両図と同一のものを示す。この実
施例では、基板（１）に２つの埋込電極（８）を設け、
両埋込電極（８）間に配線（１０）によって電流検出器
０Ｄ及び電源（１りを直列に接続して電流検出回路（Ｉ
Ｉを構成しており、上記両埋込電換（８）がエツチング
液０５）に露出したときに両電極（８）間の電気導通か
らエツチング終了点を検出するようになっている。
２，３図と同一符号は両図と同一のものを示す。この実
施例では、基板（１）に２つの埋込電極（８）を設け、
両埋込電極（８）間に配線（１０）によって電流検出器
０Ｄ及び電源（１りを直列に接続して電流検出回路（Ｉ
Ｉを構成しており、上記両埋込電換（８）がエツチング
液０５）に露出したときに両電極（８）間の電気導通か
らエツチング終了点を検出するようになっている。
木実施例においても上記実施例と全く同様の効果を得る
ことができる。
ことができる。
なお上記２つの実施例では埋込電極りエツチング液沖へ
の露出を電気的に検出するようにしたが、これは他の検
出方法、例えば光学的な反射率の変化から検出するよう
にしてもよい。またエツチングの対象と１よる基板は半
絶縁性基板等の半導体基板以外Ｕつものであってもよい
。
の露出を電気的に検出するようにしたが、これは他の検
出方法、例えば光学的な反射率の変化から検出するよう
にしてもよい。またエツチングの対象と１よる基板は半
絶縁性基板等の半導体基板以外Ｕつものであってもよい
。
以上のように、本発明に係る基板エツチング法によれは
、基板にエツチングを行なう而と反対側の面から電極を
所定深さまで埋込み、この基板をエツチング液に浸漬し
てエツチングを行ない、皇紀埋込電極がエツチング液中
に露出したときにブの露出を検出してエツチングを終了
させるようにしたので、エツチング中にその終了点を直
接検出することができ、又エツチング液制御等の作業が
・簡単となり、これにより歩留を大きく向上でき、バッ
チ処理が可能になるという効果がある。
、基板にエツチングを行なう而と反対側の面から電極を
所定深さまで埋込み、この基板をエツチング液に浸漬し
てエツチングを行ない、皇紀埋込電極がエツチング液中
に露出したときにブの露出を検出してエツチングを終了
させるようにしたので、エツチング中にその終了点を直
接検出することができ、又エツチング液制御等の作業が
・簡単となり、これにより歩留を大きく向上でき、バッ
チ処理が可能になるという効果がある。
第１図（ａ）〜（Ｃ）はそれぞれ従来のエツチング法に
よる基板貫通孔形成工程を示す図、第２図及び第３図は
本発明の一実施例の方法による基板エツチング工程を示
す図で、第２図は埋込電換を形成した基板の断面図、＠
３図は基板のエツチング中の状態を示す概略図であり、
第４図は本発明の他の実施例を示す概略図である。 （１，１・・・基板、（８）・・・埋込電極、（１３）
・・・外部電僕、（１勺・・・エツチング液。 なお図中、同一符号は同−又は和尚部分を示す。 代 理 人 葛 野 信 −第１図 第２図
よる基板貫通孔形成工程を示す図、第２図及び第３図は
本発明の一実施例の方法による基板エツチング工程を示
す図で、第２図は埋込電換を形成した基板の断面図、＠
３図は基板のエツチング中の状態を示す概略図であり、
第４図は本発明の他の実施例を示す概略図である。 （１，１・・・基板、（８）・・・埋込電極、（１３）
・・・外部電僕、（１勺・・・エツチング液。 なお図中、同一符号は同−又は和尚部分を示す。 代 理 人 葛 野 信 −第１図 第２図
Claims (4)
- （１） エツチング液を用いて基板のエツチングを行
なう方法であって、基板にエツチングを行なう面と反対
側の面から該基板の厚さを【、エツチング深さをａとし
て深さ【−３まで電極を埋込み、上記基板をエツチング
液に浸漬し、上記埋込電極がエツチング液に露出したと
きその露出を検出してエツチングを終了させることを特
徴とする基板エツチング法。 - （２） 上記埋込ｔｌＬ愕の露出を、上記埋込電極と
エツチング液中に設けた外部電極との間の電気導通から
検出することを特徴とする特許請求の範囲第１項記載の
基板エツチング法。 - （３） 上記埋込電極の露出を、複数の上記埋込電極
間の電気導コｍから検出することを特徴とする特許請求
の範囲第１項記載の基板エツチング法。 - （４） 上記埋込電極の露出を、ツＣ学的な反射率の
変化から検出することを特徴とする特許請求の範囲第１
項記載の基板エツチング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552482A JPS5952838A (ja) | 1982-09-20 | 1982-09-20 | 基板エツチング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552482A JPS5952838A (ja) | 1982-09-20 | 1982-09-20 | 基板エツチング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952838A true JPS5952838A (ja) | 1984-03-27 |
Family
ID=15814023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16552482A Pending JPS5952838A (ja) | 1982-09-20 | 1982-09-20 | 基板エツチング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952838A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445705A (en) * | 1994-06-30 | 1995-08-29 | International Business Machines Corporation | Method and apparatus for contactless real-time in-situ monitoring of a chemical etching process |
| US5489361A (en) * | 1994-06-30 | 1996-02-06 | International Business Machines Corporation | Measuring film etching uniformity during a chemical etching process |
| US5500073A (en) * | 1994-06-30 | 1996-03-19 | International Business Machines Corporation | Real time measurement of etch rate during a chemical etching process |
| US5501766A (en) * | 1994-06-30 | 1996-03-26 | International Business Machines Corporation | Minimizing overetch during a chemical etching process |
| US5516399A (en) * | 1994-06-30 | 1996-05-14 | International Business Machines Corporation | Contactless real-time in-situ monitoring of a chemical etching |
| US5573623A (en) * | 1994-06-30 | 1996-11-12 | International Business Machines Corporation | Apparatus for contactless real-time in-situ monitoring of a chemical etching process |
| US5573624A (en) * | 1992-12-04 | 1996-11-12 | International Business Machines Corporation | Chemical etch monitor for measuring film etching uniformity during a chemical etching process |
| US5788801A (en) * | 1992-12-04 | 1998-08-04 | International Business Machines Corporation | Real time measurement of etch rate during a chemical etching process |
-
1982
- 1982-09-20 JP JP16552482A patent/JPS5952838A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5582746A (en) * | 1992-12-04 | 1996-12-10 | International Business Machines Corporation | Real time measurement of etch rate during a chemical etching process |
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| US5573623A (en) * | 1994-06-30 | 1996-11-12 | International Business Machines Corporation | Apparatus for contactless real-time in-situ monitoring of a chemical etching process |
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