JPS5948417B2 - 通信マルチプレクサ・モジュ−ル - Google Patents

通信マルチプレクサ・モジュ−ル

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JPS5948417B2
JPS5948417B2 JP51039486A JP3948676A JPS5948417B2 JP S5948417 B2 JPS5948417 B2 JP S5948417B2 JP 51039486 A JP51039486 A JP 51039486A JP 3948676 A JP3948676 A JP 3948676A JP S5948417 B2 JPS5948417 B2 JP S5948417B2
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ウエンデル・アジユバイ・ロウ
クラレンス・ロバート・ヤング
ノーマン・フランク・プリーブ
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Priority claimed from US05/567,261 external-priority patent/US4016548A/en
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
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    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/4221Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus

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  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Detection And Correction Of Errors (AREA)
  • Computer And Data Communications (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】 発明の要約 本発明は、複数の遠隔ターミナルとホスト・コンピユー
タ間のインターフエイスを提供するために使用されるよ
うな通信マルチプレクサ・モジユール(CMM)に関す
る。
遠隔ターミナルは、異なつたデータ速度、異なつたコー
ドで動作してもよく、それらは同期、非同期であつても
よく、又他の種々の特性を有してもよい。従来技術に於
いて、複数の入力又は出力ライン・アダプタを使用し、
これらのアダプタとホスト・コンピユータとの間の通信
を行うために、通信マルチプレクサ・モジユールを提供
することは知られていた。
然し乍ら、過去に於いて、このことは、入カアダプタと
して供するライン・アダプタに接続するためのものと、
出力アダプタとして供するライン・アダプタに接続する
ものとの、2つのタイプのポートをもつCMMを提供す
ることによつて為されてきた。更に、水平冗長検査、垂
直水平冗長検査及び巡回冗長検査を実行するための手段
を、各ライン・アダプタに提供することは、過去に於い
ても知られていた。この様にして、ライン・アダプタ毎
に1組のチエツキング回路が必要であつた。本発明の目
的は、どのポートも入カポート又は出力ポートのいずれ
か一方として使用できるCMMを提供することである。
本発明の他の目的はプログラムによりロードされるキヤ
ラクタの検知及び制御翻訳テーブルを提供し、それによ
りキヤラクタが異なつたコードで与えられる場合ですら
、ライン・アダプタから受け取られ、又はライン・アダ
プタヘ転送された制御キヤラクタが同じ方法で翻訳され
る手段を提供することである。
本発明によれば、通信マルチプレクサ・モジユールは、
複数の入カポートからのビツト直列データを、ホスト・
コンピユータヘ転送する前に、ビツト直列キヤラクタに
組立てる。
出力動作の際、該ホスト・コンピユータは、通信マルチ
プレクサ・モジユールに、ビツト直列のキヤラクタを供
給し、そしてモジユールは、出力ポートヘ分配するため
に、該キヤラクタをビツト直列データに分解する。CM
Mは制御ワードを蓄積するためのメイン・メモリを含み
、各ポート毎に1つの制御ワードが存在する。メイン・
メモリは固定の順序で走査され、それ故、各ポートに関
する入力及び出力マルチプレクサが走査されるのと同じ
順序で、制御ワードがメイン・メモリから読出される。
それによりCMMの大部分の論理回路が全てのポート間
で時分割制御でき、一方論理回路が各制御ワードによつ
て順次制御されている。あらゆるポートは、入力或いは
出力ポートであつてよく、これらポートの指定は、ポー
トに関連する匍卿ワードのビツトによつて決定されてい
る。また制御ワードは、ポートに接続されたライン・ア
ダプタが同期動作するかまたは非同期動作するかを表わ
すビツト、各キヤラクタのビツト数、及び入カデータを
組立て又は出力データを分解しそしてポートとコンピユ
ータの間の転送を制御するために必要な他の情報を含む
。fhl卿ワードは、キヤラクタが入力動作中、一時に
1ビツトに組立てられ、出力動作中、一時に1ビツトに
分解される処のキヤラクタ組立/分解領域を有する。キ
ヤラクタは、制御ワードの蓄積領域を介して、組立/分
解領域とホスト・コンピユータ間で転送される。キヤラ
クタ検知テーブルは、組立後に各入カキヤラクタを検知
し、又分解前に各出力キヤラクタを検知するために設け
られ、キヤラクタが制御キヤラクタである場合には、そ
れをCMM内で使用される標準fbl卿ワード・コード
に変換する。キヤラクタ検知テーブルからの出力は、あ
るハード・ワイヤ機能(hardwiredfunct
ion)を制御し、加えて複数の制御翻訳テーブルを有
する第2のメモリをアドレス指定する。キヤラクタ翻訳
テーブルに於いて、各ビツトは、CMMで実行されるべ
き特定の機能を示す。各ポートと関連する制御ワードは
、キヤラクタ検知テ−ブル及び制御翻訳テーブルがいず
れが、ポートで使用されるべきであるかを指定するビツ
トを有する。それにより、か\る機能自体が異なつたコ
ードのキヤラクタによつて示される場合ですらCMMが
統一された態様で制御機能を認識し、それに応答するこ
とができる。プログラム可能手続カウンタ(progr
amableprocedurecounters)は
、エンド・キヤラクタ(endcharacter)の
検知の故障の如き種々の状態を検知するために設けられ
る。フル・エラー・チエツキング手続は、CMM内に含
まれる。前 置 次の約束が添附図面及び以下の記述に於いて用いられて
いる。
全ての参照数字は3ケ又は4ケの数字を含む。
3ケの数字の参照数字に関しては、第1番目の数字は当
該素子が位置している図を表わす。
4ケの数字の参照数字に関しては、最初の2ケの数字は
当該素子が位置している図を表わす。
此の規則に対する例外がーつ存在する。図への信号入力
導線は1ケの参照数字を持つており、その数字は当該信
号源が位置している図を示している。参照数字を持たな
いが文字Rが冠されている題語を有する入力導線は、後
に記述されるように保持レジスタ112から来ているも
のである。論理0RゲートはORゲート206によつて
示されているように、その入力の全てが低レベルである
とき高レベルの出力信号を生ずるタイプのものであり得
るし、或いはORゲート724によつて示されているよ
うにその入力の全てが高レベルであるとき低レベルの出
力信号を生ずるタイプのものであり得る。
論理ANDゲート回路は文字Aによつて表わされている
ANDゲートは二つの一般的なタイプの内の一方であり
得る。第1のタイプANDゲー卜905によつて示され
るように、全ての入力が低レベルにあるとき高レベルの
出力信号を生ずる。第2のタイプはANDゲート909
によつて示されるようにその入力の全てが高レベルにあ
るとき低レベルの出力信号を生ずる。反転を実行する回
路又は論理NOT機能を実行する回路は文字Nによつて
表示され、また符号XOは排他的0R論理機能を実行す
る回路を表わしている。入力及び出力導線に於ける矢印
は当該人出力信号のレベルを表示している。全体のシス
テム(第1図) 第1A〜1C図は、第1D図に示された通りに配置され
たとき、本発明の原理を用いている通信マルチプレクサ
・モジユール(CMM)のブロツク・ダイアグラムを構
成する。
概括的に述べるならば、該CMMはメイン・メモリ11
0、保持レジスタ112、タイム・シエアされる共用論
理回路114、入力/出力マルチプレクサ116、及び
SPM/CMMインタフエイス回路118を含む。メイ
ン・メモリ110は各ポートに関して120ビツト制御
ワードを蓄積する。
128ポートの通常の構成を仮定すれば、メイン・メモ
リ110は、各々が120ビツト・ワードを蓄積するこ
とができる128アドレスを含む。
タイミング及び走査制御回路120はバス122上にア
ドレス0〜127を引続き発生し、これらのアドレスは
アドレス・デコード回路124を介して読出しのためメ
イン・メモリ110に於ける当該アドレスを引続き付勢
すべく与えられる。バス122上の走査アドレスもまた
入力/出力マルチプレクサ116に与えられ、128ケ
のライン・アダプタ126の内の1つとの通信を引続き
可能にさせ、そしてそれらライン・アダプタは128ケ
の出力ポートと接続されている。斯くして、1つのポー
トがアドレスされる度毎にそれに対応する制御ワードが
メモリから読出される。1つのポートのサービスに割当
てられた時間は1マイナ・サイクルとして定義される。
各マイナ・サイクルはTPO〜15で指定される16イ
ンターバルに分割される。各TP15に於いて、バス1
22上の走査アドレスは増加(increment)さ
れ、他のマイナ・サイクルが開始する。此の説明の目的
に関して、メイン・メモリ110に於ける128ケのア
ドレスがーつずつ引続いて走査されるものと仮定するこ
とで充分である。実務上は、幾つかのポートをその他の
ポートよりも極めて頻繁に走査するための対策がそれら
のポートに接続された遠隔ターミナルの速度の故になさ
れ得る。所与のポートに関する1マイナ・サイクルと、
それと同一のポートに関する次のマイナ・サイクルとの
間の時間は1メジヤ・サイクルを含む。特定の1fl5
1卿ワードがアドレスされたとき、それはメイン・メモ
リ110から読出されて保持レジスタ112に与えられ
る。此の保持レジスタは120ケのラツチを含み、それ
らは各マイナ・サイクルのTPO〜7の間に該メモリか
らの出力を受取るべく付勢される。保持レジスタ112
を構成する該ラツチは、時間TP7の終りに該メモリか
らの更なる入力を受け取るため滅勢される。しかし乍ら
、該ラツチは次のマイナ・サイクルのTPOまで該制御
ワードを保持し、その時導線128上のゲート・パルス
は該ラツチを他の制御ワードを受取るべく再び付勢する
。該保持レジスタ112の120ビツト出力は、1マイ
ナ・サイクルのTPOから次のマイナ・サイクルのTP
Oの開始迄タイム・シエアされた共用論理回路114に
与えられる。
このインターバルの間、該保持レジスタの内容は該タイ
ム・シエアされた共用論理回路によつて実行される種々
の機能を匍脚する。此のインターバルの間、該タイム・
シエアされた共用論理回路はバス130上に112ビツ
ト・ワードを展開し、この112ビツト・ワードは、タ
イムシエアされた共用論理回路114に前に与えられた
120ビツト・ワードのうちポート特性バイト4の8ビ
ツトを除いたものであり、かつこの112ビツト・ワー
ドは、ワードがメモリから読出されたものと同じマイナ
・サクルの時間TTP13〜14の間に該メモリに返還
される。従つてメイン・メモリのポート特性バイト4の
8ビツトだけは、バス130を介してタイム・シエアさ
れた共用論理回路からの入力を受取らない。標準変復調
器132は、遠隔通信ターミナルからデータを受け取り
またはそれへデータを転送する。
各変復調器132は1つのライン・アダプタ126に接
続されている。各ライン・アダプタは、入カバス136
、出力バス138及び導線140を含むポートを介して
該入力/出力マルチプレタ116へ接続されている。該
バス136は該ライン・アダプタからの状態情報を与え
、バス138は該ライン・アダプタへの命◆を与え、導
線140は何れのライン・アダプタがバス138上の命
令を受取るかを選択する。マルチプレクサ116は、入
カバス142及び出力バス144によつてタイム・シエ
アされた共用論理回路114へ接続されている。
バス142及び144は各々4本の導線を持つものとし
て示されているが、該マルチプレクサ116を介する入
出力データはシリアル・バイ・ピツト・ペーシスである
。斯かるシステムに於いて普通のことであるように、低
順位ビツトは該バス上のビツト3が1であるときデータ
を表わす。メイン・メモリ110に於ける各制御ワード
は複数の領域を持つており、これらの領域の各々は異な
つた機能を持つている。
これらの領域の全てが本発明に関連して用いられるので
はないが、それらは第1図に示されている。キヤラクタ
組立/分解領域は2つの主な機能を実行する。入力動作
の間、キヤラクタは此の領域に於いて一時に1ビツトず
つ組立てられる。即ち該ライン・アダプタを介して変復
調器からデータ・クロツクが受け取られたことを条件と
して1ビツトが該領域に加算され、そして後続のビツト
は該制御ワードが読取られる度毎に右にシフトされる。
このクロツクは第15図に与えられて、信号DATAC
LOCKを発生し、そしてそれは該CMM全体に用いら
れる。該fbl脚ワードのEOC領域はデータ・クロツ
クの数を計数し、斯くて完全な1キヤラクタが該組立/
分解領域で組立てられたときを確認する。完全な1キヤ
ラクタが組立てられた後、それは該制御ワードのキヤラ
クタ蓄積領域に転送され、そして入カデータ・リクエス
トがタイム・シエアされた共用論理回路から優先制御回
路146へ転送される。優先が割当てられたとき、該優
先制御回路はバス148上に該制御ワードのアドレスを
発生し、そしてこれはSPM/CMMインタフエイスヘ
転送される。該SPM/CMMインタフエイス回路は、
次にバス150上に優先アドレスを発生し、そしてこれ
はアドレス・デコード回路124を介して該メモリヘ与
えられて該蓄積領域から該キヤラクタを読取る。該蓄積
領域からのキヤラクタに加えて、該制御ワードの他の部
分が該保持レジスタ112の出力に於いてサンプルされ
、バス152によつて該SPM/CMMインタフエイス
回路へ転送される。これらの領域は、I/0リクエスト
領域からの状態リクエスト及びデータ・リクエスト・ビ
ツト並びに状態1及び状態2領域の全てのビツトを含む
。一旦1キヤラクタが該組立/分解領域で組立てが完了
して該キヤラクタ蓄積領域に転送されてしまうと、該組
立/分解領域は新たな1キヤラクタの組立てを開始すべ
く開放されており、一方該蓄積領域は認識さるべきその
入カリクエストを待ち構えている。
出力動作に当り、キヤラクタは制御ワードのキヤラクタ
蓄積領域へ一時に1つずつロードされ、そして次に該キ
ヤラクタ組立/分解領域へ転送され、そこでそれらは一
時に1つずつ分解されて該タイム・シエアされた共用論
理回路114及びマルチプレクサ116を介して該制御
ワードと関連するライン・アダプタヘ転送される。
各キヤラクタがキヤラクタ蓄積領域からキヤラクタ組立
/分解領域へ転送されるや否や、出力データ・リクエス
トがなされ、先行のキヤラクタが分解されている間に該
SPM/CMMは該キヤラクタ蓄積領域に次のキヤラク
タをロードすることができる。制御ワードの16ビツト
は巡回冗長検査を行うために使用できるが、その代りに
制御ワードのうち8ビツトを水平冗長検査を行うために
使用し、残りの8ビツトを必要な場合には別の目的に使
用してもよい。該制御ワードの該水平冗長検査領域及び
該巡回冗長検査領域はオーバラツプしており、これらの
検査の何れか一方のみが一時に所与のポートに関して行
なわせることができる。しかし乍ら、該CMMは、後に
説明されるように、幾つかのポートに関して巡回冗長検
査を行ない、一方同時に他のポートに関して水平冗長検
査を行なうようプログラムされ得る。該CMMは、それ
が同期的な又は非同期的な何れかでも動作でき、幾つか
のポートに関しては入カモードで、他のポートに関して
は出力モードで動作でき、そして異なつたコードで表わ
されたキヤラクタをポートで受け取り又は送るよう動作
できるよう設計されており、さもなければ、多種多様な
機能を有する外部装置で一般には機能する。
該CMMは、個々のポートにサービスするときそれが何
れのモード(1つ又は複数の)で動作するかがプログラ
ムされている。総括的に述べれば、各制御ワードのポー
ト指標バイト(portcharacteristic
Byte)1,2,3及び4は当該制御ワードと関連す
るポートにサービスするとき該CMMの動作のモードを
定める。バイト1乃至4の各々のフオーマツトが以下に
与えられる。次のフオーマツトを考察するに当り、此の
記述を簡略化する目的で、該CMMの動作の非同期モー
ドは、本発明の一部を構成しない他の特徴と同様に記述
されていないことに留意さるべきである。ライン・アダ
プタ命今は、それらが無視される処のライン・アダプタ
によつて使用されず。該命今機能及び変更は、該ライン
・アダプタにより翻訳されている命令機能と、該CMM
により翻訳されている変更とから本質的に独立している
。しかし乍ら、有用な機能を実行するためにバイト#1
.をロードすることは、命令と変更活動との間に潜在的
な抵触と考えなければならない。BCCに於けるストツ
プ・キヤラクタの蓄積はCIビツト8により決定される
ビツト4及びCIビツト8は非透明動作にのみ通用され
る。 ?ビツト4−7は下表に表わされる如くエンコー
ドされる。個々のポートのプログラミングの一例として
、同期装置を入カモードで動作することが所望さ才てい
ると仮定する。
此の場合には、バイト1のトツト3,2,1、及びOは
0010であり一方卜ツト5及び4は01でなければな
らず、斯くて入カモードを定義する。同期動作を定義す
べくバイト4のビツト3及び1はO及び1でなければな
らない。入来するメツセージがパリテイを持たない7ビ
ツト・キヤラクタを含んでいれば、バイト2のビツト5
及び4はキヤラクタ長を定義すべく1及びOでなければ
ならない。芙行さるべき唯一の検査が垂直冗長検査であ
り、(パリテイ検査)且つパリテイが制御及び非制御キ
ヤラクタに関してノ 等しければ、バイト3〜0は00
11にセツトされなければならない。特定のスタート・
キヤラクタが該メツセージのスタートで要求されるなら
ば、バイト1のビツト6は0でなければならない。以上
の説明から、バイト1乃至4に関する上述のフオーマツ
トが、或る形態のビツトをポート指標バイト領域にロー
ドすることにより1つのポートを制御するためにどのよ
うに用いられるかが明瞭となつたであろう。メイン・メ
モリ110に於ける各制御ヲードの1他の領域は、手続
ユーテイリテイ・カウンタのために留保される。
此の領域は、該制御ワードが該タイム・シエアされる共
用論理回路114へ与えられる間に或るインターバルで
増加されることができ、そして増加された値が該メイン
・メモリに返還される処の蓄積領域である。此のタイマ
は、入力上のターミナルからの無応答を検出したり、又
はETBやETXの如きエンド・キヤラクタの不認識(
failuretorecognizeanendch
aracter)の検出のような様々な用途のために1
プログラムされ得る。各制御ワードの他の領域は、メツ
セージの蓄積及び他の様々の制御フラグのために提供さ
れ、それらは該メツセージの経過又は状態を報告し、そ
して該メツセージに関して或る状態が存在するこ; と
を報告する。
ポート指標バイト1,2,3及び4は、該SPM/CM
Mインタフエイス回路118からの書込命令に応答して
ロードされる。
各バイトに関して1つ、都合4つの書込み命今が存在す
る。該1バイト領域ロードされるべき情報は、該SPM
/CMMからバス154を介して該メイン・メモリ11
0へ転送される。ロードはアドレス・デコード回路12
4を介して該メイン・メモリをランダム・アドレスする
ことによつて達成される。ly後述するように、該タイ
ム・シエアされた共用論理回路は二つのプログラム可能
なメモリ、若しくはCD及びCIで同定されるテーブル
を持つている。
2つの付加的な書込命◆が該SPM/CMMによつて発
生されてこれらのテーブルに所望の値で先づロードされ
る。
該SPM/CMMインタフエイス118は書込命今を発
生しそして16ビツト・ワードをバス158に与えそれ
らは共にメモリをアドレスするのに用いられて、所望の
ワードを該アドレス位置に蓄積する。同期入カデータ 前述の様に、入カデータは、一時に1ビツトづつメモリ
110の組立/分解領域にロードされ、組み立てられた
ビツトは、夫々の新しいビツトが受信されるとき、右に
シフトされる。
入来キヤラクタが5,6,7又は8ビツト長なので、バ
イト2、ビツトO4及びO5によつて特定されるとき、
データが最初に入来する処の組立/分解領域のビツト位
置は、変化されねばならない。第2図は、入カマルチプ
レクサ116からメイン・メモI川10の組立/分解領
域への入カデータのパスを示している。
入カデータは、デコータ7デマルチプレクサ(D/DM
UX)202の入力をゲートするG1に供給される。D
/DMUX202のG2入力は、同期動作中、常に低レ
ベルであり、それ故、信号入カデータが低レベルに降下
するとき、D/DMUX202は、A0−A3入力に供
給されるビツトの組合せによつて決定される如き、16
の出力導線の1つに出力信号を発生する。出力信号の幾
つかは、それらが同期動作中にのみ使用されるので、図
示されていない。同期入力中、信号SYNCは、高レベ
ルにあり、D/DMUX202のA2入力を付勢する。
入カデータがパリテイを有しない8ビツト・キヤラクタ
の型である処の第1の場合を考察する。
この場合に於いて、サービスされるポートに関する制御
ワードのバイト2・ビツト04及びO5は夫々1でロー
ドされ、それ故、保持レジスタ112からD/DMUX
202のAO及びA1入力に供給される信号は、ポート
がサービスされるマイナー・サイクルで、制御ワードが
読み出されるとき、高レベルにある。更に、検査される
パリテイー・ビツトがないと仮定すると、バイト3、ビ
ツト0ー3をデコードすることによつて得られる信号V
RCは、高レベルでD/DMUX202の人力A3を保
持する。仮定された条件の下で、D/DMUX202は
、デコーダ/マルチプレクサ(D/MUX)208のA
O入カヘOR206を介して通過する処の導線204上
の低レベル出力信号を発生する。D/MUX208は、
A出力に選択的に接続される処の4つの入力AO−A3
を有し、A出力は、メイン・メモリ110の組立/分解
領域210のビツトO8入力に接続される。
D/MUX208は、B出力に選択的に接続される処の
他の4つの入力BO−B3を有し、このB出力は、組立
/分解領域のビツト位置07の入力に接続される。D/
MUX208は、信号組立/分解制御01及び組立/分
解制御00によつてアドレスされる。これらの信号は、
D/MUX0A1及びAOアドレス入力に供給される。
AO及びA1アドレス入力に供給される信号の組合せに
依存して、入力AOとBO,A1とB1,A2とB2,
又はA3とB3は、D/MUX(7)A及びB出力に接
続される。A3及びB3データ入力は、高レベル電圧源
に接続される。信号1C/CLVLINEOFFAは、
D/MUX208を付勢するため、通常低レべルにある
。メイン・メモリへの書き込みは、信号ENABLE1
がメモリに供給されるとき、時間TP13−14で起る
それ故、時間TP13−14に於いて、人カデータ・ビ
ツトは、0R206を介してD/MUX208のA出力
を通過し、それから出力は組立/分解領域のビツト位置
8に蓄積される。特別な制御ワードが、各メジヤー・サ
イクル中に1度だけアドレスされるということが理解さ
れるべきである。組立/分解領域210へのアドレス入
力は、簡略化のために第2図には示されていないが、第
1A図に示されている。第1の入カデータ・ビツトが制
御ワードの組立/分解領域210に書き込まれるとき、
同じ制御ワードが再びアドレスされるまで、それは、1
つのメジヤー・サイクル間、位置8に留まる。それから
、制御ワードが次にアドレスされる処のマイナー・サイ
クルのTP−7に於いて、120ビツト保持レジスタ1
12の4つの位置を有する処の4ビツト・ラツチ212
は、付勢され、制御ワードの組立/分解領域のビツト0
8,07,06、及び05の内容Z1でロードされる。
ラツチに対する付勢信号はTP一7で終了するが、該ラ
ツチは、次のTP−0まで、そこに蓄積されるデータを
保持する。次の入カデータ・ビツトが受信されるとき、
それは、D/DMUX202,OR206及びD/MU
X208を通過し、時間TP13−14に於いて、組立
/分解領域210のビツト位置08に蓄積される。
同時に、まだ4ビツトラツチ212に蓄積されている先
に受信されるビツトは、導線214を伝わつて供給され
、OR216を介してD/MUX208のBO入力に供
給される。それ故、それは第2の入カビツトがビツト位
置08にロードされると同時に、組立/分解領域のビツ
ト位置07に入れられる。制御ワードがアドレスされる
各マイナー・サイクルの際、仮にデータ・クロツクがあ
ると、入来データ・ビツトは、組立/分解領域のビツト
位置8にロードされ、そこにすでに蓄積されたビツトは
、1位置右にシフトされる。
この動作シーケンスは8ビツトの完全なキヤラクタが組
み立てられるまで、継続する。この様にして、第2図に
示された組立/分解レジスタの部分210に蓄積される
4高順位ビツトと、組立/分解領域310の部分に蓄積
される4低順位ビツトとで、完全なキヤラタタは、制御
ワードがアドレスされる処の第8データ・クロツクの時
間TP13−14に於いて、組立/分解領域で組み立て
られる。第3図に示される様に、組立/分解領域の4低
順位ビツトは、高順位位置がD/MUX208及び21
6を介してデータを受信するとき、同様の方法で、2つ
のD/MUX308及び316を介してデータを受信す
る。D/MUX308及び316は、D/■■208及
び216をアドレスし、付勢する処の同じ信号によつて
、付勢され、アドレスされる。組立/分解領域の4つの
低順位ビツトは、高順位ビツトを伴うとき、信号ENA
LE1の発生時にのみ、そこに書き込まれるデータを有
することができる。組立/分解領域の4つの低順位ビツ
トは、マイナー・サイクルのTPO−7中に、4ビツト
・ラツチ312(保持レジスタ112の部分)に読み出
され、次のマイナー・サイクルのTPOまで、該ラツチ
内に蓄積され続ける。完全なキヤラクタが組み立てられ
た後、それは、組立/分解領域210−310からメイ
ン・メモリ110の8ビツト蓄積領域410に転送され
る。
加えて、リクエスト信号が発生され、ポートが、転送準
備のできたキヤラクタを有する処のSPMを知らせるた
め、優先制御146に供給される。第4図は、蓄積領域
の4つの低順位ステージ(04−00)のみを示してお
り、4つの高順位ステージは、図示されたものと同様で
ある。2つのD/MUX408及び416は、蓄積領域
の低順位ステージに、データを選択的にゲートするため
に提出される。
これらD/MUXは、通常低レべルにある処の信号1C
+CLRによつて付勢される。各D/MUX(7)Aア
ドレス入力は、接地される。信号EOCは、D/MUX
のA0アドレス入力に供給され、この信号は、通常低レ
ベルである。このことは、蓄積領域にゲートされるべき
1}4VUX0A1及びB1入力を付勢する。然し乍ら
、これらのデータ入力は、キヤラクタが出力動作中に蓄
積領域にロードされているときを除いて、通常低レベル
にある。組立/分解領域の内容は、D/MUX408及
び416のAO及びBO入力に供給される。完全なキヤ
ラクタが組立/分解領域内で組み立てられた後に1つの
メジヤー・サイクルを生じる処のマイナー・サイクルの
ときを除き、高レベル信号EOCは、通常これらの入力
をブロツクし、信号EO1は、低レベルに下降し、そし
て組立/分解領域の内容は、蓄積領域にゲー卜される。
このマイナー・サイクルのTP13一14に於いて、信
号ENABLE8は、蓄積領域を付勢し、それ故、組立
/分解領域からのキヤラクタは、そこに書き込まれる。
蓄積領域の内容は、2つの4ビツト・ラツチ(1つのラ
ツチ412が図示)に読み出される。
該ラツチは、保持レジスタ112の部分である。データ
は、タイミング・パルスTPO−7によつて蓄積領域か
らラツチにゲートされ、1マイナー・サイクル間、該ラ
ツチ内に留まる。蓄積領域は、通常の方法に於ける走査
制御によつてアドレスされるのに加えて、完全な入カキ
ヤラクタをSPMに転送するための優先回路の出力によ
つてアドレスされてもよいということが、理解されるべ
きである。
バス182上の優先アドレスは、完全なキヤラクタが蓄
積領域に転送された後、いかなる時にも生じる。それが
生じるマイナー・サイクルの際、完全なキヤラクタは、
蓄積領域から、そしてSPMへの転送のため保持レジス
タ(図示せず)にラツチ412を介して、読み出される
。以上の記述は、入カキヤラクタがパリテイーを有しな
い8ビツトを含むということを仮定した。
仮に、それがパリテイーを有する7ビツトを含むとする
と、動作は、実質的に同一である。然し乍ら、これらの
条件の下で、信号VRCMode蔦2図)は、信号Rバ
イト2 04のとき、低レベルにある。それ故、D/D
MUX202は、出力6から出力信号を発生し、それは
、入カデータになるため、OR206を通過する。他の
例として、入カデータがパリテイーを有しない5ビツト
・キヤラクタの型であると仮定する。
信号Rバイト204及びRバイト205は、信号VRC
モード及びSYNCが高レベルにある間、低レベルにあ
る。DA)MUX202は、OR220を介してD/M
UX216のBO入力に達する処の出力12に於いて出
力信号を発生する。キヤラクタの連続する4ビツトは、
右にシフトされるデータ・ビツトで、同位置に入れられ
る。それ故、第5のビツトが組立/分解領域に入れられ
た後、それらは、ビツト場所04−01に含まれる。次
に続くメジヤー・サイクルの際、それらは上述された方
法で蓄積領域に転送される。以上の説明より、D/DM
UX202のAO−A3入力に供給される信号の組合せ
に依存して、それが、組立/分解領域のビツト位置5,
6,7又は8のいずれかに各データ人力をゲートするた
めの出力の1つに、出力信号を発生するということが明
らかである。
キヤラクタの長さに依存して、エンド・オブ・キヤラク
タ・カウンタは、後述の様に、信号EOC1を発生させ
るようにし、それによつて、それがSPMに転送される
ときから、蓄積領域に組み立てられたキヤラクタをゲー
トする。ゲート制御・同期人力 制御ワードがメイン・メモリ110内の特別な場所に蓄
積され、この匍損■−ドは、制御ワードが指定される処
のポートを介してデータの同期入力を匍脚するための構
造を有している、ということを仮定する。
マルチプレクサがCMMにデータをゲートするためにア
ドレスされる度毎に、制御ワードは、ゲート論理を制御
するためにアドレスされる。通常のデータ入力又は出力
のいずれかに対して、バイト1、ビツト4は1を含み、
それ故、高レベル信号Rバイト104は、保持レジスタ
112の出力で利用可能である。この信号は、第12図
のAND1200に供給される。AND1200は、導
線1202上に低レベル信号LINEONを発生する。
AND1200の出力は、高レベル信号LINEONに
するため、NOT1204を通過させる。NOT120
4の出力は、デコーダ1206のX入力に供給される。
デコーダのY入力は、低レべル電圧源に接続され、SY
入力は、AND1200の低レベル出力によつて付勢さ
れる。デコーダ1206は、信号Rバイト1 02及び
Rバイト401を受信する処の2つのアドレス入力A0
及びA1を有している。
バイト1,ビツト02は、入力動作に対してゼロであり
、それ故、デコーダ1206のAO入力は滅勢される。
制御ワードのバイト4,ビツト01は、同期動作に関し
てポートをプログラムするために、1であり、それ故、
デコーダ1206のA1入力は、付勢される。従つて、
ポートがアドレスされ、制御ワードがメイン・メモリ1
10から読み出される毎に、低レベル信号は、デコーダ
1206のY2出力で発生される。この信号は、低レベ
ル信号SYNCINとして、導線1208上に現われる
。デコーダ1206のY2出力は、導線1212上の高
レベル信号SYNC INにするため、NOT1210
を通される。NOT1210の出力は、AND1214
の1入力に供給される。AND1214の他の人力は、
完全な入カキヤラクタがメイン・メモリの組立/分解領
域内で形成された後、1つのメジヤー・サイクルを生じ
るマイナー・サイクルで、信号EOCを受取る。両入力
が条件付けられると、AND1214は、低レベル信号
SYNCINEOCを発生する。信号バイト401は、
高レベル信号SYNCになる処の出力導線1218に直
接進む。
それはまた、導線1222上で低レベル信号SYNCに
するため、NOT1220を介して供給される。制御ワ
ード、バイト1,ビツト02の入力指示ビツトは、低レ
ベルにあり、AND1224をブロツクする。それ故、
入力動作中、AND1224は、高レベル信号■COU
Tを発生する。AND1224ZOの出力は、導線12
30上の低レベル信号1COUTにするため、NOT1
228を通される。
このとき、AND1224に供給される信号1Cは、マ
スタ・クリア信号の種類である。信号とその補数は、ポ
ートとその制御がクリアされるとき、タイミング回路1
20によつて発生される。デコーダ1206のY2出力
から与えられる低レベル信号は、デコーダ1232のS
Y入力に供給される。デコーダのSX,A1及びY入力
は、低電圧源に接続され、デコーダのA0入力は、特定
のスタート・キヤラクタがメツセージをスター卜すべく
要求される場合に低レベルにあり、そして非SYNキヤ
ラクタがメツセージを開始する場合に高レベルにある処
の、信号バイト1 06を受け取る。デコーダ1232
のX入力は、信号バイト1 07を受けるが、デコーダ
のX出力は、同期動作のために使用されない。A0入力
に供給される低レベル信号と組合うデコーダのSY入カ
への低レベル信号は、デコーダ1232に、そのYO出
力で低レベル信号を発生させる。
この信号は、高レベル信号SYNC IN2にするため
、N0T1234によつて反転される。一方、AOへの
高レベル入力と組合うSYへの低レベル入力信号は、デ
コーダに、そのY1出力で低レベル信号を発生させる。
この信号は、高レベル信号SYNCIN1にするため、
NOT1238によつて反転される。信号LINEON
は、バイト1がロードされた後、制御ワードがアドレス
される処の第1のマイナー・サイクルで、AND120
0によつて発生される。
NOT1204による反転の後、AND1200の出力
は、信号WRITELINEONFLAGにするため、
OR1260とNOT1262を通過する。マイナー・
サイクルのTP13−14に於いて、この信号は、制御
ワードがメイン・メモリ110に再蓄積されるとき、制
御ワードの■/Oリクエスト及びアウト制御領域内で、
1ビツトをセツトする。LINEONフラグがセツトさ
れるマイナー・サイクルで、信号LINEONは、それ
が排他的0R1300とOR1302を通過する処の、
第13図に供給される。
0R1304の他の入力は、タイミング・パルスTP8
−15によつて高レべルに駆動され、それ故、このマイ
ナー・サイクルで、IC/CLR/PUL信号が発生さ
れる。
この信号は、関連のある特別のポートに関する状態を設
定するため、CMM全体に亘つて使用される。0R13
04の出力は、同様の目的のために使用される処の信号
1C/CLR/LINE OFFにするため、NOT1
306とOR1307を通過する。
制御ワードがアドレスされる次のマイナー・サイクルで
、信号R LINE ON FLAGは、高レベルにあ
り、そして排他的0R1300に於いて、信号LINE
ONをブロツクする。
排他的OR1310はまた、高レベル出力を発生してお
り、信号1Cは高レベルにある。全ての入力の高により
、OR1302は、導線1305と1308上の信号1
C+CLR PUL,!:.IC/CLR/LINEO
FFの双方を高レベルに駆動するため、0R1304に
よつて反転される処の低レベル出力を発生する。
この様にして、導線1305と1308上の信号は、制
御ワードがポート状態をクリア又は設定するためアドレ
スされる処の第1のマイナー・サイクルに於いてのみ、
低レベルにある。入力同期及びキヤラクタ・フレーミン
グ 入力動作の開始に当り、入来データ・ビツトが1キヤラ
クタを構成していることを確認する必要があり、このこ
とが一旦確認されると、後続の予定数のビツトの各々が
夫々後続のキヤラクタとして結束される必要がある。
該メイン・メモリ110の組立/分解領域1410及び
EOC領域1510)はコンフイデンス・アダ−140
0及びエンド・オブ・キヤラクタ・アダ−1500との
関連に於てこれらの機能を達成する。該メイン・メモリ
110のEOC領域1510は、該制御ワードが該メイ
ン・メモリヘロードさτ れた後1メジヤ・サイクルで
0000にセツトされる。
該信号■C/CLR/LINEOFFは、このとき低レ
ベルにあり、従つてAND1502,1504,150
6、及び1508をブロツクし、それ故高レベル信号が
該EOC領域1510の4θ つの入力位置に与えられ
る。第5図に於て、該低レベル信号■C/CLR/LI
NEOFFは、マルチプレクサ500の入力A1,B1
,C1,D1を選択し、これら入力の全ては高電圧レベ
ルに接続される。TP13〜14に、該マルチプレクサ
は付勢され、そしてそれは信号ENALE1,3,5及
び6を生ずる。該ENABLA1信号は、該組立/分解
領域のビツト01〜08をクリアする。該ENABLE
6信号は第15図に与えられ、そこでそれはEOC領域
1510への書込を可能にする。斯くて、該匍磨ワード
がメイン・メモリヘロードされた後1メジヤ・サイクル
を生じる該マイナ・サイクルの時間TP13〜14に、
該EOCは0000にセツトされる。同時に、該組立/
分解領域1410は0000にセツトされる。
該信号1C/CLR/LINE0FFはNOT1400
を通過し、AND1402,1404、及び1406を
滅勢し、それ故それらは組立/分解領域1410のビツ
ト位置00,09、及び10へ低レベル信号を与える。
信号1C・0UTはこのとき高レベルであり、NOT1
408によつて反転されて組立/分解領域1410の第
4の入カヘ低レベル信号を与える。この第4の位置は出
力動作の間にのみセツトされる処のフラグを蓄積する。
該マルチプレクサ500は、該制御ワ・−ドがメイン・
メモリヘロードされた後1メジヤ・サイクルを生ずる該
マイナ・サイクルの時間TP13〜14に於て信号EN
ABLE5を生じて組立/分解領域1410へ0000
を書込むことを可能にする。該制御ワードがメイン・メ
モリヘロードされた後1メジヤ・サイクルを生じる該マ
イナ・サイクルに(以後ライン・オン・タイムと称する
)、該EOC領域1510は値1111にセツトされ、
そして該組立/分解ビツト10,09、及び00は値0
11にセツトされる。
該0000がEOC領域1510から読出されるとき、
それは4ビツト・アダ−1500とデコーダ・マルチプ
レクサ1600へ与えられる。第15図に於て、アダー
1500の出力は後に述べるようにブロツクされる。第
16図に於て、D/MUX1600は、信号LINEO
Nにより付勢される。何故ならば、同期動作に関しては
、該G1入力は、実際上は低レベルに接続されているか
らである。D/MUX1600の入力A0〜A3へ与え
られた低レベル入力信号は、該D/MUXに低レベル出
力信号0を生じさせる。この信号は第17図に与えられ
、そこでそれはOR1700及びNOT1702を通過
して信号WRITEEOC1111となる。この低レベ
ル信号はOR1528,1530,1532、及び15
34の各々に与えられ、これらのORは高レベル信号を
生じてそれらはAND1502,1504,1506、
及び1508へ送られる。信号1C/CLR/LINE
OFFは高レベルにあるから、AND1502,15
04,1506、及び1508は低レベル出力信号を生
じてEOC領域1510の4位置に1を書込む。実際の
書込は、該ENABLE6信号が該EOC領域1510
へ与えられるとき、時間TP13〜14に行なわれる。
第17図に於て、該信号WRITEEOC1111はO
R1706を通過して信号WRITEEOCになる。こ
の信号はMUX500の入力AOに与えられる。該信号
1C/CLR/LINE OFFは高レベルにあるから
、MUX500のA0入力はゲート・パルスTP13〜
14が該MUXを付勢するとき信号ENABLE6とし
てA出力へゲートさせられる。EOC領域1510が1
111を含むようにセツトされた後、該EOCカウンタ
は最初のSYNキヤラクタが検出されるまで滅勢状態に
留まる。
各メジヤ・サイクルに一回、該EOC領域1510は読
出されるが、しかしOR1706は信号WRITE E
OCを生じないので、その値1111は該EOC領域に
とどまり、該アダーからの如何なる出力によつても置換
されることはない。値1111が該EOC領域に最初に
ロードされる同一マイナ・サイクルの間に、組立/分解
領域1410(即ちビツト10,09、及び00)は値
011にセツトされる。第14図に於て、信号LINE
ONは高レベルにあり、従つてAND1411の1つの
入力は条件づけられている。該組立/分解領域1410
が読出され、4ビツト・ラツチ1412に蓄積されると
、時間TPO〜7に、ビツト00は低レベルにあり、そ
れはNOT1416に与えられる。NOT1416の該
出力はビツト10とO9が共にOであるからAND14
11の第2の入力を条件づけ、導線2198上の信号0
+1はAND1411の第3の入力を付勢し、それは低
レベル信号を生じてOR1420を通り該アダーのBO
入力に入る。OR1422への全入力が高レベルにある
から、キヤリー入力信号は導線1424を介して該アダ
ーへ与えられない。0R1422の該出力は付勢入力と
してAND1427,1429、及び1431へ与えら
れる。
しかし乍ら組立/分解ビツト00,09、及び10が全
てOであるから、NOT1416,1446、及び14
48はそれらのANDをブロツクし、それ故低レベル信
号を該アダーのA入力の各々へ与える。最後に、0R1
425への両入力が高レべルにあり、そしてそれはアダ
−1400の入力B2にOを印加する。従つて該アダー
はAND1428へ低レベル出力を生じ、一方AND1
430、及び1432へ高レベル出力を生ずる。信号S
YNCはこのとき高であるから、AND1430及び1
432は低レベル出力信号を生じてAND1404及び
1406を付勢するが、AND1428の該出力はAN
D1402をブロツクする。信号■C/CLR/LIN
EOFFは高レベルにあり、それ故AND1404及び
1406の第2の入力は時間TP13〜14に於て付勢
され、ENABLE5信号が生じたとき値011が組立
/分解領域1410に書込まれる。ENABLE5信号
は次のようにして発生される。
第18図に於て、該匍脚ワードが同期動作を特定してい
るので信号Rバイト401は高レベルにある。該信号は
OR1800及びNOT1802を通過して信号WRI
TEENAB郁48計■BLY/DISASSEMBL
Y 10 0900になる。この信号は第5図に与えら
れて、そこでそれはMUX500のBO入力を付勢する
。信号1C/CLR/LINE OFFは高レベルにあ
り、それ故該MUX0A0,BO,CO及びDO入力が
選択される。タイミング・パルスTP13−14はMU
X500を付勢し、該B0入力は信号ENABLE5と
なる。
組立/分解ビツト10,09及びOOが一旦011にセ
ツトされると、これらの値は読出されそして1つのSY
Nキヤラクタが検出されるまで各メジヤ・サイクルに1
回メモリヘ再蓄積される。
此のインターバルの間に、各入来データ・ビツトは組立
/分解領域210に投入され、同時に先行データ・ビツ
トは右へ1位置シフトすることによつて組立/分解領域
210〜310に再蓄積される。第20図に於て、信号
ASSEMBLY/DISASSEMBLYCONTR
OL00及びASSEMBLYA)ISAS SEMB
LYCONTROL01は共に低レベルにある。第2及
び3図に於て、OUこれらの信号は組立/分解領域21
0〜310への入カマルチプレクサを付勢し、それ故デ
ータの各入来ビツトは蓄積され、同時に、先行ビツトは
その位置の右側への1位置シフトによつて再蓄積され、
そこからそれらは読出される。
第15図に於て、OR1542の1入力は低レベルCL
OCKに信号を受け取る(TPO〜5)。OR1542
の該出力はAND−0Rインバータ1544の1入力に
与えられる。該低レベル信号SYNCはNOT1546
により反転されてAND−0Rインバータ1544の第
2の入力を条件づけ、そしてそれは低レベル信号DAT
A CLOCKを生ずる。第19図に於て、信号DAT
A CLOCKはOR1900を通過して信号WRIT
EENABLEASSEMBLY/DISASSEMB
LYになる。此の信号は第5図に与えられて、各入来デ
ータ・ビツトを組立/分解領域210−310に書込み
、且つ先に蓄積されていたビツトをシフトすることを可
能にさせる。各メジヤ・サイクルに、即ち各新ビツトが
組立てられた後、組立/分解領域210−310の内容
はCDテーブルに与えられて、該組立/分解領域内のビ
ツト構成が1SYNキヤラクタを表示し得るや否やを確
認する。
此の動作は第6〜11図に関連して後に説明される。該
組立/分解領域に於けるビツト構成が1SYNキヤラク
タを表示し得るとき、該CMMは差し当りそれが1SY
Nキヤラクタであると推定する。第10図に於て、CD
テーブル・ゲート図路のAND1013は信号SYNC
HARACTERBITBYBITを生ずる。この信号
は第21図に与えられて、そこでそれはAND2100
の1入力を付勢する。このANDは更に信号EXTER
NALDATACLOCKを受け取り、そしてそれはイ
ンターバルTPO〜5の間高レベルにある。 AND2
100は、1つの出力信号を生じ、それはOR2102
を通過してAND2104の1入力を付勢する。第12
図に於て、AND1250は、組立/分解領域ビツト1
0,09、及び00が値011を持つていれば、低レベ
ル出力信号を生ずる。AND1250の該出力はNOT
1252により反転されて、高レベル信号A−B−Cと
なる。此の信号は第21図に与えられて、そこでそれは
AND2104の第2の入力を付勢する。該ANDは、
低出力信号BITBYBITSYNCI)ETECTE
Dを生ずる。該信号はEOCカウンタを0001の値に
セツトし、組立/分解ビツト10,09、及びOO内の
値を010にセツトするのに用いられる0第14図に於
て、信号BITBYBITSYNCDETECTEDは
OR1441,NOT1442、及びOR1418を通
過してアダ−1400のB1入力に至る。
NOT1442の該出力もまた0R1426を通過して
高レベル信号をアダー1400のB2入力に与える。O
R1425の出力はNOT1444により反転されてO
R1420に与えられ、それはアダ−1400のB0入
力に高レベル信号を与える。斯くて、値111がアダ−
1400のB入力に与えられる。同時に、組立/分解領
域1410の内容がA入力に与えられる。該組立/分解
領域のビツト00,09及び10はNOT1416,1
446及び1448を通過してAND1431,142
9及び1427の1入力に与えられる。これらのAND
は更にOR422の全ての入力がこのとき高レベルにあ
るから、該0Rからの低レベル出力信号により条件づけ
られる。斯くて、該組立/分解領域1410からの値0
11はアダ−1400のA入力に与えられ、同時に該値
111はB入力に与えられる。OR1422の出力は低
レベルにあるので、何等のキヤリー信号もアダーの低順
位に与えられない。該アダーはこれらの値を合計し、そ
の出力に値010を生ずる。此の値はアダ−1400と
組立/分解領域1410との間の2組のANDを通過す
る。何故ならば信号SYNC及びIC/CLR/LIN
E0FFは高レベルにあるからである。従つて、該SY
Nキヤラクタが検出される該マイナ・サイクルの時間T
P13〜14に於て、値010は組立/分解領域141
0に書込まれる。同時に、該組立/分解領域1410は
値010を蓄積し、EOC領域1510は値0001を
蓄積する。
第17図に於て、該信号BITBYBITSYNCDE
TECTEDはAND1710の1入力を付勢し、OR
1712を通過qて、信号EOC+BIT BY BI
T SYNC DETECTEDになる。AND171
0の第2の入力は低レベル信号SYNCにより更に付勢
され、それ故AND1710は1出力信号を生じてAN
D−0RインOZバータ1714の1入力を付勢する。
第16図に於て、デコーダ/MUX1600は、時間T
P0に於てEOC領域1510から読出されラツチ15
12に蓄積された値1111を受け取りつ\ある。デコ
ーダ/MUX1600は此の値をデコードし、低レベル
信号15を生ずる。此の信号は第17図に与えられ、そ
こでそれはNOT1716を通過して高レベル信号EO
C1111となる。NOT1716の出力はAND−0
Rインバータ1714の第2の入力を条件づけ、そして
此の回路は低レベル信号WRITE EOCOOO1を
生ずる。AND/ORインバータ1714の出力はまた
OR1708を通過して信号WRITEOCになる。此
の後者の信号は第5図に与えられ、そこでそれは時間T
P13−14にENABLE6信号を発生するのを許し
てE0C領域1510に新たな値を書込むことを可能に
する。該信号WRITE EOC0001は第15図に
与えられ、そこでそれはAND1520,1522、及
び1524をブロツクし、NOT1560を通過してA
ND1562の1入力を付勢する。しかし乍ら、信号S
YNCは低レベルにあるので、AND1562はブロツ
クされる。該EOC領域1510に蓄積され、時間TP
Oに4ビツト・ラツチ1512に転送された値1111
は該マイナ・サイクを通じて利用可能である。
この値はアダ−1500に与えられる。該値1111が
該4ビツト・アダーに与えられているので、そして又該
アダーに何等のキヤリー入力もないので、それはその出
力に値1111を生ずる。
しかし乍ら、ゲート1520,1522、及び1524
は低レベル信号WRITEE0C0001によりブロツ
クされ、AND1526のみが低レべル出力信号を生ず
るよう条件づけられて、それはOR1534及びAND
1508を通過して該EOC領域1510の0の位置へ
至る。ビツト1,2及び3は全て高レベル入力を受け取
り、それ故値0001が、信号ENABLE6が生じた
とき時間TP13〜14に於てEOC領域1510に書
込まれる。こ\で、最初のSYNキヤラクタがフレーム
され、それ故EOCカウンタは、次の完全なキヤラクタ
が組立/分解領域210−310に於て組立られた時を
確認するためにデータ・クロツク・パルスの計数を開始
していると仮定する。
第15図に於て、該データ・クロツクはOR1542,
AND−0Rインバータ1544及びNOT1564を
通過して、キヤリー入力信号を4ビツト・アダー150
0に与える。EOC領域1510の内容は該マイナ・サ
イクルの時間TPOの頭初にラツチ1512へ読出され
、そして該ラツチめ出力は該キヤリー入力と共に該4ビ
ツト・アダーに与えられる。該アダーの出力はEOC領
域1510に戻され、そして該マイナ・サイクルの時間
TP13〜14に、その増加された値(increme
ntedvaIue)がEOC領域に書き戻される。後
に記述されるように、次のキヤラクタが組立てられる前
に5,6,7又は8増加(incrementatio
n)の何れかが行なわれる。このことは、勿論、入来キ
ヤラクタの各々に於けるビツト数に依存する。入来シー
ケンスの第2キヤラクタはSYNキヤラクタでなければ
ならない。何故ならば全ての入来メツセージは少なくも
2つのSYNキヤラクタにより先導されているからであ
る。該第2のキヤラクタが組立てられた後、信号EOC
MUXが第16図の回路によつて生ぜられる。此の信
号は第17図に与えられ、そこでそれはAND1722
の1入力を条件づける。信号0UT SYNCは低レベ
ルにあり、それ故0R1724の出力はN11722の
第2入力を条件づける。該ANDは1つの出力信号を生
じて、それはOR1726を通過し高レベル信号EOC
となり、そしてOR1730を通過して高レベル信号E
OC1となる。OR1726の該出力はNOT1734
を通過して低レベル信号EOCとなり、OR1730の
出力はNOT1738を通過して低レベル信号EOC1
になる。第9図に於て、信号EOCはAND900を付
勢し、該第2キヤラクタが有効ならば、AND900は
CI及びCDテーブルからの出力により制御されるゲー
ト回路を付勢する。
該EOCサイクルの間、それは組立/分解領域210〜
310に於て完全なキヤラクタが組立てられるマイナ・
サイクルの後に1メジヤ・サイクルを生ずるマイナ・サ
イクルであるが、該キヤラクタはCDテーブルへのアド
レス入力として与えられる。此のキヤラクタはSYNキ
ヤラクタであらねばならないから、AND1009は高
レベル信号SYNCHARACTERを生じ、一方NO
T1014は低レベル信号SYN CHARACTER
を生ずる。該SYNキヤラクタ信号は第9図に与えられ
、そこでそれはOR928を通過して信号CONTRO
LCHARACTERになる。
信号SYNCHARACTERもまた第21図にも与え
られ、そこでそれはNOT2108及びAND2110
を通過する。
信号SYN CHARACTERはまたOR2112を
通過してAND2114の1入力をも付勢する。しかし
乍ら、AND2114はこのときAND2116の出力
によりブロツクされるo信号SYN CHARACTE
Rはまた第14図にも与えられ、そこでそれはAND1
450の一つの入力をブロツクする。
バイト1のビツトO6を1にセツトさせることによりC
MMがそのようにプログラムされているとき最初に非S
YNキヤラクタが生じた際、該CMMをSYNC DA
TAMODEにする信号を発生するのは此のANDであ
る。該第2のキヤラクタがSYNであり有効パリテイを
持つていることが確認されたとき、該組立/分解領域1
410は111の値にセツトされ、そしてそれは同期化
が設定されたことを示す。
第14図に於て、0R1422からの低レベル出力はA
ND1427,1429及び1431を付勢し、その結
果先に蓄積された値010はアダー1400のA入力に
読込まれる。CR1422の低レベル出力は該アダーに
何等のキヤリー入力も与えられていないことを意昧する
。該アダーへのB入力は次の如く由来する。第21図に
於て、AND2134への全ての入力は高であり、従つ
てそれはOR2136を介して出力を生じてAND21
64の1つの出力を付勢する。組立/分解ビツト10,
09及びOOは010でありAND2124を付勢する
。その出力はNOT2126を通過してAND2164
の第2の入力を付勢する。最後にAND2166はブロ
ツクされ、その高レベル出力はAND2164を付勢し
て信号DECREMENT COUNTERを生ずる。
第14図に於て、この信号はOR1425を経てアダ−
1400のB2入力に至り、NOT1444及びOR1
420を経てB0入カヘ至る。該アダーは斯くて010
と101とを合計して値111を得る。時間TP13〜
14に得られた値は該組立/分解領域1410へゲート
される。該第2キヤラクタがSYNキヤラクタでなかつ
たか、又はそれが不適当なパリテイ(badparit
y)を持つていたとき、該コンフイデンス・カウンタ(
即ちビツト10,09,00)は011状態に復帰して
再びSYNCを探す。
このことは次の如になされる。第21図に於て、導線3
688上の信号CHARACTER PARITY E
RRORは高レベルにありNOT2120及びOR21
12を通過した後それはAND2114のーつの入力を
付勢する。AND2114の第2入力は、信号SYNC
IN EOCが低レベルにあるのでNOT2118の
出力により付勢される。組立/分解ビツト00,09,
10から読出された値は010であるから、AND21
24への全入力は高レべルにあり、NOT2126によ
る反転の後AND2124の出力はAND2114の第
3入力を付勢する。AND2114は低レベル信号0N
EEOC IN SYNCを生じ、そしてそれは第14
図に与えられて、そこでそれはOR1420を通過して
アダ−1400のBO入力に至る。該アダーのB1及び
B2入力は、該キヤリー入力導線1424と同様に低レ
ベル入力を受取りつ\ある。従つて該アダーは値001
と010とを加算して値011を得、それは時間TP1
3〜14に組立/立/分解領域1410に蓄積される。
一旦コンフイデンス・カウンタが値111になると、同
期化が設定される。
しかし、CMMは、非SYNキヤラクタ又は特定のスタ
ート・オブ・メツセージ(SOM)が組立/分解領域2
10〜310に於て組立てられるまでは同期データ・モ
ードに入らない。バイト1のビツト06は、SYNCデ
ータ・モードに入るべく何等かの非SYN又は特定のス
タート・キヤラクタが要求されるか否かを確認する。こ
の時間に引続いて、該コンフイデンス・カウンタは11
1状態に達し、そして同期データ・モードに入る前に、
該コンフイデンス・カウンタは同期化の状態のトラツク
を継続的に維持する。適当なパリテイSYNキヤラクタ
ではなくて、4つの更なる不適当なパリテイ又は非SY
Nキヤラクタが生じたとき、該カウンタは自動的に減少
されてビツト・バイ・ビツト・ルツク・フオー・SYN
状態(011)となり、それは上述の如く同期化が再び
始められることを要求する。該コンフイデンス・カウン
タは、バイト1のビツト6が0である場合に不適当なパ
リテイ(badparlty)又は非SYN非スタート
・キヤラクタで減少される。該コンフイデンス・カウン
タは該キヤラクタが適当なパリテイ(goodpari
ty)を有するSYNであるとき増加される。第21図
に於て、該コンフイデンス・カウンタが111のカウン
トにあるとき、AND2130への全入力は高レベルに
ある。
AND2130の出力は斯くてAND2132をブロツ
クして、該コンフイデンス・カウンタが既にフル・カウ
ントにあればその増加を妨げる。該コンフイデンス・カ
ウンタが111より少ないカウントを持つていれば、A
ND2130はAND2132のーつの入力を付勢する
。組立/分解ビツト10はAND2132の第2入力に
与えられて、該コンフイデンス・カウンタの内容が10
0より大きいかぎり該ANDを付勢する。適当なパリテ
イを有するSYNキヤラクタが検出される度毎に、AN
D2134への全入力は高レベルにあり、一つの出力が
生じ、それはOR2136を通過してAND2132の
第3入力を付勢する。AND2132は信号1NCRE
MENT COUNTERを生じ、それは第14図に与
えられて、そこでそれはOR1420を通過してアダ−
1400のBO入力に至る。これは今該アダ−1400
のA人力に与えられている組立/分解領域1410から
の値をして、組立て/分解領域1410へ戻される前に
1だけ増加させる。同期化が設定された後、SYNCデ
ータ・モードに入る前に、非SYN非スタート・キヤラ
クタは、該コンフイデンス・カウンタを次の如にして減
少する。
第21図に於て、信号STARTOFMESSAGEは
低レベルにあり、NOT2148による反転の後、AN
D2110のーつの入力を付勢する。該コンフイデンス
・カウンタに於ける値の故に、組立/分解ビツト10は
低レベルにあつて、AND2116のーつの入力を条件
づける。信号SYNC IN EOCは低レベルにあり
、AND2116の第2入力を条件づけ、それ故それは
ーつの出力信号を生じてAND2110の第2入力を付
勢する。該信号SYNC IN2は高レ0′べルにあり
、AND2110の第3入力を条件づける。
該キヤラクタが非SYNキヤラクタであれば、NOT2
108は高レベル出力信号が生じてAND2110を生
じて、信号1N SYN NO(SOM+CHAR)を
生ずる。此の信号は第14図に与えられ、そこでそれは
OR1440及びNOT1442を通過してOR141
8及び1425の入力に至る。0R1418及び142
5の出力はアダ−1400に与えられ、そしてそれに加
えて、OR1425の出力はNOT1444及びOR1
420を通過して高レベル信号が該アダーのBO入力に
与えられる。
斯くて値111は該コンフイデンス・カウンタの値に加
算され、そしてこれは実際には該コンフイデンス・カウ
ンタの値から1を減ずる。同期化が設定された後、該C
MMがSYNCDATA MODEに入る前に、不適当
なパリテイを持つ何等かのキヤラクタは該コンフイデン
ス・カウンタをして1だけ減少させる。
第21図に於て、AND2116は高レベル出力信号S
YNEOC+Cを生ずる。此の信号は第14図に与えら
れ、そこでそれはAND1460のーつの入力を付勢す
る。キヤラクタが不適当なパリテイを持つていれば、信
号CHARACTER PARITYERRORは高レ
ベルにあり、AND1460の第2入力を付勢する。A
ND1460の出力はOR1440及びNOT1442
を通過してOR1418及び1425へ至り、斯くて上
述の如く該コンフイデンス・カウントを減少する。同期
入カデータ・モード ひとたび同期が、上述の様に確立されると、CMMは、
バイト1、ビツト6がゼロであると、非SYNキヤラク
タを捜し、又はバイト1、ビツト6が1であるとメツセ
ージ・キヤラクタのスタートを捜す。
このビツトは、第12図に供給され、ビツトが1又は0
であるかに依存して、信号SYNCIN1又はSYNC
IN2を発生する。第14図に於いて、これらの信号
は、AND1450及び1452の夫々の入力に供給さ
れる。さしあたり、バイト1、ビツト6がゼロであり、
従つてメツセージの開始としてあらゆる非SYNキヤラ
クタを要求するということを仮定する。信号SYNC
IN1は、AND1450の1入力を条件付けるために
、高レベルにある。仮に、組立/分解領域210−31
0内に組立てられる入来デ−タ・キヤラクタが、非SY
Nキヤラクタであると、このキヤラクタがCDテーブル
に供給されるとき、第10図のCI及びCDテーブル・
ゲート回路は、キヤラクタがSYNキヤラクタではない
ということを示す導線1094上の高レベル信号を発生
する。この後者の信号は、AND1450の第2入力に
供給される。仮にキヤラクタが適切なパリテイーを有し
ていたとすると、信号CHARACTER PARIT
Y ERRORは、AND1450の第3入力を付勢す
るために、高レベルにある。
最後に、AND1450は、これが同期動作であるとい
うことを示す処の信号SYNC EOC+Cによつて付
勢され、エンド・オブ・キヤラクタが検知され、そして
コンフイデンス・カウンタのビツト10が、高レベルに
ある。AND1450は、信号SYNCDATAMOD
EにするためOR1422を通過する処の低レベル出力
信号を発生する。OR1422の出力は、アダ−140
0のキヤリー入力として供給される。更に、OR142
2の出力は、AND1427,1429及び1431を
ブロツクし、それによつて、コンフイデンス、カウンタ
の先に蓄積された値が、アダ−1400のA入力に供給
されるのを妨げる。アダ−1400の全てのB入力は、
低レべルにあり、それ故、アダーは、値001を表わす
出力信号を発生する。時間TP13−14に於いて、こ
の値は、組立/分解領域1410に入れられる。仮に、
バイト1、ビツト6が1とすると、スタート・オブ・メ
ツセージ・キヤラクタ(SOM)は、同期データ・モー
ド(SyneDATAMODE)を入れるために要求さ
れる。
第14図に於いて、信号SYNCIN2は、AND14
52の1入力を付勢する。仮に、組立/分解領域210
−310内の組立てられたキヤラクタが、スタート・オ
ブ・メツセージ・キヤラクタであると、それは、CDテ
ーブルのアドレス入力に供給されるとき、第11図の回
路に、導線1198上の信号SOMを発生させる。この
信号は、AND1452の第2入力に供給される。仮に
、キヤラクタが適切なパリテイーを有していると、信号
CHARACTERPARITY ERRORは、AN
D1452の第3入力を条件付けるために、高レベルに
ある。最後に、信号SYNC EOC+Cが高レベルに
あり、従つてAND1452は、高レベル信号SYNC
DATAMODEにするためOR1422を通過する処
の低レベル出力信号を発生する。この信号は、アダ−1
400にキヤリー入力を供給し、前述の様に、組立/分
解領域1410に蓄積されるべき値001を付勢するた
め、AND1427,1429及び1431をブロツク
する。ひとたび同期データ・モードが確立されると、キ
ヤラクタのビツトは、前述の如く、組立/分解領域21
0−310内で、1度に1づつ組立てられ、EOC時間
に於いて、組立てられたキヤラクタは、メイン・メモリ
の蓄積領域410に転送される。
第23図に於いて、AND2304は、信号WRITE
ENABLE STORAGEにするため、0R23
06を通過する処の低レベル出力信号を発生する。第5
図に於いて、この信号は、MOX508に供給され、信
号ASSEMBLYTO STORAGEにするため、
2310への書き込みを付勢する信号ENABLE8を
ゲートする。この信号は、それがAND2400,24
02及び2404の1入力を付勢する処の第24図に供
給される。仮に、組立てられるキヤラクタが制御キヤラ
クタではないとすると、第10図のCE及びCIテーブ
ル・ゲート回路によつて発生される信号CONTROL
CHARACTERREQUESTは、高レベルにある
。AND2402は、信号WRITE DATA RE
QUEST00にするため、OR2046を通過する処
の低レベル出力信号を発生する。仮に、組立てられるキ
ヤラタタが制御キヤラクタであると、信号CONTRO
LCHARACTER REQUESTは、AND24
04を付勢するため、N0T2408によつて反転され
る。この場合、ASSEMBLYTO STORAGE
信号は、信号WRITE DATA REQUEST0
1にするため、AND2404とOR2410とを通過
する。OR2406又はOR2410によつて発生され
るWRITE DATA REQUEST信号は、メイ
ン・メモリ110のI/0リクエスト領域に供給される
データ・リクエスト信号をメイン・メモリに書き込むた
めに、信号WRITEEN.ABCEREQUESTが
発生されねばならない。第23図に於いて、AND23
04の出力は、信号4U PERMITPRIORITYREQUESTにするた
め、OR2314を通過する。
第25図に於いて、この信号は、AND2500の1入
力を付勢する。第2入力は、EOC1によつて付勢され
、第3入力は、タイミング回路からのタイミング・パル
スによつて付勢される。AND2500は、信号WRI
TE ENABLE REQUESTにするため、0R
2502を通過する処の低レべル出力信号を発生する。
この信号は第5図に供給され、そこで信号は、MUXが
信号ENABLE7を発生するようにする。この後者の
信号は、メイン・メモリ110のI/0リクエスト領域
に関する書き込み付勢信号である。この様に、リクエス
ト・フラグは、組立てられたキヤラクタが組立/分解領
域から制御ワードの蓄積領域に転送されるのと同じ時間
に、メイン・メモリ内に蓄積される。次のメジヤー・サ
イクルの際、制御ワードが再びメモリから読み出される
とき、リクエスト・フラグは、組立てられたキヤラクタ
が蓄積領域から保持レジスタに転送されるということを
リクエストするため、優先回路に供給される。このリク
エストは、優先ベーシスを実行し、この時に認知されな
い。然し乍ら、CMMは、組立/分解領域内の別のキヤ
ラクタの組立を開始するために準備されているので、リ
クエストされる全てのことは、次のキヤラクタが完全に
組立てられる前に、入カリクエストが与えられるという
ことである。それが与えられない場合、STATUS1
、ビツトO6は、該問題を示すためにセツトされる。第
26図に於いて、信号ASSEMBLYTOSTORA
GEは、次のキヤラクタが組立てられ、メイン・メモリ
の蓄積領域への転送の準備ができたとき、AND260
0の第1入力に供給される。仮にDATAREQUES
T00又はDATAREQUEST01フラグのいずれ
か一方がまだセツトされていると、OR2602は、A
ND2600を更に付勢するため、NOT2604によ
つて反転される処の低レベル出力信号を発生する。AN
D2600は、信号WRITE STATUS1 06
及びWRITE STATUS1 05とするため、O
R2606と2608、及びNOT2610と2612
を通過する処の低レベル出力信号を発生する。前述の様
に、ひとたびCMMが同期データ・モードになると、コ
ンフイデンス・カウンタは、001のカウントを維持す
る。
エンド・オブ・メツセージに於いて、このカウントは、
011に進み、カウンタは、再び同期を挿し始める。メ
ツセージが終るとき、第14図の信号MASSAGEE
ND/LOOK FOR SYNは、高レベルになり、
AND1470の1人力を条件付ける。AND1470
は更に、コンフイデンス・カウンタのカウントのために
、高レベルにある処の信号0+1によつて、同時に条件
付けられる。更に、このカウントのために、信号ASS
EMBLVDISASSEMBLY00は、高レベルに
あり、従つて、AND1470は、アダ−1400のB
1入カへの、OR1418を通過する出力信号を発生す
る。アダーのBO及びB2入力は、低レベル信号を受信
する。それ故、アダーは、回路が再び同期を挿し始める
ようにさせる処の値011を得るため、2つの値010
と001とを加算する。CMMは、同期データ・モード
になるが、コンフイデンス・カウンタを値001にセツ
トしないという1つの特別な状況がある。
このことは、単一キヤラクタが受け取られるときに生じ
る。このキヤラクタは、CD及びCIテーブルによつて
翻訳され、第11図のゲート回路は、信号SOM及びE
OMの双方を発生する。SOM信号は、AND1472
の1入力に供給される前に、AND1452とOR14
22とを通過する。信号EOMは、AND1472の第
2入力に供給される。AND1472の第3出力は、S
YNC IN信号のために、高レベルにある。信号SY
NCEOC+Cは、高レベルにある。何故なら、コンフ
イデンス・カウンタは、1XXの値にある。付勢された
全ての入力により、AND1472は、アダ−1400
のB1入カへの、OR1418を通過する出力信号を発
生する。OR1422の出力は、アダ−1400にキヤ
リー入力信号を供給し、同時にAND1427y142
9及び1431をブロツクする。それ故、低レベル信号
が、アダーのA入力に供給される。アダーは、組立/分
解領域1410内に蓄積される処の出力値011を得る
ため、010のB入力値に、キヤリー信号を効果的に加
算する。EOCカウンタによる通常のカウントの間、信
号WRITE EOCは、TP6−15中に譬ZAND
1740の出力によつて付勢される処の0R1706に
よつて、第17図に発生される。
導線1548上のDATA CLOCK信号は、データ
・パルスが受信される場合、TP0−5からの、低であ
る。1/0シーケンス 入力又は出力リクエストを実行する全ての論理回路の詳
細は、図示されていないが、第48図乃至第50図は、
関連のタイミングを示している。
第48図に於いて、EOCサイクルの際、リクエストは
、TP13で優先回路内のフリツプ・フロツプをセツト
する。タイミング及び走査制御回路は、TP15で、ス
テツプ・シーケンスを開始する。ステツプ0、TP8に
於いて、I/0サービス・リクエストは、SPMに形成
される。次のTP15に於いて、シーケンスは、ステツ
プ1にステツプされる。このステツプ中に、28ビツト
がメイン・メモリから保持レジスタに転送され、これら
のビツトは、第1図と関連して記述された様に、8デー
タ・ビツト、16状態ビツト及び4リクエスト・ビツト
を含む。状態ビツトは、TP11−12で、状態レジス
タにロードされ、データは、TP13−14で、データ
・レジスタにロードされる。また、TP13−14で、
I/Oリクエストはセツトされ、状態リクエスト・メモ
リがクリアされる。シーケンスは、ステツプ2が起るま
で、単に変移ステツプである処のステツプ3に入る。ス
テツプ3のTP15に於いて、I/0リクエスト・レジ
スタ(第2レベル)がロードされる。それから、シーケ
ンサは、第49図に示されたシーケンスが入力動作に関
して実行されるか又は第50図に示されたシーケンスが
出力動作に関して実行されるかのいずれかの間に、ステ
ツプ2に入る。これらのシーケンスの間、SPMは、デ
ータ及び状態情報をSPMに転送するため、読出し15
命令を発生することによつて状態リクエストに応答する
。第50図に於いて、SPMは、メイン・メモリの、蓄
積領域に新しいキヤラクタを、またI/Oリクエスト及
び制御領域に、あらゆる出力制御ビツトを、ロードする
ため、書き込み15命令を発生する。同期出力動作 制御ワードが、同期出力動作に関するポートを制御する
ため、メイン・メモリ110にロードされたと仮定する
と、CMMの動作は、以下の様に要約し得る。
ライン・オンに於いて、EOCカウンタは、0000か
ら1111になり、同時に通常出力モード又はSEND
SYNモードのいずれかに関する第1の出力データ・
リクエストを発生する。1111状態に於いて、CMM
は、ラインが通常同期出力ラインであるかを見極めるた
めに検査し、それがEOCであると、カウンタは、同期
出力前置(preamble)の第1のキヤラクタの発
生を開始すべく、0001状態になる。
このキヤラクタは、パツド又はSYNキヤラクタのいず
れかである。各DATA CLOCKに於いて、EOC
カウンタが前進され、ボート選択パルスは、出力マルチ
プレクサ116を介して、ライン・アダプタに供給され
る。適当なEOC時間に於いて、キヤラクタ長に依存し
て、CI及びCDテーブルは、CMMが特定のキヤラク
タに何をするかを知らせるために付勢される。EOC時
間は、1マイナ・サイクルのみ継続し、EOCカウンタ
は、0001状態に戻る。第1の4EOC時間に先立つ
インターパルの間、出力プリアンプル・キヤラクタは分
解される。第4の前置キヤラタタがライン・アダプタに
順次転送された後、OUTPUTDATA REQUE
STがこのときまでに認知されたことを条件として、も
とからリタエストされたキヤラクタは、メイン・メモ1
月10の蓄積領域から組立/分解領域に転送される。さ
もなければ、データは遅れ、CMMは、より多くの出力
データ・リクエストを出すことなく1対のSYNキヤラ
クタを自動的に挿入し、一方それは、第1の出力データ
・リクエストへの応答を持つている。仮に該応答がまだ
遅れていると、あと2つのSYNキヤラクタが挿入され
る。0UTPUTDATE REQUESTが認知され
るとき、CMMは、次の出力キヤラクタに対してOUT
PUTDATE REQUESTを生じる。
仮に、SPMからメイン・メモリの蓄積領域に転送され
るキヤラクタが有効でないと、このキヤラタタは捨てら
れ、SYNの対が挿入される。新しいOUTPUTDA
TA REQUESTが別のキヤラクタのために発生さ
れる。EOCカウンタは、0001からEOC時間(キ
ヤラクタ長に依存)に、連続的にカウントし、出力ライ
ンがターン・オンされる時間までに、0001に戻る。
制御ワードが、それがメイン・メモリに蓄積された後、
メイン・メモリから読み出される処の、第1のマイナ・
サイクルの際、以下の条件が第12図にあてはまる。
バイト1、ビット4又はバイト1、ビツト5のいずれか
は、高レベルにあり、AND1200は、低レベル信号
LINE ONを発生する。この信号は、高信号LIN
E ONを与えるため、NOT1204で反転される。
この後者の信号は、第13図に供給され、そこで、それ
は前述の様にIC+CLR PUL信号と、IC/CL
R/LINE OFF信号とを発生する。これら後者の
信号は、制御ワードの種々の領域をクリアするため、第
5図に供給される。第14図に於いて、信号1C/CL
R/LINE0FFは、NOT1400を通り、AND
1402,1404及び1406をブロツクする。それ
故、000は、組立/分解ビツト00,09及び10に
書き込まれる。第12図に於いて、信号Rバイト4 0
1は、このビツトが同期動作に対してセツトされている
ので、高レベルにある。
信号Rバイト1 02はまた、このビツトが出力動作を
決定すべくセツトされているので、高レベルにある。信
号1Cは、このときマスタ・クリア動作がないので、高
レべルにあり、従つてAND1224は、低レベル出力
信号「b−0UTを発生する。AND1224の出力は
、高レベル信号1C・OUTを与えるため、NOT12
28によつて反転される。第14図に於いて、信号「で
・OUTは、組立/分解領域1410へのNOT140
8を通り、それによつて、時間TP13−14でセツト
されるべきOUT FLAGを付勢する。第12図に於
いて、NOT1204の出力は、信号WRITELIN
E ON FLAGになるため、OR1260及びNO
T1262を通る。
このことは、制御ワードがメイン・メモI川10に戻さ
れるとき、時間TP13で、制御ワードを組立/分解領
域に書き込むため、LINE ON FLAGを付勢す
る。第15図に於いて、低レベル信号1C/CLR/L
INE OFFは、ゲート1502,1504,150
6及び1508を減勢し、それ故、メイン・メモリのE
OC領域1510は、時間TP1314で0000にセ
ツトされる。
1つのメジヤー・サイクル後、制御ワードが再びメイン
・メモリから読み出されるとき、EOC領域1500は
、値1111にセツトされる。
第16図に於いて、EOC領域1510内の値(000
0)は、LINE ON信号によつて付勢される処のD
/MUX1600に供給される。D/MUX1600は
、導線1660上に低レベル信号0を発生し、この信号
は、第17図に供給され、そこでそれは、信号WRIT
E EOC1111になるためOR1700とNOT1
702を通る。第15図に於いて、信号WRITE E
OC1111は、EOC領域1510への、OR152
8,1530,1532及び1534と、AND150
2,1504,1506及び1508とを通る。
このマイナ・サイクルの時間TP13−14に沖いて、
値1111は、EOC領域1510に書き込まれる。N
OT1702の出力は、信号WRITE EOCになる
ため、OR1706を通り、この信号は、EOC領域に
書き込むためのENABLE6信号を発生すべく第5図
に供給される。D/MUX1600のO出力は、信号E
OC0000になるため、NOT1620を通され、信
号EOC 0000+1111になるため、OR162
2とNOT1624を通される。
第23図に於いて、信号EOC OOOOは、AND2
320の1入力を付勢する。第2入力は、信号IC−0
UTによつて付勢される。ライン・オン・フラグ・ビツ
トは、NOT2322を通り、AND2320の第3入
力を付勢する。ANDは、低レべル出力信号0UT F
IRST REQUESTを発生する。AND2320
の出力は、また信号PERMIT PRIORITYR
EQUESTになるため、OR2314を通り、信号0
UTPUTDATA REQUEST CODEになる
ため、OR2324を通る。第17図に於いて、OUT
FIRST REQUESTは、導線1732及び17
40上の信号EOC 1及びその補数を発生するため、
OR1730を通る。第24図に於いて、OUT DA
TA REQUESTCODE信号は、信号WRITE
DATAREQUEST 00になるため、OR24
12及びOR2406を通る。
このデータ・リクエス卜信号は、時間TP13−14で
、メモリに書き堡U込まれ、それ故、制御ワードがメモ
リから読み出される次の時間に、このフラグは、優先回
路を介して、SPNへのアクセスを捜し求める。
組立/分解領域1410は、EOC領域がライン・オン
時間でクリアされたと同時に、クリアされたので、組立
/分解ビツト00,09及び10は全てゼロを含む。
第21図に於いて、ビツト09及び10は、信号0+1
を発生するため、AND1252を付勢する、第14図
に於いて、信号0+1は、アダ−1400のB1及びB
O入力への、AND1411と、OR1418及び14
20とを通る。組立/分解領域1410からの値000
は、アダ−1400のA入力に供給され、OR1422
の出力からアダーへのキヤリー入力はない。従つて、ア
ダーは、時間TP13一14で、組立/分解1410の
内に蓄積される処の値011を発生する。コンフイデン
ス・カウンタが001の値を有し、EOCカウンタが値
1111を有することで、CMMは、出力メツセージに
優先しなければならない処の前置を発生するため準備さ
れる。
この前置は、仮にバイト1ビツト7が1であると、4つ
のSYNキヤラクタより成り、仮にバイト1ビツト7が
Oであると、2つのSYNキヤラクタによつてフオロー
される2つのパツド(全て1)から成る。第12図に於
いて、Rバイト401は、同期動作に対して、高レベル
にあり、信号Rバイト102は、出力動作を指示するた
め、高レベルにある。
これらの信号は、SY入力でAND1200の低レベル
出力を受信する処のデコーダ1206に供給される。A
ND1200の反転された出力は、デコーダ1206の
X入力を付勢し、一方Y入力は、永続的に付勢される。
デコーダは、高レベル信号0UT SYNCにするため
、NOT1270によつて反転される処の低レベル出力
Y3を、無条件に発生する。NOT1270の出力は、
AND1272の1入力に供給される。デコーダは、仮
にその入力SXが低レベルである場合にのみ、低レベル
出力X3を発生する。前置が4つのSYNキヤラクタを
含むということを仮定すると、バイト1 07は、デコ
ーダ1206のSX入力を減勢するため、高レベルにあ
り、それ故、それは、X3出力で低レベルを発生し得な
い。信号Rバイト1 07は、信号4SYN ON O
UTを発生するため、AND1272の第2入力に供給
される。他方、仮に前置が2つのSYNによつてフオロ
ーされる2つのPADを含んでいると、信号Rバイト1
07は、AND1272をブロツクするため、低レベ
ルにある。然し乍ら、信号Rバイト1 07は、デコー
ダ1206のsx入力を付勢し、デコーダは、AND1
276に低レベル出力信号を発生する。このANDは、
EOC時間又はEOCカウンタが1111のカウントを
含むときのいずれかに於いて、OR1278の出力によ
つて更に条件付けられる。AND1276の出力は、A
ND1275の1入力を付勢する。この後者のゲートは
、組立/分解領域1410から与えられるコンフイデン
ス・カウンタ内のカウントを表わす信号によつて、更に
条件付けられる。仮に、コンフイデンス・カウンタ内の
値が011であると、AND1275は、信号GENE
RATEPADを発生するため、AND1276の出力
によつて付勢される。第21図に於いて、信号4SYN
OUTは、AND2160の1入力に供給される。
このANDは、OR1278の出力から与えられる信号
EOC+EOC1111によつて更に条件付けられる。
AND2160の出力は、AND−0Rインバータ21
62の1入力を付勢する。ANDーORインバータ21
62の第2入力は、信号A・B−Cによつて付勢される
。AND−0Rインバータ2162は、第20図に供給
される処の信号GENERATE SYNを発生し、そ
こで、それは、AND2008の1入力を付勢するため
、0R2006を通る。信号GENERATESYNは
また、第19図に供給され、そこでそれは、信号DAT
A BIT2になるため、OR1904を通る。この後
者の信号は、AND2008の第2入力に供給される。
該ANDは、高レベルの組立/分解制御01信号にする
ため、NOT2010によつて反転される処の低レベル
出力信号を発生する。組立/分解制御00信号は、この
とき低レベルにある。第2図及び第3図に於いて、組立
/分解制御00及び01信号は、組立/分解領域210
−310の入力で、D/MUXのA2及びB2入力を付
勢する。これらA2及びB2入力は、次に記述される様
に、直接的又は間接的のいずれかで、DLE/SYNメ
モリ680からのSYNキヤラクタを受け取る。SYN
キヤラクタは、以下の様に、DLA/SYNメモリ68
0から読み出される。
第18図に於いて、AND1806への全ての入力は、
高レベルにあり、該ANDは、高レベル信号SELEC
T SYNにするため、NOT1809によつて反転さ
れる処の出力信号を発生する。
第7図に於いて、この信号は、AND−0Rインバータ
776の1入力に供給される。OR774への両入力は
、低レベルにあり、それ故その出力は、AND−0Rイ
ンバータ776の第2入力を付勢する。AND−0Rイ
ンバータは、低レベル信号AD02を発生する。この信
号は、DLE/SYNメモリへのアドレス入力として供
給される。以下に説明される方法で、Rバイト2 07
及びバイト2 06は、あと2つのアドレス信号1/0
05及びI/0 06を発生するため、第8図のマルチ
プレクサ812に供給される。これらの信号は、DLA
/SYNメモリに供給され、信号AD02と組合つて、
SYNキヤラクタを蓄積している処のメモリ内のアドレ
スを選択する。それから、SYN++ラクタは、組立/
分解領域に供給される。実際には、DLA/SYNメモ
リ・ビツト00−04のみが、組立/分解領域に直接供
給される。全てのメモリ・ビツトは、以下に説明される
様な、パリテイー発生器回路に供給され、組立/分解領
域のビツト05−08は、ポートが、処理すべくプログ
ラムされるキヤラクタの長さに従つて、、優先回路から
満される。仮に、SYNキヤラクタの代りに、PAD(
全て1)が前置の第1キヤラクタとしてリクエストされ
ると、それは、以下の様に発生される。
第12図に於いて、AND1275は、低レベル信号G
ENERATE PADを発生する。この信号は、第1
9図に供給され、そこでそれは、信号DATA BIT
2になるため、OR1908,NOT1910及びOR
1904を通る。NOT1910の出力はまた、信号D
ATA BIT3になるため、0R1912を通る。信
号DATABIT2及びD′ATA BIT3は、第2
0図に供給され、そこで、それらは、AND2008及
び2012を付勢する。信号GENERATEPADは
また、第20図に供給され、そこでそれは、AND20
08と2012の双方を付勢するため、OR2006を
通る。AND2008の出力は、高レベル信号の組立/
分解制御01になるため、NOT2010で反転される
。AND2012の出力は、高レベルの信号の組立/分
解制御00になるため、NOT2014によつて反転さ
れる。組立/分解制御00及び01信号は、組立/分解
領域210−310に書き込むためのD/MUX(7)
A3及びB3入力を付勢するため、第2図及び第3図の
D/MUXに供給される。
D/MUX(7)A3及びB3入力は、全て論理1電圧
レべルに接続され、それ故、全て1を含むPADキヤラ
クタは、組立/分解領域に書き込まれる。前置の第1の
キヤラクタが組立/分解領域210−310にロードさ
れると同時に、EOCカウンタは、0001にセツトさ
れる。
第17図に於いて、NOT1716の出力は、AND一
0Rインバータ1j14の第1入力を付勢し、第2人力
は、高レベルにある処の信号0UTSYNCによつて付
勢される。
AND−0Rインバータ1714は、低レベル信号WR
ITEEOC 0001を発生し、該信号は第15図に
供給され、そこでそれは、AND1520,1522及
び1524をブロツクし、低順位に1を与えるため、N
OT1560を介してAND1562を付勢する。この
様にして、値0001は、第1の前置キヤラクタが組立
/分解領域210−310にロードされると同時に、E
OC領域1510に書き戻される。第17図に於いて、
AND−0Rインバータ1714の出力は、信号WRI
TE EOCになるため、OR1706を通る。第5図
に於いて、この信号は、信号ENABLE6を発生する
ことによつて、EOC領域への書き込みを付勢する。
CMMは、今や、一時に1ビツトづ\組立てられ、ライ
ン・アダブタに転送される組立/分解領域210−31
0内のキヤラクタで、キヤラクタ分解動作になる。
仮にデータ・クロツクが生じると制御ワードがアドレス
される処の各マイナ・サイクルに、1ビツトが転送され
る。EOCカウンタは、第1のビツトが組立/分解領域
210−310から移されるとき、0001にセツトさ
れ、そして、完全なキヤラクタがいつ分解されたかを決
定するため、データ・クロツクの数のトラツクを保持す
る。0R1706を付勢するAND1740は、各マイ
ナ・サイクルでWRITEEOC信号を発生し、それ故
、更新されたカウントは、E0Cメモリ領域に書き戻さ
れる。
EOCカウンタが0001にセツトされるとき、信号E
OC1111は終結され、第12図に於いて、OR12
78から得られる高レベル出力は、仮に第1の前置キヤ
ラクタがパツトであつたとすると、信号GENERAT
EPADを妨げるため、AND1276をブロツクする
OR1278の出力は、信号EOC+E0C1111で
あり、第21図に於いて、この信号は、それが高レベル
になるとき、AND2160をブロツクし、それによつ
て、仮に前置の第1のキヤラクタが、SYNである場合
に、信号4SYN ON OUTがSYNキヤラクタを
発生するのを妨げる。第20図に於いて、OR2006
の出力は、低レベルに下降し、AND2008及び20
12をブロツクする。それ故、組立/分解制御00及び
01信号の双方は、低レベルに下降する。第3図は、ビ
ツトが組立/分解領域310内で組立てられ、ライン・
アダプタに転送されるときのビツトのパスを示している
低レベルの、組立/分解制御00及び01信号の双方で
、MUX308及び316のA0及びB0入力は、組立
/分解領域310への供給のために選択される。A0及
びB0入力は、組立/分解領域の出力であり、左位置へ
の1ビツトが入れられる。即ち、各時間に、組立/分解
領域210−310は、ENABLE1信号によつて付
勢され、それは、その中のビツトを、1位置右にシフト
する。データ・ビツトは、組立/分解ビツト位置01か
ら移され、AND−0Rインバーダ320に供給される
。信号SYNCは、低レベルにあり、仮に出力データが
禁止されなければ、AND322は、AND−0Rイン
バータ320を付勢するため、高レベル出力信号を発生
する。AND−0Rインバータは、マルチプレクサ32
6への、OR324を通る低レベル出力信号を発生する
。通常のデータ出力に関して、バイ口、ビツト01及び
03は、共に低レベルにあり、それによつて、AND3
30への高レベル出力信号を発生するため、AND32
8を付勢する。AND330は、ポートが出力動作にプ
ログラムされているので、信号Rバイト102によつて
更に付勢される。入力/出力マルチプレクサヘMUXを
介して出力データをゲートするため、0R332によつ
て反転され、MUX326に供給される処の低レベル出
力信号を、AND330が発生し、そして該マルチプレ
クサから該信号がライン・アダプタに進む。第1の前置
キヤラクタが分解され、ライン・アダプタに転送された
後、EOCカウンタは、キヤラクタ分解動作の完了を合
図する。
第16図に於いて、EOC領域1510の出印ま、D/
MUX1600によつてデコードされ、D/MUX16
30及び1632のデータ入力に供給される。D/MU
Xは、アドレス信号として、キヤラクタの長さを指示す
る処の信号Rバイト204及びRバイト205と同様0
UT SYNC信号を受け取る。D/MUX1630及
び1632の出口は、D/MUX1634に供給され、
それは、ポートが垂直冗長検査モードにプログラムされ
ているか否かに依存して、出力又はD/MUX1630
又はD/MUX1632のいずれかを選択する。あらゆ
る場合に於いて、組立/分解領域内のキヤラクタが完全
に分解状態になつたとき、D/MUX1634は、信号
EOC MUXを発生する。第17図に於いて、EOC
MUXは、AND1722の1入力を付勢する。デー
タ・クロツク時間に於いて、0R1724の出力は、A
ND1722の第2入力を付勢し、それは、信号EOC
及びEOC1と、それらの補数を発生するため、OR1
726及び1730に低レベル出力信号を発生する。第
12図に於いて、信号EOCは、デコーダ1206の出
力によつて既に条件付けられている処のAND1280
に、供給される。
AND1280は、信号0UT SYNC−EOCを発
生する。仮に第2の前置キヤラクタがパツドである場合
、信号EOCは、0R1278を通り、このとき更に付
勢される処のAND1276を付勢する。
AND1276の出力は、信号GENERATEPAD
になるため、AND1275を通る。また、OR127
8の出力は、信号EOC+EOC1111になる。これ
らの信号は、EOCカウンタを0001にリセツトし、
第2の前置キヤラクタ・パツド又は同期のいずれか、が
組立/分解領域210−310に入れられるようにする
。第21図に於いて、信号EOC+EOC1111は、
AND2160を付勢し、仮に第2の前置キヤラクタが
SYNであると、AND2160の第2入力は、付勢さ
れ、それによつて、AND−ORインバータ2162に
高レベル信号を供給する。信号A−B−Cは、まだ高レ
ベルにある。何故なら、コンフイデンス・カウンタは、
まだ011のカウントを含んでいる。従つて、AND−
0Rインバータ2162は、信号GENERATESY
Nを発生する。この信号は、第20図に供給され、そこ
でそれは、前述の様に、組立/分解領域210−310
へのSYNキヤラクタの転送を付勢するため、0R20
06を通過する。一方、仮に第2の前置キヤラクタがP
ADであると、AND1275の出力は、組立/分解領
域210−310へPADキヤラクタを供給させるため
、OR2006を通過する。第2の前置キヤラクタが組
立/分解領域に入れられるとき、第14図のコンフイデ
ンス・カウンタは、010のカウントに減少され、第1
5図のEOCカウンタは、値0001に戻る。
第21図に於いて、信号0UTSYN−EOCは、AN
D2104の1入力を付勢するため、0R2102を通
過する。
AND2104の第2入力は、信号A−B−Cによつて
付勢され、それ故ANDは、検知された信号BIT B
Y BITSYNを発生する。第14図に於いて、この
信号は、OR1418及び1425の入カヘ、0R14
40及びNOT1442を介して進み、OR1418は
、アダ−1400のB1入力に、高レべル入力を供給す
る。そしてOR1425は、アダーのB2入カへの高レ
ベル入力を供給する。更に、OR1425の出力は、ア
ダーのB0入力に高レベルを供給するため、NOT14
44とOR1420を通過する。アダーは、第2の前置
キヤラクタが組立/分解領域210−310に入れられ
るのと同時に、組立/分解領域1410に蓄積される処
の値010を得るために、値111と011を加算する
。第15図に於いて、信号EOCは、AND−ORイン
バータ1572の1入力を付勢する。
AND−0Rインバータの第2入力は、信号1C・OU
Tによつて付勢される。AND−0Rインバータ157
2は、EOC領域の低順位位置に1を入れるため、0R
1534への低レベル出力信号を発生する。この時間中
、導線1736上の低レべル信号EOCは、アダ−15
00からの全ての出力をブロツクする。CMMは、第2
の前置キヤラクタを分解し、前述の様にライン・アダプ
タに各クロツクパルスに1つづつ、ビツトを送る。
第1の2つの前置キヤラクタは、常に2つのSYNキヤ
ラクタによつてフオローされる。EOCカウンタが、第
2のキヤラクタは分解されたということを決定するとき
、それは、信号EOCを発生し、第12図に於いて、A
ND1280は、信号0UT SYNC−EOCを発生
する。第21図に於いて、この信号は、AND−0Rイ
ンバータ2162の1入力を付勢するため、NOT21
70を通過する。コンフイデンス・カウンタは、今や0
10のカウントを有しているので、AND2124への
全ての入力は、高レベルにあり、それらは、AND−0
Rインバ−タ2162の第2入力を付勢するため、OR
2172を通過する処の出力信号を発生する。AND−
0Rインバータ2162は、信号GENERATE S
YNを発生し、それは、高レべル信号組立/分解制御0
1を発生するために、OR2006に供給される。
信号DATABIT3は、低レベルにあり、信号組立/
分解制御00が低レベルにあるようにする。前述より、
導線2002及び2004上の信号は、組立/分解領域
210−310への入カマルチプレクサを条件付け、そ
れ故、第3の前置キヤラクタ(SYN)がそこに入れら
れる、ということが明らかである。第3の前置キヤラク
タが、組立/分解領域に入れられるとき、第2の前置キ
ヤラクタが組立/分解領域に挿入された後に行われたの
と同様の方法で、EOCカウンタは、0001のカウン
トに戻る。更に、第14図のコンフイデンス・カウンタ
は、010から111のカウントに前進する。第21図
に於いて、信号0UT SYNC−EOCは、AND2
164の1入力を付勢するため、OR2136を通過す
る。コンフイデンス・カウンタは、値010を保持して
おり、従つて、AND2124への全ての入力は付勢さ
れ、その出力は、AND2164の第2入力を付勢する
ため、NOT2126を通過する。最後に、信号MES
SAGEEND/LOOK FOR SYN Aは、低
レベルにあり、AND2166は、AND2164を付
勢するため、高レベル出力信号を発生する。AND21
64の出力は、信号DECREMENTCOUNTER
である。それは第14図に供給され、そこでそれは、高
レベル信号をアダ−1400のB2入力に供給するため
、OR1425を通過する。0R1425の出力は、N
OT1444によつて反転され、高レベルをアダーのB
O入力に供給するため、OR1420を通過する。
この様にして、アダーは、値111を得るため、キヤリ
ー入力なしに、値101と010を加算する。この値は
、第3の前置キヤラクタが組立/分解領域210−31
0に入れられるのと同時に、組立/分解領域1410に
書き込まれる。第3の前置キヤラクタが分解され、ライ
ン・アダプタに送られ、そしてキヤラクタが分解された
後、先行のキヤラクタに関するものとして、EOCカウ
ンタは、再び信号EOCを発生する。
第4の前置キヤラクタはまた、SYNキヤラクタでなけ
ればならない。第21図に於いて、信号0UTSYN−
EOCは、AND−0Rインバータ2162の1入力を
付勢するため、NOT2170を通過する。コンフイデ
ンス・カウンタの111の値で、AND2130への全
ての入力は付勢され、それは、AND−0Rインバータ
2162を更に付勢するため、OR2172を通過する
処の出力信号を発生する。AND−0Rインバータは、
DLE/SYNメモリから組立/分解領域210310
へのSYNキヤラクタの供給を付勢するために、高レベ
ル信号組立/分解制御01及び低レベル信号組立/分解
制御00を再び発生すべく、第20図に供給される処の
信号GENERATESYNを発生する。第4の前置キ
ヤラクタが、組立/分解領域210−310に入れられ
るのと同時に、EOCカウンタは、0001状態に戻さ
れる。
このことは、第3の前置キヤラクタが、組立/分解領域
に入れられたとき生じるのと同様の方法で、達成される
。また、コンフイデンス・カウンタは、その中のカウン
トが111から001に変えられる。第21図に於いて
、信号0UT SYNC−EOCは、AND−0Rイン
バータ2141の1入力を付勢するため、N0T217
0を通過する。コンフイデンス・カウンタの111のカ
ウントにより、AND2130への全ての入力は付勢さ
れ、その出力は、AND−0Rインバータ2141の第
2入力を付勢するため、NOT2180で反転される。
AND−0Rインバータは、低レベル信号SYNC O
UT DATAMODEを発生し、第14図に供給され
る。そこでそれは、信号SYNCDATAMODEにな
るため、0R1422を通過する。OR1−422の高
レベル出力は、アダー1400のA入力で、ANDゲー
トをブロツクする。更に、OR1422の高レベル出力
は、アダーへのキヤリー入力として供給される。このと
き、アダーへのB入力はない。従つて、値001は、ア
ダーの出力で発生される。この値は、第4の前置キヤラ
クタが組立/分解領域210−310に入れられるのと
同時に、組立/分解領域1410に入れられる。EOC
カウンタが、0000から1111の値になつたときに
戻ると、前置が発生するまで、CMMは、出力データ・
リクエストを発生した。
第23図に於いて、信号EOC0000は、AND23
20の1入力を付勢する。ライン・オン・フラグは、こ
のときセツトされ、従つてNOT2322の出力は、−
AND2320の第2入力を付勢する。信号1C・0U
Tは、高レベルにあり、AND2320の第3入力を付
勢する。それ故それは、低レベル出力信号0UT FI
RSTREQUESTを発生する。AND2320の出
力はまた、信号0UT DATA REQUESTCO
DEになるため、OR2324を通過し、信号PERM
ITPRIORITYREQUESTになるため、OR
2330を通過する。第17図に於いて、信号0UT
FIRSTREQUESTは、導線1732と1740
上に、信号EOC1とその補数を発生するため、0R1
730を通過する。
信号0UT DATAREQUEST CODEは、第
24図に供給され、そこでそれは、信号WRITE D
ATAREQUEST00になるため、OR2412を
通過する。
この信号は、制御ワードのEOC領域がそこに蓄積され
る値1111を有すると同時に、1/Oリクエストと制
御ワードの制御領域とに、リクエストビツトがセツトさ
れるようにする。信号EOC1とタイミング信号A0と
共に、信号PERMITPRIORITYREQUES
Tは、AND2500を付勢し、それは、書き込み付勢
リクエスト信号になるため、OR2502を通過する。
該信号は、ENABLE7信号を発生するため、TP1
3−14で、MUX508を通過する。該付勢信号は、
制御ワードTP13−14に、データ・リクエスト00
の書き込みを付勢する。導線2316上の信号PERM
ITPRIORITYREQUESTと、導線1732
及び1740上の信号EOC1とは、優先制御回路14
6に供給され、そこで、タイミング制御回路によつて発
生される連続的なアドレスと組合つて、それらは、優先
制御回路内にリクエスト表示を蓄積する。優先が、ポー
トに分配されるとき、タイミング及びシーケンス制御器
は、ステツプ1に移り、制御ワードからSPM/CMM
インターフエイスヘの28ビツトの転送を付勢する。
これら28ビツ卜は、STATUS(状態)1,STA
TUS2,STORAGE(蓄積)、及び制御ワードの
I/0制御及びリクエスト領域の4位置、を含んでいる
。次に、シーケンス回路は、ステツプ2に移り、そこで
状態リクエストは、SPMに形成される。このことは、
SPMが、メツセージの第1キヤラクタを制御ワードの
蓄積領域410にロードする間、動作の1サイクルを開
始する。このインターバルの間、タイミング制御120
による走査は、ステツプされ、制御ワードは、キヤラク
タを蓄積領域に入れるために、ランダムにアクセスされ
る。蓄積領域に入れられる第1のメツセージ・キヤラク
タは、前置キヤラクタの発生が完了されないとすると前
置キヤラクタが発生されるまで、そこに保持される。ひ
とたび前置キヤラクタが分解され、ライン・アダプタに
送られると、第1のキヤラクタは、蓄積領域から組立/
分解領域210−310に転送され、リクエストは、他
のキヤラクタに対して為される。第19図に於いて、最
後の前置キヤラクタが分解された後のEOC時間で、A
ND1930への全ての入力は、高レベルにあり、それ
は低レベル信号STROBEを発生する。
ストロープ信号は、デコーダ2200に供給され、仮に
OUTCONTROL FLAG00,01及び02が
全て低レベルにあると、デコーダの全ての出力は、高レ
ベルにある。
第18図に於いて、高レベル信号DECODE X0は
、AND1814をブロツクするため、出力を順次発生
する処のAND1812をブロツクし、それ故、高レベ
ル信号は、OR1816の1入力に供給される。デコー
ダ2200からの他の3つの高レベル出力は、OR18
16に直接供給され、その全ての入力が高レべルにある
ので、それは、低レベル信号DECODE BIT2を
発生する。
第19図に於いて、この信号は、0R1936の1入力
をブロツクする。OR1936はまた、AND1940
によつて発生される高レベル信号の結果として、NOT
1938からの低レベル信号を受け取つている。従つて
、OR1936は、OR1904に高レベル入力を供給
する。信号GENERATEPADは、高レベルにあり
、OR1908の1入力をブロツクし、他の入力は、信
号1NSERTPADが低レベルにあるので、AND1
942・の出力によつてブロツクされる。従つて、OR
1908は、高レベル信号をOR1904の第2入力に
供給するために、NOT1910によつて反転される処
の低レベル出力信号を発生する。信号GENERATE
SYNは高レベルにあり、それ故、OR1904への
全ての入力は、ブロツクされ、それは低レベル出力信号
を発生する。第20図に於いて、OR1904の出力は
、AND2008をブロツクし、それ故、信号組立/分
解制御01は、低レベルにある。第23図に於いて、信
号組立/分解制御01は、AND2332の1入力を付
勢するため、NOT2334及びOR2336を通過す
る。
信号SYNCデータ・モードは、高レベルにあり、NO
T2331による反転の後、AND2332を条件付け
る。それ故それは、AND2338ヘの高レベル出力を
発生する。AND2340への両入力は、高レベルにあ
り、−その出力は、AND2342の1入力を条件付け
る。キヤラクタがSPMから制御ワード・メモリに転送
されたとき、DATA REQUEST01フラグは、
SPMからの信号によつてセツトされた。従つて、2ビ
ツト・ラツチ2800のAラツチは、セツトされ、信号
QN DATA REQUEST01は、低レべルにあ
る。この信号は、AND2342の第2入)力を付勢し
、その出力は、順次AND2338を条件付ける。
従つて、前置の第4のキヤラクタの次の分解のEOC時
間で、AND2338は、信号STORAGETODI
SASSEMBLYにするため、OR2334を通過す
る処の低レベルの出力信号を発生する。同時に、AND
2338の出力は、優先がポートに分配されるやいなや
次のキヤラクタをリクエストするため、信号0UTDA
TAREQUESTCODE及びPERMITPRIO
RITY REQUESTを発生すべく、OR2324
及びOR2330を通過する。導線2398上のSTO
RAGE TODISASSEMBLYは、第19図に
供給され、そこでそれは、AND1950の1入力を条
件付ける。
このANDの他の入力は、信号GENERATESYN
が高レベルにあるので、条件付けられる。AND195
0の出力は、信号DATABIT 3になるため、OR
1912を通過する。第20図に於いて、信号DATA
BIT3は、EOC入力のために、OR2006の出
力によつて更に付勢される処のAND2012に供給さ
れる。従つて、AND2012は、信号組立/分解制御
00が高レベルになるようにする。低レベル信号組立/
分解制御01と高レベル信号組立/分解制御00との組
合せは、組立/分解領域210−310の入力に関して
、D/MUX0A1及びB1入力を選択し、それ故、蓄
積領域410の内容がそこにゲ一卜される。第19図に
於いて、組立/分解制御00信号は、書き込み付勢組立
/分解信号になるため、OR1932とOR1900と
を通過する。この後者の信号は、第5図に供給され、そ
こでそれは、組立/分解領域への書き込みを付勢する処
のENABLE1信号になるため、MUX500を通過
する。出力時のパリテイー挿入 同期出力動作の際、パリテイー・ビツトは、メイン・メ
モリの蓄積領域内の出力キヤラクタに関して発生される
このパリテイー・ビツトは、第43図中に発生され、デ
コーダ2700のX入力を付勢するため、第27図に供
給される。デコーダ2700のSY付勢入力と同様、Y
入力は、永続的に付勢される。仮に、パリテイー・ビツ
トが発生されると、信号■RC MODEは、低レベル
にあり、かくして、デコーダのSX入力を付勢する。取
り扱われるキヤラクタの長さに依存して、バイト2ビツ
ト04及び05は、デコーダのA1及びA0入力に、1
組の信号を供給する。デコーダは3つのX出力を有し、
それらの1つは、A1及びAO入力に供給される1組の
信号の値がO,1又は2である場合、低レベルに下降す
る。デコーダは3つのY出力を有し、それらの1つは、
A1及びAO入力に供給される1組の信号の値が、1,
2又は3の場合、低レベルに下降する。例えば、ライン
が、6つのデータ・ビツトと1つのパリテイー・ビツト
を含むキヤラクタを処理していると仮定する。この場合
、デコーダのA1及びAO入力に供給される信号は、値
01を有し、それ故、デコーダのX1及びY1出力は、
低レべルに駆動される。これらの出力は、AND270
6と2708をブロツクする。デコーダのX2出力は、
高レベルに留まり、それは、AND2710の1入力を
付勢する。デコーダのY3出力は、高レベルにあり、ポ
ートが出力モードで動作している間に更に付勢される処
のAND2702を付勢する。AND2702の低レベ
ル出力は、AND2710を更に付勢するため、NOT
2704で反転され、それは、低レベル信号0[JT′
PARITY07を発生する。この信号は、第2図に供
給され、そこで、該信号は、OR252を介して、D/
MUX208のA1入力に進む。出力キヤラクタが蓄積
領域から組立/分解領域に転送されると同時に、パリテ
イー・ビツトは、組立/分解領域210のビツト位置8
に入れられる。EOCマルチプレクサ 第16図に示された回路は 該EOCカウンタのカウン
トにキヤラクタ長を表わすバイト2からの信号をマルチ
プレクスし、完全な1キヤラクタが組立て又は分解され
たことを適当な時に表示する信号を生ずるための手段を
与える。
メイン・メモリ110のEOC領域のカウントが保持レ
ジスタ112へ読出される度毎に、REOC00〜03
がD/MUX1600へ与えられる。D/MUX0)G
1入力は低レベルに接続されており、G2入力は信号L
INE ONにより付勢されている。従つて該ラインが
オンであるときはいつでも、D/MUX1600は、そ
のA0ミA3入力へ与えられる信号の組合せに依存して
その16ケのーつに低レベル信号を生ずる。D/MUX
ノ1600の幾つかの出力は全く使用されず、そして他
の幾つかの出力は非同期動作のときにのみ用いられるの
で、本発明に関して何の関係もない。
MUX1600の0出力は信号0である。この出力はN
OT1620を通過して信号EOC0000になる。D
/MUX1600の出力1はNOT1610を通過して
信号EOC0001になる。D/MUX1600の出力
15は信号15であつて、此の信号はOR1622に与
えられる。OR1622の出力はNOT1624により
反転されて低レベル信号EOC0000+1111にな
る。D/MUX1600の出力5,6,7,8は2つの
データ・セレクタ/マルチプレクサ1630及び163
2へ与えられる。出力5はD/MUX1630のD1入
力に与えられる。出力6はD/MUX1360の入力D
3及びD0と、D/MUX1632のD1とに与えられ
る。出力7はD/MUX1630のD2及びD5入力と
、D/MUX1632のD3及びDO入力とに与えられ
る。該出力8はD/MUX1632のD5入力に与えら
れる。データ・セレクタ/マルチプレタサ1630及び
1632は、信号Rバイト2 05,Rバイト204及
びOUTSYNCにより並列にアドレスされる。
1630及び1632の両方とも、それらの付勢入力を
低レベル源に接続することにより恒常的に付勢されてい
る。
D/MUX1630を考察すると、データ入力D1〜D
7の内のーつは、該D/MUXへ与えられたアドレス信
号の組合せに依存してD/MUXの出力に接続される。
D/MUX1630の出力は、更なるデータ・セレクタ
/マルチプレクサ1634のD5入力に与えられる。D
/MUX1632はD/MUX1630と同様であるが
、D/MUX1634のD1入力に接続された出力を有
する。
D/MUX1634のアドレス入力A0及びA1は夫々
高及び低電圧源に接続されており、従つてD/MUXは
そのD1又はD5入力の何れかを、導線3400上の信
号VRC MODEが低レベルにあるか高レベルにある
かに依存して、出力導線1650へ接続させている。例
えば、同期出力ラインがパリテイを持たない6ビツト・
キヤラクタで動作し、垂直冗長検査モードで動作してい
ないと仮定する。
パリテイを伴なわない6ビツト・キヤラクタで動作する
ために、バイト2のビツト05はOでなければならず、
そしてバイト2のビツト04は1でなければならない0
これらの信号は、導線1298上のOUTSYNC信号
と組合せてD/MUX1630及び1632へ二進アド
レス011を与える。これがD/MUX1630と16
32のD3入力を選択する。信号■RCモードは高レベ
ルにあるから、D/MUX1634のD5入力は出力ラ
イン1650に接続される。EOCカウンタがカウント
6に達したのに引続くメジヤ・サイクルに、D/MUX
1600のA0〜A3入力に与えられた信号の該組合せ
は、低レベル信号を第6出力に生ぜしめる。
この信号は、D/MUX1630のD3入力及びD/M
UX1634のD5入力を通過して信号EOCMUXに
なる。第2例として、該ポートがVRCモードで動作し
ており、それ故導線3400上の信号が低レべルにあり
、従つてD/MUX1634のD1入力を選択している
こと以外は前例と同様な条件であると仮定する。
D/MUX1630及び1632のB3入力は従前通り
選択されている。しかし、EOCカウンタのカウントが
値6に達したとき、D/MUX1600からの出力はD
/MUX1630のD3入力を通過してD/MUX16
34のD5入カブロツクされる。此のマイナ・サイクル
の間に、EOCカウンタのカウントは7に増加されてメ
モリに再蓄積される。1メジヤ・サイクルの後、その増
加されたカウントがメモリから保持レジスタ112に読
込まれるとき、D/MUX1600に与えられた信号は
、その第7出力端子から低レベル出力を生ぜしめる。
此の信号はD/MUX1632のD3入力及びD/MU
X1634のD1入力を通過して信号EOC MUXと
なる。先の例から、キヤラクタの終りに於ける適当な時
間に信号EOCMUXを発生すべく用いられ得るところ
の他の組合せが可能であることは明白であろう。キヤラ
クタ検出及びキヤラクタ翻訳 第6図にキヤラクタ検出(CD)及びキヤラク夕翻訳(
CI)メモリ・テーブルが示されている。
これらのテーブルの目的は、各入出力キヤラクタOZを
分解して該CMMにより直ちに実行さるべき必要がある
活動又は動作が何であるかを確認することである。
該CD及びCIテーブルの使用に係る二つの連続した探
索動作が存在する。第1ステツプとしては、メイン・メ
モ1月10の組立領域からの入カキヤラクタか、又はメ
イン・メモl月10の蓄積領域からの出力キヤラクタが
CMM5ビツト・コードに変換される。このことは、C
Dテーブルをアドレスするために入出力キヤラクタを用
いることにより達成される。第2ステツプは、固定ハー
ドウエアが或いはCIテーブルを参照することにより斯
くて得られた5ビツト・コードを翻訳して、第1ステツ
プの間に得られたキヤラクタに関して何れの特定の機能
又は複数の機能が実行されるべきかを決定することから
成る。4つのCDテーブルがあつて、それの全てはラン
ダム・アクセスCDメモリに位置している。
各CDテーブルは5ビツトずつの256ワードを蓄積す
ることができる。4つのCIテーブルがCIメモリ60
2に位置しており、各テーブルは12ビツトずつの16
ワードを含んでいる。
メイン・メモリ110に於ける各ワードのバイト2及び
3は、メイン・メモリから該ワードが読出される度毎に
、何れのCDテーブル及び何れのCIテーブルが選択さ
れるべきかを特定するコードを含んでいる。CDテーブ
ルをロードするデータ入力及びCI及びCDテーブルへ
のアドレス制御のためのデータ入力が第7及び8図に示
されている。CDテーブルに於ける特定の位置は、第8
A図に示されたフオーマツトを有する制御ワードと共に
書込み57命令によりロードされる。第1図に示されて
いるように、該命令及び制御ワードは、バス158を介
してCD及びCIテーブル制御回路へ与えられる制御ワ
ードと共にSPM/CMMインタフエイス回路から来る
。該制御ワードのビツト8〜15は1キヤラクタ・コー
ドを含んでいる。このコードは検出されるべきキヤラク
タを表わしている。ビツト5及び6は選択されるべきテ
ーブルを表わし、ビツト0〜4は、テーブルが選択され
、ビツト8〜15により特定されたコードを有する入出
力キヤラクタによつてアドレスされる度毎に特定のCD
テーブルから読出されるべき5ビツトキヤラクタを示す
。第7図に於て、該書込57命令は低レベル信号であり
、0R700に与えられて高レベル出力信号を生じ、そ
れは導線702を介して4つのデコーダ/MUX回路8
00のA1入力に与えられる。
説明を簡略にする目的で、1ケのデコーダ/MUX80
0のみが示されており、4つのデコーダは参照数字80
2によつて表わされている。OR700の出力はAND
−0Rインバータ704のーつの入力に与えられる。
導線706上の信号ICは通常は低レベルにあり、1チ
ヤネルがクリアされているときNOT706は条件づけ
る信号をAND−0Rインバータ704の第2入力に与
える。AND−0Rインバータ704は導線708上に
低レベル信号を生じ、それは4つのデコーダ/MUX回
路800のA0入力に与えられる。導線702上の高レ
ベル信号と導線708上の低レベル信号との組合せは該
デコーダ/MUXを条件づけ、それ故A2データ入力は
出力導線804へ接続され、B2データ入力は出力導線
806へ接続される。バス158上の制御ワードのビツ
ト08〜15はデコーダ/MUX800の各々のA2及
びB2入力に与えられる。制御入力15及び14は図示
された該デコーダ/MUXのB2及びA2入力に与えら
れ、残余のビツ口3〜08は図示されていない3つのデ
コーダ/MUXのB2及びA2入力に与えられる。4つ
のデコーダ/MUX800からの8ケの出力は、8ケの
NOT回路808を通過して信号1/015乃至1/0
08となる。
第6図に於て、これらの信号はケーブル810を経て4
つのテーブルの内の1つのアドレスを選択するためCD
メモリに与えられる。何れのテーブルがアドレスされる
かを選択する回路が第8図の右側部分に示されている。
制御バス158からの制御ワード・ビツト05及び06
はMUX812のC1及びD1入力に与えられる。信号
1Cはチヤネル・タリア動作の間を除き低レべルであり
、従つてMUXは付勢される。導線708上の信号は書
込み57動作の間低レベルにあり、それ故上述の如くM
UX812のA1,B1,C1,D1入力はA,B,C
及びD出力に接続されている。MUX812のC出力は
OR814を通過して2つのAND816及び817の
ーつの入力に与えられる。MUX812のD出力はOR
820を介してAND817の1つの入力と更なるAN
D818のーつの入力に与えられる。MUX812のC
出力は直接にAND818の1つの入力及び更なるAN
D819の1つの入力に与えられている。MUX812
のD出力は直接にAND816及び819の第2入力に
与えられている。各AND216〜819の出力は、参
照数字822により集合して表わされている4ケのAN
Dのーつの入力に与えられている。該AND822は書
込み57動作の間高レベルにある導線710上の信号5
0−L15によつて更に状態づけられる。4つのAND
822からの出力信号はCD TABLE SELEC
T信号である。
これらの信号はバス824を介してCDメモリ600へ
与えられて、CDメモリに於ける何れのテーブルがバス
810上に現われているアドレスによりアドレスされる
のかを選択する。該CDメモリは、それが導線712上
の書込み付勢信号を受け取るまでその中にデータを書込
ませることができない。
此の信号は第7図に由来する。導線上の信号SYNC
ACKは、タイミング及びシーケンス制御回路120に
より発生され、TP8乃至TP14に於て高レベルにあ
る。此の信号はNOT714により反転されてAND7
16の1つの入力に与えられる。該ANDは低レベル書
込57命令により更に条件づけられて導線718上に高
レベル出力を生じ、それはNOT720及びOR722
を通過してAND724の1つの入力を条件づける。低
レベル・タイミング・パルスTP13〜14NOT72
6を介してAND724の第2入力に与えられ、それ故
該ANDは低レベル信号書込み付勢CDテーブル(WE
CD TAB)を生ずる。此の信号は導線712を介
して与えられてCDメモリ600を付勢し、それ故メモ
リへの書込は時間TP13〜14の間に行なわれる。C
Dメモリヘ書込まれる5ケのデータ・ビツトはバス15
8上の制御ワードのビツト0〜4である。
これらのビツトは5ケのNOT826に与えられ、そこ
でそれらは反転されて信号1/000〜I/004にな
る。これらの信号はバス828を介してCDメモリ60
0のデータ入力に与えられる。C■テーブルのロード 書込50命令はCIメモリ602をロードするのに用い
られる。
CMM/SPMインタフエイスは命令書込50を発生し
、制御バス158上に第8B図に示されたフオーマツト
を持つ制御ワードを乗せる。CIテーブルに特定のアド
レスをロードするのに、実際は2つの制御ワードが必要
である。ロードは第1の書込50動作によつて達成され
、その動作で該制御ワードのビツト14はOであり、従
つて該制御ワードのビツト0〜7が選択されたアドレス
の8ケの最下位ビツトにロードされるべきことを特定す
る。これに続いて第2の書込50動作が行なわれ、この
動作で該制御ワードのビツト14は1であり、それによ
つて制御ワードのビツト0〜3が選択されたアドレスの
4ケの最上位ビツトにロードされるべきことを示す。該
制御ワードのビツト8及び9は、4つのテーブルの内の
何れがロードされるべきアドレスを含むかを定義し、制
御ワードのビツト10〜13はロードされるべきアドレ
スを定義する。CMM/SPMインタフエイスからの書
込50命令は第7図に投入され、既述の書込57命令と
同様の態様でOR700に与えられる。
斯くて0R700及びAND−0Rインバータ704か
らの出力信号は導線702及び708に現われて、CD
テーブルをロードするのと同様にしてデコーダ/MUX
800を条件づける。即ち、A1及びB1入力が選択さ
れ、その結果制御ワードのビツト08〜15は該デコー
ダ/MUXを通過して信号1/008乃至1/015を
発生する。該信号1/015は第7図に与えられ、そし
て該制御ワードのビツト15はOであるので、信号1/
015は高レベルにある。
該信号はNOT728を通過し、そしてAND730の
1つの入力を条件づける。AND730の第2入力は書
込50命令により条件づけられ、従つてAND730は
導線732上に高レベル出力信号50・L15を生ずる
。第6図に於て、この信号はNOT609の入力及びO
R610,611,612及び613の各々のーつの入
力に与えられる。信号1/010及至1/013は夫々
OR610乃至613の第2入力に与えられる。従つて
OR610〜613の出力は制御ワードのビツト10乃
至13に含まれる値に相当する信号の組合せである。こ
れらの信号は、5ケのOR616の内の4ケヘバス61
5を介して与えられ、第5のORはNOT609の出力
を受け取る。4ケのORの出力はバス617を経てCI
メモリ602へ与えられる前に4ケのNOT618を通
過する。
該4つの信号の組合せはCIメモリに於けるテーブルの
16アドレスの内の1つを選択する。NOT609の出
力はOR616の内の1つを通過するが、CIメモリへ
のアドレス信号として与えられない。その代り、それは
信号CC04となり、そしてそれは第9図に与えられて
その図に於ける幾つかのゲート機能を可能にさせる。他
のOR616の出力は信号CC00〜CC03であり、
それらは第9図に与えられる。該CIテーブルを付勢す
るために、AND730の出力はNOT730及びOR
736を通過してAND783のーつの入力に至る。
信号TP10〜14は各マイナ・サイクルのTP10〜
14の間高レベルにあり、AND738を更に条件づけ
る。AND738からの結果的な低レべル出力はNOT
740により反転されて信号CITABLEENになる
。この信号は第6図に与えられ、そこでそれは導線71
2を通過して、CIメモリに於けるテーブルへの読出し
ゲートを付勢する。本説明の目的に関して、比の読出し
は利用されない。第8B図に示された如く、制御ワード
のビツト08及び09は何れのテーブルがロードされる
かを決定する。
第8図に於て、制御ビツト08及び09はデコーダ/M
UX800を通過して信号1/08及びI/09となる
。これらの信号は導線832及び834によりMUX8
12のA1及びB1入力に与えられる。前述の如く、M
UX812のS0ターミナルに与えられる導線708の
信号は低レベルにあるから、該ビツトI/008及びI
/009はMUX812を通過して出力導線836及ぴ
832上に信号SEL0及びSEL・1として現われる
。第7図に於て、これらの信号は4つのX出力と4つの
Y出力を有するデコーダ744のアドレス入力に与えら
れる。該デコーダのXデータ入力は高レベル電圧源に接
続され、SX入力は低レベル源に接続されており、それ
故、A0及びA1に与えられる信号の組合せに依存して
、バス746に於ける4つのX出力の1つは低レベルに
ある。バス746上の信号は第6図に与えられ、そこで
それはC1メモリ内の4つのテーブルの内の1つを選択
する。第7図に於て、信号SYNCACKがロード動作
の間高レベルになると、それはNOT714に於て反転
され、デコーダ744のSY入力に与えられる。
これが該デコーダを付勢して、入力A0及びA1に与え
られるアドレス信号の組合せに依存してバス748に於
ける4つの出力ラインの内の1つにY入力に於ける低レ
ベル信号を導びく。書込50動作が実行されており、該
制御ワードのビツト15がOであるから、AND730
の両入力は低レベルにあり、従つて該ANDの高レベル
出力はNOT734を通過して検出器744の4つのY
入力を条件づける。デコーダ744の4つのY出力は4
つのAND750に与えられ、そして各AND750の
第2入力は低レベル・タイミング信号TP13〜14に
より条件づけられる。AND750の出力は4つのAN
D752及び更に4つのアンド754に与えられる。第
8図に由来する信号1/014はAND752の各々の
1つの入力に与えられる。信号1/014はNOT75
6を通過してANDゲート754の各々へ与えられる。
該制御ワードのビツト14がOであれば、該信号1/0
14は高レベルにあり、従つてAND752の全てを条
件づける。
AND752の1つは低レベル出力信号WECI TA
BLE(0〜7)を生じ、そしてこの信号は第6図に与
えられ、そこでそれは選択されたテーブルのビツト位置
00及至07を付勢する。一方該制御ワードのビツト1
4が1であれば、信号1/014は低レべルであり、該
信号はNOT758を通過して4つのAND754を条
件づける。AND754の内の1つは低レベル出力信号
WECITAR(08〜11)を生じ、そして此の信号
は第6図に与えられ、そこでそれは4つのテーブルの内
のーつのビツト位置8及至11への書込を可能にさせる
。ビツト0〜3かビツト0〜7かの何れかを制御バス1
58からCIメモリヘゲートするための回路は第8図の
右側部分に示されている。制御ビツト00〜04は制御
バス158から5つのNOT826を通過して信号1/
000〜I/004になる。これらの信号は第6図に与
えられ、そこでそれらはバス842を介して該メモリの
ビツト00乃至04のデータ入カヘ送られる。該制御ワ
ードのビツト14が1であれば、それ故該メモリのビツ
ト08〜11のみが書込付勢信号を受信していれば、信
号1/000〜I/003のみが該メモリに投入され、
これらのビツトは、該アドレス・テーブル・ワードのビ
ツト位置08〜11に入る。一方該制御ワードのビツト
位置14がOであれば、信号1/000〜I/004の
全てが該アドレス・テーブル・ワードに投入されるが該
ワードのビツト位置0〜4に入る。加うるに、該アドレ
ス・テーブル・ワードのビツト位置05,06,07は
下記の如く満たされる。該制御ワード・バス158から
のビツト位置07はNOT844に接続され、そしてこ
のNOTの出力は信号1/007である。
比の信号は第6図に与えられて、そこでそれはバス84
2を介して該アドレス・テーブル・ワードのビツト位置
07へ至る。制御ワード・バス158からのビツト位置
05及び06はMUX812のC1及びD1入力に接続
されており、そして該MUXのS0入力に与えられてい
る信号は低レベルであるから、これらの信号は該MUX
(7)C及びD出力に現われる。該信号はOR814及
び820を通過して信号1/005及びI/006とな
る。これら後者の信号は第6図に与えられ、そこでそれ
はバス842を通過して該アドレス・テーブル・ワード
のビツト位置05及び06に至る。CD及びCIテーブ
ルの通常動作 1マイナ・サイクルに於て、該CDメモリが1入カポー
トにサービスしているとき、該メイン・メモリ110の
組立/分解領域210〜310からビツト01〜08に
よつてそれはアドレスされる。
一方、該CDメモリが出力ポートにサービスしている1
マイナ・サイクルに於て、それはビツ卜00〜07によ
りメイン・メモリ110の蓄積領域からアドレスされる
。メイン・メモ1月00に於ける制岬ワードからのバイ
ト1のビツト02は、その制御ワードによつて制御され
ているポー卜が入カポートであるか又は出力ポートであ
るかを特定する。該制御ワードが入カポートと関連して
いるとき、該信号RBYTE1 02(第7図)は低レ
ベルにあり、NOT706により反転されてOR700
へ高レベル信号を与える。此のORはまた、命令WRI
TE50及びWRITE57がアクチブでないので、他
の入力にも低レベル信号を受け取る。0RT00は導線
702上に低レベル出力信号を生じ、それはデコーダ/
MUX8OOのA1アドレス入力に与えられる。
加うるに、0RT00の低レベル出力はAND−0Rイ
ンバータTO4への第2AND入力をプロツクし、その
結果導線TO8上に高レベル信号が現われる。此の信号
はデコーダ/MUX8OOのAO入力に与えられる。導
線TO8上の高レベル信号と導線TO2上の低レベル信
号との組合せはデコーダ/MUX8OOを付勢し、その
結果A1及びB1入力は出力804及び806に接続さ
れる。斯くて組立/分解領域からのビツト01〜08は
MUX8OOをゲートされて通過し、NOT8O8によ
る反転の後アドレス信号I/008〜I/ 015にな
る。これらの信号は第6図に於けるCD・メモリに与え
られて4つのCDテーブルの各々に於ける一つをアドレ
スする。選択される特定のCDテーブルは、該メイン・
メモリ110内の制御ワードのバイト2のビツト06及
び07により決定される。
第8図に於て、バイト2のビツト06及び0TはMUX
8l2のCO及びDO入力に与えられる。導線TO2上
の信号は前述の通り低レベルであり、それ故これらの入
力は、MUX8l2のC及びD出力に導びかれる。MU
X8l2のC及びD出力は0R814及び820並びに
AND8l6〜819によりデコードされて、4つのA
ND8l2の内の1つの入力導線を付勢する。このとき
導線TIO上の信号は高レベルにあり、それ故AND8
22の内の1つは1つの出力信号を生じ、それはバス8
24を介して与えられてCDメモリ600に於けるテー
ブルの内の1つを選択する。バス824上のCDテーブ
ル選択信号とバス842上のアドレス信号との組合せは
、(’ Dメモリに於ける選択されたテーブルから選択
されたアドレスを読出すのに充分である。
該メモリは5ビツト・ワードを出力し、それは0Rゲー
ト616を通過して信号CCOO及至CCO4になる。
後述の如く、これらの信号は第9〜11図のゲート回路
に与えられて幾つかの機能を制御する。更に、選択され
たCDメモリ・ワードの4つの低順位出力ビツトは4つ
のNOT6l8を介して与えられてCIメモリ602に
於ける4つのテーブルの各々に於ける16ケの12ビツ
ト・ワードの内の1つをアドレスする。選択される特定
のテーブルは、メイン制御ワードに於けるバイト3のビ
ツト06及び07により決定される。
第8図に於て、バイト3のビツト06及び0TはMUX
8l2のAO及びBO入力に与えられる。導線TO2上
の信号は低レベルにあるので、該バイト3のビツト06
及び0T信号はMUX8l2を通過して信号SELEC
TO及びSELECTlになる。第T図に於て、信号S
ELECTO及びSELECTIはデコーダT44のア
ドレス入力に与えられる。信号書込50は高レベルにあ
るから、AND73Oは低レベル出力信号を生じ、それ
はNOTT34により反転されてデコーダT44のY入
力に高レベル信号を与える。従つて、該デコーダのアド
レス入力に与えられる信号の組合せに拘りなく、全Y出
力は高レベルに留まり、ANDゲートT5Oをプロツク
してCIテーブルのWRITEENABLEを妨げる。
一方該デコーダのX入力が高レベル電圧に接続され、そ
れ故信号SELO及びSELIの組合せに依存して、バ
スT46に於ける4つの導線の1つに低レベル信号を生
ずる。この信号はバス746を介して該CIメモリに与
えられ、該CIメモリ内の何れのテーブルがCDメモリ
からの信号に応答して読出されるワードを持つているか
を選択する。出力ポートに関連するCD及びCIテーブ
ルのアドレスは下記の例外を除いて入カポートの場合と
本質的に同等である。
出力ポートの場合、バイト1のビツト02は低レベルに
ある。第T図に於て、信号バイト102はAND−0R
インバータTO4の一つの入力を付勢する。0RT00
への全人力は高レベルにあり、得られた低レベル出力信
号はNOTT62により反転されてAND−0Rインバ
ータTO4の第2入力を条件づける。
低レベル出力信号が導線708上に生じ、デコーダ/M
UX8OOのAOアドレス入力として与えられる。0R
T00の低レベル出力は導線TO2を介してデコーダ/
MUX8OOのA1アドレス入力に与えられ、導線TO
2及び708上の信号の組合せは、該デコーダ/MUX
のAO及びBO入力をその出力として選択する。
第8図に示されているように、メイン・メモリの蓄積領
域のビツト00〜07はデコーダ/MUX800のA0
及びB0入力に与えられる。デコーダ/MUX800の
出力は、前出の入力動作と同様にしてCDメモリヘアド
レス入力として与えられる。CDテーブル選択、及びC
Iテーブル・アドレス並びに選択は入力動作に於けると
同様に達成される。蓄積領域410に於ける出力キヤラ
クタはそれに付加されたパリテイ・ビツトを持たないが
、組立/分過領域210〜310に於ける入カキヤラ夕
夕はそれを持つているので、同一の意義(signif
icance)を有する出力キヤラクタと入カキヤラク
タとは、パリテイ・ビツトが1であるときCDテーブル
に於ける異なつた位置をアドレスすることが理解される
CDテーブルのクリア 該CDテーブルは、1メジヤ・サイクルの間、タイミン
グ及び走査制御回路120によつて1群としてクリアさ
れ得る。
該回路は高レベル信号ICを発生し、一方該走査カウン
タは全アドレスを通じて連続的にステツプする。第7図
に於て、信号■CはAND−0Rインバータ704をブ
ロツクし、OR700に高レベル出力を生じさせ、その
結果導線702及び708上の信号は両方とも高である
。第8図に於て、これらの信号は、該タイミング及び走
査制御回路により与えられたタイミング信号A,B,C
,D,EE,FF,GG及びCONTCONF00を有
する処のD/MUX800のA3及びB3入力を選択す
る。斯くて、信号1/008〜I/015はCDテーブ
ルに於ける位置を連続してアドレスする。第8図に於て
、高レベル信号1CはMUX812を滅勢し、その結果
その全出力は低レベルにある。これらの出力は、0R8
14及び820に与えられた信号■Cと組合わせられて
、4つのAND822を付勢して、4つのCDテーブル
の全てを選択する。このとき該信号(50−L15)は
高であり、AND822の全てを付勢する。第7図に於
て、該信号■CはNOT706及びOR722を通過し
てAND724を付勢する。各マイナ・サイクルの時間
TP13〜14に、該ANDは信号WRITEENAB
LECDTABLEを生ずる。バス158上にデータは
何もないので、信号1/000〜1/004(第8図)
は高レベルにあつて、各CDテーブルワード内にそれが
アドレスされるときOを書込む。第9〜11図は、CD
メモリからの出力ビツトCC00〜CC04をデコード
し、またCIメモリからの出力ビツトC■00〜CIl
1をデコードして若干のゲート機能を制御するゲート回
路を示している。
しかし、該回路を詳細に述べる前に、次の概説に留意さ
れたい。CDテーブルから読出される各ワードのビツト
00〜03は、該ワードのビツト4が二進0であるとき
或る種のハード・ワイヤ機能を制御する。
それらが制御する異なつたコードと機能とは次の如くで
ある。その他 不作動 CDテーブルから読出されるワードのビツト04が二進
0であるとき、ビツト00〜03は次の如きハード・ワ
イヤ機能を行なわせる。
加うるに、ビツト4が二進1であるとき、ビツ卜00〜
03は、メイン制御ワードに於けるバイト3のビツト0
6及び07によつて指定されたCIテーブルに於ける1
6アドレスの内の1つをアドレスする。
該CIテーブルから読出されたワードの各ビツ卜は実行
さるべき別の機能又は動作を制御する。
これらの機能が以下に論ぜられる。CIワードに於ける
所与のビツトが二進1であるとき、それは対応する動作
を行なわせる。ビツトの異なつた組合せはCIテーブル
からワードが読出される度毎に実行さるべき幾つかの機
能を行なわせるための組合わせであり得る。第9〜11
図を参照すると、CD及びCIテーブルの出力はE0C
時を除いて有効にブロツクされている。
信号EOC及びVALIDDATARECEIVEDが
第9図に於けるAND900を付勢するのはEOC時に
於てのみである。他の全ての時に、AND900の出力
は高レベルにあり、AND901をブロツクする。AN
D901の低レベル出力はAND902及び903をブ
ロツクする。AND903の出力は信号DLEF−RF
LAG02であり、この信号は第10図に与えられて、
AND1000をブロツクする。AND1000の低レ
ベル出力はAND1001及び1002をブロツクする
。AND1001のその出力はAND1003のーつの
入力をブロツクする。AND901の信号はDLEFで
ある。
AND901がブロツクされるとき、この信号は第10
図に与えられてAND1004,1005及び1006
をブロツクする。加うるに、信号DLEFはAND−0
Rインバータ1007のーつのアンドをブロツクする。
第9図に於て、高レベル信号EOCONはOR908を
通過してAND909をブロツクし、その結果信号CC
03・04は高レベルにある。此の後者の信号は第10
図に与えられ、AND1008及び1009をブロツク
する。該EOC0N信号はまた第10図に与えられ、そ
れが高レベルにあるとき、それはAND1000をブロ
ツクし、導線1010を通過しそしてOR1012をも
通過して低レベル信号FUNCTIONDISABLE
を発生する。
該FUNCTI0ND1SABLE信号は第9図に与え
られてNOT904を通過しAND905を滅勢する。
AND905から得られる出力はAND902及び90
6を滅勢する。該FUNCTIONDISABLE信号
はまたAND907にも与えられてこのゲートをブロツ
クする。AND907は斯くて高レべル信号CIENA
BLE信号を生ずる。この信号はOR736に与えられ
、そして此のORの第2入力もまた高レベルにあるから
、0R736は低レベル出力を生じてAND738をブ
ロツクする。AND738の出力はNOT740により
反転され、斯くて信号CITABLEENABLEを高
レベルに駆動する。先にも述べた様に、此の信号はC■
メモリの出力ゲートに与えられ、そしてそれが高レベル
にあるとき、それはCIメモリからの如何なる出力をも
有効にブロツクする。第9〜11図のゲート回路は、前
述の如く全て有効にブロツクされるが、1つだけ例外が
ある。
入力動作が開始するとき、同期化が設定される必要があ
る。メイン・メモリの組立/分解領域で入来データのビ
ツトが組立てられるとき、各ビツトが挿入された後、そ
れが1SYNキヤラクタを表わし得るビツト組合せを含
んでいるか否かを判断するため此の領域は検査される。
該組立/分解領域のビツト01〜08はデコーダ/MU
X800へ与えられ、上述の如き態様でCDテーブルを
アドレスする。該組立/分解領域に於けるビツト組合せ
がSYNキヤラクタを蓄積しているCDテーブル・ワー
ドをアドレスするとき、1SYNキヤラクタが該組立/
分解領域に受け取られたことが推定される。該CMMの
内部で、該SYNキヤラクタはビツト組合せ10000
により表わされる。此のコードがCDメモリから読出さ
れるとき、それは第9図に信号CC04〜CC00とし
て与えられる。その3つの低順位ビツトCC02〜CC
00はデコーダ910のA2,A1及びA0入力に与え
られる。これらの信号は全て低レベルにある。しかし、
AND902がブロツクされているので、それはデコー
ダ910のA3入力に高レベル信号を与え、その結果該
デコーダは信号NUM8を生ずる。この信号が第10図
に与えられて、それはAND1013の1つの入力を付
勢する。第9図に於て、信号CC04は高レベルにあり
、従つてAND911の1つの入力を条件づける。該信
号CC03は低レベルにあり、NOT912による反転
の後、AND911の第2入力を条件づける。AND9
11は低レベル信号CC04・03を生じ、これは第1
0図に与えられてAND1013の第2入力を条件づけ
る。該ANDは高レベル出力信号SYNCHARACT
ERBlTBYBITを生じ、そして此の信号は該キヤ
ラクタ・フレーミング及びSYNC回路に与えられて1
SYNキヤラクタが見出されたと思われることを示す。
此の信号が利用される態様及び同期化が設定される態様
が以上に記述された。一旦設定されると、エンド・オブ
・キヤラクタ・カウンタは各データ・クロツクをカウン
トし、各キヤラクタが組立てられた後ゲート900を付
勢し、その結果CD及びCIメモリは付勢され得る。1
つの出力動作で、同期化は設定される必要はなく、そし
て1キヤラクタがメイン・メモリ110の蓄積領域内に
ロードされる1メジヤ・サイクルの後の1メジヤ・サイ
クルを生ずるマイナ・サイクルにゲート900は付勢さ
れる。
該アドレスされたCDテーブルから読出されたワードの
最上位ビツトが1に等しいとき、その4つの低順位ビツ
トはCIテーブルに於けるワードのアドレスとして用い
られる。加うるに、下記の3つのハード・ワイヤ機能が
開始される。これらは該CIテーブルに於けるエントリ
にのみ依存する命題である。1000(SYN) CC04が1であり、そしてCC03〜CC00が全て
Oであるとき、該選択されたC■テーブルのワードがア
ドレスされる。
因みに、信号SYNは次の如く発生される。第9図に於
て、CC04は高レベルにあり、AND905をブロツ
クし、従つてAND906及び902をもブロツクする
。AND902は高レベル出力信号をデコーダ910の
A3入力に与える。CC00乃至CC02は全て低レベ
ルであり、これらの信号はデコーダ910のA2,A1
及びA0入力に与えられる。デコーダ910は低レベル
信号NUM8を生じ、それは第10図に与えられてAN
D1009の1つの入力を付勢する。第9図に於て、高
レベル出力信号CC04はAND909の1つの入力を
付勢する。該低レベル信号CC03はNOT912によ
り反転されてAND909の第2入力を付勢する。AN
D900からの信号EOCONはOR908で反転され
てAND909を付勢し、その結果それは低レベル出力
信号CC03・04を生ずる。此の後者の信号は第10
図に与えられて、AND1009の第2入力を付勢する
。AND1009は高レベル信号SYNCHARACT
ERを生ずる。該AND1009′0の出力はNOT1
014を通過して低レベル信号SYNCHARACTE
Rになる。
10001(DLE) 該CDメモリから読出されたワードがこの値を有すると
き、それは選択されたCIテーブルに於けるワード1を
アドレスし、更に信号DLECHARACTERを発生
する。
該DLE(データ・ライン・エスケープ)信号は下記の
如くに発生される。第9図に於て、信号CC02及びC
C01は共に低レベルにあり、デコーダ910のA2及
びA1入カヘ与えられる。
高レベル信号CC00はデコーダ910のA0入力に与
えられる。信号CC04は高レベルにあり、AND90
5をブロツクし、順次AND902をもブロツクし、そ
の結果高レベル信号がデコーダ910のA3入力に与え
られる。該デコーダは信号NUM9を生ずる。信号NU
M9は第10図に与えられてAND1008の1つの入
力を付勢する。第9図に於て、高レベル信号CC04は
AND909の1つの入力を付勢する。低レベル信号C
C03はNOT912により反転されたAND909の
第2入力を付勢する。AND900からの信号EOCO
NはOR908で反転されてAND908を更に付勢し
てそれにより低レベル信号CC03・04を発生する。
この信号は第10図に与えられて、AND1008の第
2入力を付勢し、高レベル信号DLE CHARACT
ERを生ずる。10111(EOT) 該CIテーブルに於いてアドレスされたワードが此のコ
ードを有するとき、それは該CIテーブルのワード7を
アドレスし、更に信号DISCONNECT FRON
LINEを発生する。
第9図に於てCC04,CC02,CC01及びCC0
0は全て高レベルにあり、従つてAND900の4つの
入力を条件づける。低レベル信号CC03はNOT91
2により反転されてAND920の第5の入力を条件づ
ける。導線922上の信号RRYTE1 02は入力動
作が実行されているとき高レベルにあり、それ故AND
920は低レベル出力信号を生じ、それはOR924を
通過して命令DISCO NNECT FROMLIN
Eとなる。此の命令もまた、高レベル信号イニシヤルI
CがOR926に与えられているときはいつも発生され
る。該CDテーブルからのSYN,DLE又はEOTの
1コード出力はCIテーブルの出力ゲートを下記の如く
付勢する。
第9図に於て、CC04は高レベルにあり、AND90
7の1つの入力を条件づける。信号FUNCT10ND
1SABLE及びTABLE ENABLEは共に高レ
ベルであり、AND907の他の入力を条件づける。A
ND907は低レベル信号CI ENABLEを生じ、
それは第7図に与えられてOR736を通過し、AND
738を付勢する。タイミング・パルスは、インターバ
ルTP10〜14の間のAND738の第2入力を付勢
し、AND738からの低レべル出力はNOT740に
より反転されて信号CITABLE ENABLEとな
る。この信号は第6図に与えられて、C1メモリ602
の出力ゲートを付勢する。AND907の出力はOR9
28をも通過して命令CONTROL CHARACT
ERになる。
この命令は第36図に与えられて、該制御キヤラクタの
パリテイ検査を制御する。信号TABLEENABLE
が低レベルにあり、キヤラクタ・フレーミング及びSY
NC動作の間に最初の有効キヤラクタが見出された後ま
でAND907をブロツクするので、NOT1014か
ら得られた命令SYN CHARACTERはOR92
8へも与えられ、その結果命令CONTROLCHAR
ACTERが該パリテイ検査回路へ与えられて最初にフ
レームされた(即ち第2番目に受け取られた)SYNキ
ヤラクタのパリテイの検査を制御する。命令CONTR
OLCl−[ARACTERはまた第10図にも与えら
えて、AND1020の1つの入力を付勢する。
AND1020の出力は信号C0NTR0LCHARA
CTERREQUESTである。
此の信号は該メイン・メモリのI/0リクエスト領域内
に負荷され、そしてCDテーブルをアドレスするキヤラ
クタが外部的に特定されたアドレスにより該SPMに於
ける特別の位置へ転送されるようにさせるために引続い
て用いられる。通常はCDテーブルをアドレスし、そし
てCIテーブルを順次アドレスさせる全てのキヤラクタ
は信号CONTROLCHARACTERREQUES
Tを発生させる。しかし、該キヤラクタがSYN,DE
E又はEOTキヤラクタの何れか1つであるときは、信
号CONTROLCHARACTERREQUESTは
発生されない。NOT1014の出力は1SYNキヤラ
クタがCIテーブルをアドレスするときAND1020
をブロツクする。検出されたキヤラタタがDLEである
ときは、AND1008の高レベル出力はNOT102
2により反転されてAND1020をブロツクする。C
Iテーブルに於けるアドレスされたワードのビツト2が
セツトされるとき、これは通常入カデータ・リクエスト
により制御キヤラクタがSPMへ転送されるべきことを
示す。信号C102はNOT1024により反転され、
この状況に於てAND1020をブロツクする。該CD
テーブルから読出されたワードの高順位ビツト(CCO
4)がOであれば、下記の如く幾つかの・・−ド・ウエ
ア機能を開始する。
0011(キヤラクタ阻止) 此のコートは、受信されたキヤラクタがホスト・コンピ
ユータベ転送されるべきでないことを示し、従つてそれ
はメイン・メモリ110からSPMへ送られない。
出力動作に於て、此のコードは何等の活動をも生じさせ
ない。命令SUPPRESSCHARACTERは下記
の如くに発生される。第9図に於て、信号CC04は低
レベルにあり、AND905の1つの入力を条件づける
。AND905の他の入力は、信号FUNCTIOND
ISABLEが高レベルにあるので条件づけられている
AND905の出力はAND906の1つの入力を条件
づける。信号CC03は低レベルにあり、それ故NOT
912の出力はAND906の第2入力を付勢する。
信号RDLEFLAGは低レベルにあり、その結果NO
T930の出力はAND906の第3入力を条件づける
最後に信号TABLE ENABLEは高レベルにあシ
、従つてAND906を更に条件づけ、その結果それは
デコーダ932のA3入カへの低レベル出力信号を生ず
る。高レベル信号CC00及びCCO1はデコーダ93
2のA2及びA1に入力に与えら江一方低レベル信号C
C02が該デコーダのA2の入力に与えられる。
従つて該デコーダは出力信号DIGIT3を生ずる。第
11図に於て、此の信号はOR1100及び1101を
通過して命令SURPPRESSCHARACTERと
なる。この命令は第23図′ yに与えられて、組立て
られた入カキヤラクタが組立/分解領域からメイン・メ
モリ110の蓄積領域へ転送されるのを制御するゲート
回路をブロックする。
従つて、該メモリの組立/分解領城から該キヤラクタが
読出されるとき、それは消失する。0100(スメート
●エンド) このコードは、単一のキヤラクタ転送(ACK又はNA
Kの如き)として受信され又は送信され得るキヤラクタ
を同定し、その結果適切な状態がホスト・コンピユータ
に報告され得るようにさせる為に用いられる。
この機能は、キヤラク夕が指定されたメツセージのスメ
ートとメツセージ●キヤラクタのエンドとの間に生ずる
とき開始されない。該命令START−ENDは下記の
如く発生される。第9図に於て、AND906への全入
力は、SUPPRESS CHARACTERコードの
場合と同様に条件づけられている。AND906は低レ
ベル出力をデコーダ932のA3入カヘ与えている。
信号CCO0及びCCO1は共に0であV1低レベル信
号をデコーダ932のA0及びA1入力に与え、一方C
C03は入力A2に高レベル信号を与える。デコーダ9
32は低レベル信号DlGIT4を生じ、この信号は第
11図に与えられてAND1102の1つの入力を条件
づける。信号MESSAGECONTROLFLAGB
は高レベルにあり、指定されたメツセージ●キヤラクタ
のスタートとメツセージ●キヤラクタのエンドの間のイ
ンターバルの間AND1102をブロツクする。
それ臥外はそれは低レベルにあり、それ故信号DIGI
T4が生ずるとき、AND1102は高レベル出力信号
を生ずる。AND1102のその出力はOR1103及
び1104を通して命令END OFMESSAGEと
なる。
AND1102のその出力はまたNOT1105及びO
R1106をも通過して命令START OF MES
SAGEとなる。0101(モニタ) このコードは、送信又は受信の際、表わされるべき状態
を生ぜめるキヤラクタを同定する。
受信されたキャラクタの場合には、該キヤラクタは状態
が報告される前に蓄積される。出力キヤラクタの場合に
は、該キヤラクタが送信される前に状態が蓄積される。
該MONITOR命令は下記の如σUくに発生される。
第9図に於て、AND906からの低レベル出力は、低
レペル信号CCO1及び高レベル信号CCOO及びCC
02との組合せで、デコーダ932に信号DIGIT5
を生ぜしめる。第11図に於て、信号DIG1T5はO
R1107を通過して命令MONITORとなる。10
10(エンド・キヤラクター) このコードはキヤラクタがDLEに直ちに引続いて送信
され又は受信されるとき、側えはDLE0又はDLE1
の如き2つのキヤラクタ・シーケンスの終了を示すーつ
のキャラクタを同定する。
この機能は、メツセージの指定されたスタートと、メツ
セージ●キヤラクタのエンドとの間にシーケンスが生ず
るとき開始されない。ENDCHARACTER命令は
次の如く発生される。
第9図に於て、先行キヤラクタがDLEであれば、信号
R DLE FLAGは高レベルにある。従つてNOT
930の出力はAND901の1つの入力を条件づける
。AND901は信号EOCONによク条件づけられて
高レベル出力信号を生じてAND902を付勢する。信
号CC03は高レベルにありAND902の第2入力を
条件づける。信号FUNCTION DISABLEは
高レベルにあり、その結果NOT904の出力はAND
905を条件づけ、そしてそれは低レベル信号CC04
により更に条件づけられる。AND905の出力はAN
D902の第3入力を条件づけ、その結果低レベル信号
がデコーダ910のA3入力に与えられる。CC00及
びCC02はデコーダ910のA0及びA2入力に低レ
ベル入力信号を与え、一方信号CC01はA1入力に高
レペル信号を与える。デコーダ910は信号NUM2を
生じてそれは第11図に与えられ、NOT1108を通
過してAND1109の1つの入力を条件づける。信号
TABLE ENABLEはまた、このとき高であb.
AND1109の第2入力を条件づける。エンド●オブ
●キヤラクタがメツセージのスタートとメツセージ・キ
ヤラクタのエンドとの間に生じないときは、信号MES
SAGE CONTROLFLAGBはNOT1110
による反転の後高レべルにあり、AND1109の第3
入力を条件づける。AND1109の出力はOR110
4を通過してENDOFMESSAGEとなる。101
1(LRC中止) σ1 このキャラクタは、DLEに直ちに引続くとき、RES
UME LRCシーケンスが検出されるまでLRC検査
又は発生を中止させる。
命令SUSPEND LRCは下記の如く発生される。
第9図に於て、AND902は、ENDCHARACT
ERコードの場合と同様にして付勢され、斯くて低レベ
ル信号をデコーダ910のA2入力に与える。
低レベル信号CC02及び高レベル信号CCO0及びC
C01は該デコーダのA2,A1及びA0入力に与えら
れる。デコーダ910は低レベル出力信号NUM3を生
じ、それは第11図に与えられてAND1111の1つ
の入力を条件づける。MESSAGE CONTROL
FLAGBがセツトされるとき、NOT1110の出力
はAND1111の第2入力を条件づけ、そしてそれは
高レベル出力信号を排他的OR1112に対して生ずる
信号CI11・DLE Fが高レベルにあれば、NOT
1113は低レベル信号を排他的0R1112の第2入
力に与える。従つて、AND1111が高レベル出力信
号を生ずるとき、排他的0R1112は高レベル命令S
USPEND LRCを生ずる。1100(LRC回路
) このコードは、その直前をDLE&l(:よつて先行さ
れるとき、LRC検査又は発生を回復させる。
命令RESUME LRCは下記の如くに発生される。
第9図に於て、AND902はSUSPENDLRC及
びENDCHARACTERの場合と同様にして付勢さ
れ、斯くて低レベル信号をデコーダ910のA3入力に
与える。
該デコーダのAO及びA1入力に与えられた信号CCO
0及びCC01は共に低レベルにあb1一方該デコーダ
のA2入力に与えられた信号CC02は高レベルにある
。該デコーダは従つて命令RESUME LRCを生ず
る。1101(モニタ) このコードは、その直前をDLEにより先行されるとき
、上述の0101コードと同等に機能する。
このMONITOR命令は下記の如く発生される。第9
図に於て、AND902はEND CHARACTERコードに関して上に述べた如くに付
勢され、デコーダ910のA3入力に低レべル信号を与
える。
A0及びA2入力は高レベル信号CC00及びCC02
を受信し、一方A1入力は低レベル信号CC01を受信
する。デコーダ910は低レベル信号NUM5を生じ、
この信号は第11図に与えられてOR1107を通過し
て命令MONITERとなる。前述の如く、C■テーブ
ル・ワードに於ける各ピツトは、CMM論理機能を開始
すべく独立して動作し、CDテーブ出力の場合と同様、
コード・ワードとして集合的に考察されるものではない
該CMM論理機能は、下記の如くCIテーブル・ワード
に於けるビツトによb制御される。ビツト0(スタート
・オブ・メツセージ SOM)このビツトは受信された
キヤラクタをしてスタート・オブ・ヘツダー(SOH)
又はスタート・オブ・テキスト(STX)機能を実行す
ることを可能にさせる。
この状態は、受信されつ\あるメツセージに関してSO
Mが既に検出されている場合に無視される。該ビツトは
、同期システムと共に用いらねぅ且つスタート・キヤラ
クタがバイト1により特定されるとき意昧を有する。命
令SOMは、ビツトCI00を第11図に与えることに
より発生され、そこでそれはNOT1114及びOR1
106を通過して命令SOMとなる。ビツト1(モニタ
)このビツトは、特定のキヤラクタが出力メツセ−ジヘ
送られつ\あることを示す。
該モニタ回路はSOMとメツセージ・エンドの間に於て
のみ付勢される。第11図に於て、CI01はAND1
115の1つの入力に与えられている。
AND1115の第2入力は、出力動作の間高レベルに
ある信号Rバイト102によつて条件づけられる。AN
D1115の出力はOR1107を通過して命令MON
ITERとなる。ビツト2(制御キヤラクタ阻止) このビツトは受信モードのみに用いられて、制御キヤラ
クタ命令を阻止し、その結果キヤラクタは制御キヤラク
タ・リクエストではなく、通常の入カデータ・リクエス
トを用いて転送される。
第10図に於て、ビツトCI02はNOT1024を通
過してAND1020をブロツクし、命令CONTRO
L CHARACTER REQUESTの発生を妨げ
る。ビット3(阻止) このビツトは、受信されたキヤラクタが蓄積されるのを
妨げる。
阻止されるキヤラクタは、ビツト8もまた1に等しくな
い限bブロツク・キヤラクタ検査(LRC又はCRC)
に含まれる。第11図に於て、信号CI03はOR11
01を通過して命令SUPPRESS CHARACT
ERとなる。ビツト4(スタートLRC/CRC蓄積)
此のビツトは蓄積が既にスタートしていないとき無視さ
れる。
スタート・キヤラクタは、ライン制御ワードに於ける制
御パラメータによつて決定されるよう該蓄積に含まれて
いても良く含まれていなくても良い。該命令は入カモー
ド又は出力モードの何れかに用いら江バイト3のビツト
00〜03がコードに関してセツトされているときそれ
はBCCを用いる。第11図に見られるように、ビツト
CI04は、如何なるゲートをも通過することなく信号
START CRC/LRCとなる。更に、ビツトCI
04はNOT1116で反転し、0R1117を通過し
て信号CI04+CI06となる。ビツト5(アボート
) このキヤラクタがSOMキヤラクタによつて先行される
とき、該キヤラクタが受信されるときアボート状態(a
bortstatus)がセツトされる。
入力動作も終結される。ABORT命令は第10に於て
AND1022により発生される。ビツトCI05はA
ND1022の1つの入力を条件づける。信号TABL
E ENABLEは高レベルにあbNAND1022の
第2入力を付勢する。入力動作の間、信号Rバイト02
は低レベルにあり、NOT1023によう反転された後
AND1022の第3入力を条件づける。AND102
2の第4入力はOR1024の出力に接続されている。
OR1024は高レベル出力を生じて2つの条態の何れ
かの下でAND1022を付勢する。その1つは、透明
モード(transparentmode)で動作して
いないとき、信号Rフラグ02は低レベルにセツトされ
、斯くてOR1024の出力を高レベルに駆動する。そ
の2は、現在のキヤラクタの直前のキヤラクタがDLE
であつたとき、AND901は高レベル信号DLEFを
生じてAND1006の1つの入力を付勢する。AND
1006の第2入力はNOT1023の出力によつて付
勢さ江その結果AND1006は低レベル出力信号を生
じ、それはOR1024を通過して、先行キヤラクタが
DLEであつた入力動作の際AND1022を付勢する
ビツト6(エンド●キヤラクタ) このキヤラクタが送信又は受信されているとき、エンド
状態が表わされる。
更に、入力動作に於て、新たなSYNCサーチが開始さ
れる。第11図に於て、ビツトCI06はNOT111
8及びOR1104を通過して命令EOMとなる。更に
NOT1118の出力はOR1117を通過して信号C
I04+CI06となる。ビツト7(中間エンド・キヤ
ラクタ) このキヤラクタが送信され又は受信されるとき、ITB
状態が表わされる。
入力の際、SYNCサーチは開始されない。出力の際、
ITB状態が示された後キヤラクタ・リクエストがなさ
れる。新たなBCC蓄積がスタートされ、それは識別さ
れた次の非SYNキヤラクタ(ncxtnon−Syn
characterseen)を含んでいる。出力の際
)ITBキヤラクタの検出はBCCの転送をもたらし、
ホスト●コンピユータから次のキヤラクタが受信される
とき新たなBCC蓄積がスタートされる。第10図に於
て、CI07はAND1030の1つの入力を付勢する
。AND1030の第2入力は、ビツト6に関して上述
した状態の下で0R1024の出力により付勢される。
AND1030は低レベル出力信号を生じ、それはOR
1032を通過して命令CLEARTRANSPARE
NT FLAG(TSPTF)となる。
此の命令は第11図に与えられ、OR1103及ぴOR
1104を通過して命令EOMとなる。ビツト8(BC
C阻止)このビツトは、送信され又は受信されるキャラ
クメがBCC蓄積から排除されるようにさせる。
この機能は透明モードに於ては付勢され得ない。該キヤ
ラクタは、ビツト3もまた1に等しくない限り、ホスト
●コンピユータに転送される。此のビツトは、SYNキ
ヤラクタをBCCから排除するようSYNキヤラクタに
関してセツトされなければならない。ビツトCI08は
第10図に与えられ、AND1034の1つの入力を付
勢する。AND1034の第2入力は、透明モード・フ
ラグがセツトされていないか、又は該ポートが入力σ0
モードで動作して}り且つ先行キヤラクタがDLEであ
つた場合に、0R1024の出力によつて付勢される。
AND1034の出力は0R1036を通過して命令E
XCLUDEFROM BCCとなる。
ビツト9(透明モードのセツト) このビツトを得るべくCIテーブルヘアクセスするキヤ
ラクタはDLEによつて先行されなければならない。
該キヤラクタがDLEの直後に受信され又は送信される
とき、該ピツトは透明モード・フラグをセツトする。ビ
ツトCI09は第18図に直接与えられ、そこでそれは
該制御ワードのFLAG02をセツトすべくゲートを通
過する。更に、ビツトCI09は第10図に与えら江N
OT1036を通過してAND1038の1つの入力を
付勢する。AND1038の第2入力は、信号RDLE
FLAGであb1それは先行キヤラクタがDLEであ
つたとき低レベルにある。AND1038は出力を生じ
てAND−0Rインバータ1007の1つの入力を付勢
する。ANDーORインバータ1007は、ITBフラ
グ又は透明モード・フラグがセツトされるときOR10
40の出力によわ更に付勢される。
AND−0Rインバータ1007は低レベル出力信号を
生じてOR1036を通過し、信号EXCLUDEFR
OM BCCとなる。
ビツト10(透明モードのクリア) CIワードのこのビツトがセツトされ、該ワードを読出
すキヤラクタがDLEの直後に受け取られるとき、該透
明モード・フラグはクリアされる。
第10図に於て、ビツトCI10はAND1004の1
つの入力に与えられる。AND1004の第2入力は、
先行キヤラクタがDLEであつたときAND901に由
来する信号DLEFにより付勢される。入力動作の際、
NOT1023の出力は高レベルにあり、その結果AN
D1004は低レベル出力信号を生じ、それはOR10
32を通過して命令CLEARTRANSPARENT
FLAGとなる。第18図に於て、この命令はAND1
832をブロツクし、FLAGO2ビツトが制御ワード
内に再蓄積されるのを防止する。ビツト11(LRC中
止)この機能を開始するキヤラクタがその直前にDLE
により先行されているとき、両者はLRC蓄積から排除
される。
このビツトはSOMキヤラクタの検出の後及びEOMの
検出の前にのみアクチブであり得る。第10図に於て、
ビツトCI11はAND1005の1つの入力に与えら
れる。
AND1005の第2入力は、先行キヤラクタがDLE
であつたとき、信号DLEFにより付勢される。AND
1005は信号CI11・DLEFを生じ、それは第1
1図に与えられて、それはNOT1113及び排他的0
R1112を通過して命令SUSPEND LRCとな
る。手続き/ユテイリテイー・タイマ第1B図に示され
ている様に、メイン・メモリ110内の各制御ワードは
、手続又はユテイリテイー・タイマとして使用するため
準備される領域を有している。
この領域は、タイマ00−33と呼ばれる4ビツトを含
む。各制御ワードのタイマ領域は、単に蓄積領域として
動作する。ポートがアドレスされる度に、タイマ領域内
の値は、TPー0で 読み出される。それは、制御ワー
ドの休止がメモリに戻されるとき、時間TP13−14
で、増加され、メイン・メモリ内に再蓄積されてもよく
、又は、増加、再蓄積されなくともよい。該タイマは、
グロス・タイマ、応答タイマ、レシーブ・タイマ、又は
ユテイリテイ・タイマとして動作する。タイマは、制御
ワードのバイト4によつて制御され、標準は、上記のバ
イト4に関するフオーマツトに形成される。
バイト4のビツト07−04は、時間値を示す2進表示
でロードされる。バイト4のビツト0は、ビツト07−
04によつて表わされる処の時間値の範囲を決定する。
ビツト02は、こ\で考案されるタイマ機能に関して、
0である。更に、0UTCONTROL FLAGビツ
ト09は、タイマがライン手続タイマ(即ち、グロス、
レシーバ、又は応答)或いはユテイリテイー・タイマと
して動作するかを決定する。第29図を参照すると、制
御ワードのバイト4ビツト07−04にプログラムロー
ドされた処のタイマ値は、制御ワードがアドレスされる
度に、アダ−2900に読み出される。信号RTIME
R00乃至RTIMER03は、マイナ・サイクルのT
P0で開始する保持レジスタ112から読み出され、こ
れらの信号は、次のマイナ・サイクルのTP0まで、ア
ダ−2900の入力で利用可能である。
レジスタ112から読み出される値が、バイト4ビツト
07−04によつてセツトされる限界値に達しなかつた
と仮定すると、それは、下記の条件の下で、アダ−29
00内の1によつて増加さわぅ時間TP13−14で、
メモリ内に再蓄積される。アダーの出力は、4つのNO
T29σ4,2906,2908及び2910と、メイ
ン・メモリ10への4つのAND2912,2914,
2916及び2918を通過する。導線3098上の信
号0LEARTIMERは、仮にレジスタ112を介し
てメモリから読み出される値が、バイト4ビツト07−
04によつて表わされる如き限界値に達していなければ
、或いは、仮にタイムされる状態が、リクエストされた
制御キヤラクタを感知することによつて終了しなければ
、AND2912,2914,2916及び2918を
付勢するため、低レベルにある。アダ−2900は、仮
にバイト4ビツト02が低レベルにあると、存在してい
る処のNOT2902からの高レベル出力によつて、増
c加される。
メイン・メモリのタイマ領域が読み出される度に、増加
される前に、値は、バイト4ビツト07−04に蓄積さ
れる値と比較される。
信号RTIMER00乃至RTIMER03は、4つの
ニ排他的0R回路2928,2930,2932及び2
934に供給される。信号BYTE407乃至BYTE
404は、NOT2920,2922,2924及び2
926を介して、各排他的0Rの第2入力に進む。従つ
て、仮に、メモリのタイマ5領域から読み出される値が
、バイト4ビツト07−04から読み出される値に等し
いと、全ての排他的0R2928,2930,2932
及び2934は、AND2938に高レベル信号を供給
する。AND2938は、バイト4ビツト07 :−0
4が0001よb大きい限b.AND2936からの高
レベル信号を受け取るュ従つて、AND2938は、タ
イムされたインターバルを終了するための制御キヤラク
タが、バイト4、ビツト07−04によつて示される時
間内に生じな4かつたということを示すために、低レベ
ル信号WRITESTATUミ204を発生する。
信号WRITESTATUS204は、第30図に供給
され、そこで該信号は、信号0LEARσσTIMER
になるため、OR3030を通過する。
ANDゲート2912,2914,2916及び291
8をブロツクし、それによつて制御ワードのタイマ領域
へのアダ−2900の読み出しを妨げるため、これらの
ANDゲートに供給されるのは、信号0LEARTIM
ERである。この様にして、マイナ・サイクルの時間T
P13−14に於いて、制御ワードの休止がメイン・メ
モリに読み戻されるとき、AND2912,2914,
2916及び2918の出力が全て低レベルにあるので
、タイマ領域は、0000にセツトされる。導線294
0上の信号WRITESTATUS204は、第19図
に供給され、そこで該信号は、信号WRITEENAB
LESTATUS2を発生するため、0R1958を通
過する。この信号は、制御ワードのSTATUS2領域
への書き込みを付勢する処の付勢信号を発生するため、
マルチプレクサ500と同様のマルチプレクサに供給さ
れる。このことは、信号WRITESTATUS2 0
4が制御ワードのSTATUS2領域に書き込まれるの
を許す。第24図に於いて、信号WRITEENABL
ESTATUS2は、導線2494上の信号WRITE
STATUS2REQUESTになるため、AND24
40を通過し、導線2492上の信号WRITESTA
TUS2REQUESTになるため、OR2448によ
つて反転される。
導線2494上の信号は、第23図に供給され、そこで
該信号は、信号PERMITPRIORITYREQU
ESTを発生するため、OR2314を通過する。この
ことは、前述の様に、優先リクエストを設定する。導線
2492上の信号は、それが蓄積される処のメイン・メ
モリのI/Oリクエスト及びアウト制御領域に供給され
る。OR3030が信号CLEARTIMERを発生す
るときに、この信号は、信号WRITEENABLE
TIMERになるため、0R3022とOR3016と
を通過する。
この信号は、タイマ領域への書き込みを付勢するための
付勢信号を発生するため、MUX500の様なマルチプ
レクサに供給される。信号0LEARTIMERが、A
ND2912,2914,2916及び ″2918を
ブロツクしているので、このことは、値0000がタイ
マ領域に書き込まれるようにする。上述の様に、アダ−
2900の出力で与えられる増加されたタイマ値は、メ
モリに戻されないが、拾てられ、メモリ内の古い値はそ
こに保持される。
第30図の信号WRITEENABLETIMER 5
は、メモリのタイマ領域への増加された値の書き込みを
付勢するために、高レベルになければならない。ライン
手続タイマ機能を選択するため、R出力制御ビツトが、
Oであるときに関して仮定する。
J更に、バイト4、ビツト02がゼロであり、バイト
4、ビツト00が1であると仮定する。これらの条件の
下で、信号RBYTE400(第30Dは低レベルにあ
り、NOT3000による反転の後に、AND3002
と3004の1入力を付勢.する。AND3004は更
に、各71ミリ秒に1度、タイミング回路120によつ
て発生される処の信号71によつて付勢される。AND
3004はまた、タイマ領域のビツト02及び03が1
を含むとき、低レベルにある処の信号RTIMER02
とRTIMER03とを受け取る。タイマが値0000
を含むということを仮定する。
ポートが走査される各時間に、この値は、4ビツト・ア
ダ−2900へ読み出され、増加される。しかし、該値
は、0R3016がWRITEENABLE信号を発生
しなければ、メモリに書き戻されない。この様に、値0
000は、幾つかのメジヤー・サイクルの間、タイマ領
域に留まる。71ミリ秒の後、信号71MSは、タイマ
領域がメモリから読み出されるとき、高レベルにあり、
従つて、AND3004は、メモリの夕イマ領域ヘの増
加された値の書き戻しを付勢するため、0R3016を
通過する処の低レベル出力信号を発生する。
今や、タイマ領域は、0001のカウントを含む。この
値は、次の信号71MSが生じる前に、アダ−2900
に読み出され、増加される。これらの増加された値は、
AND3004がブロツクされるので、メモリに書き戻
されない。従つて、値0001は、メモリ●タイマ領域
に保持される。第1の信号71MS後の71ミリ秒に、
第2の信号71MSが生じ、タイマ領域がメモリから読
み出されるとき、それは再びアダー2900によつて増
加さわぅAND3004がWRITEENABLETI
MER信号になるためノ0R3016を通過する処の出
力信号一を発生するので、増加された値0010は、メ
モリ領域に蓄積される。
再び、値0010は、数回、タイマ領域から読み出され
、増加される。
しかし増加された値は、タイマ領域に戻されない。71
ミリ秒の他の経過の後、信号71MSは再びAND30
04を付勢し、0R3016を介して、タイマ領域に書
き込まれるべき増加された値を付勢するために、WRI
TEENABLETIMER信号を発生する。
このとき、タイマ領域は、値0011を有する。他の7
1ミリ秒の後、信号71MSは再びAND3004を付
勢し、タイマ領域からの出力は、タイマ領域に値010
0を入れるため、アダー2900によつて増加される。
信号71MSが生じる次のときに、信号RTIMER0
−2が低レベルにあるので、信号71MSは、ブロツク
されるAND3004を見出す。
然し乍ら、信号284MSは、71MS信号を発生する
処の同じカウンタによつて発生され、信号284MSは
、71MS信号のーの周波数で発生される。従つて、7
1MS信号がAND3004でブロツクされるのと同時
に、第1の信号284MSは、高レベル信号RTIME
R02とRTIMER03によつて、このときに付勢さ
れる処のAND3002に供給される。
AND3002の出力は、WRITEENABLETI
MER命令を発生するために、OR3016を通過し、
それによつて、メモリのタイマ領域に入れられるべきア
ダ−2900からの増加された出力を付勢する。このこ
とは、メモリ・タイマ領域に値0101を置く。284
ミリ秒後、信号284MSは再び AND3002を通過し、タイマ領域への値0110の
ゲーテイングを付勢する。
あと2つの284ミリ秒のインターバルの後、タイマ領
域内のカウントは、1000になる。タイマ領域内のカ
ウントが値1000に達した後、AND3002に供給
される信号RTIMER03は、タイマ領域が読み出さ
れる度毎に低レペルにあるので、284MS信号は、最
早AND3002を通過しない。
然し乍ら、信号1.136SECは、71MS及び28
4MS信号を発生する処の同じカウンタによつて発生さ
江1.136SEC信号は、284MS信号の±の周波
数で発生される。284MS信号がAND3002によ
つてブロックされると同時に、信号1.136SECは
、信号WRITEENABLETIMERになるため、
OR−ANDインバータ3014及びOR3016を通
過する。
これは、メモリのタイマ領域に入れられるべきアダ−2
900の出力からの増加された値1001を付勢する。
全ての1.136秒の後、出力は、タイマ領域への増加
された値の書き込みを付勢するため、0R3016を介
してOR−ANDインバータ3014から発生される。
これは、1111の最大値がタイマ領域に書き込まれる
まで継続し得る。以上の記載は、フル・カウントまでの
タイマ増加動作を述べている。
然し乍ら、バイト4、ビツト07−04が1111より
小さい値を含んでいると、上述のカウント動作は、終了
し、状態204ビツトは、前述の様に、導線2940上
の信号によつてセツトされる。また、タイムされたイン
ターパルが終了するということを合図するため、メツセ
ージ内に、適当な制御キヤラクタが生じると、タイマは
リセツトされる。バイト4、ビツト02及び00の双方
がゼロであり、制御ビツト9もまたゼロであると、該タ
イマは、グロス・タイマとして機能する。
この場合、全てのAND3002,3004,3006
,3012及び3018は、高レベルにある信号RBY
TE400或いは、低レベルにある信号ROUTCON
TROLO9によつて、ブロツクされる。幾つかのマイ
ナ・サイクルの際、値が、アダ−2900ヘタイマ領域
から読み出されるとき、信号1.136SECは、0R
−ANDインバータ3014の両サイドを通過し、それ
が、信号WRITEENABLETIMERになるため
、OR3016を通過する処の低レベル出力信号を発生
するようにする。それ故、全ての1.136秒で、タイ
マ領域内のカウンタは、増加さねぅタイマ領域に戻され
る。これは、タイマ領域内の値がバイト4、ビツト07
−04へのセツトの如き値に等しくなるまで、継続する
。出力モードに於いて、タイマ領域は、0UTCONT
ROLBIT09を1にセツトすることによつてユテイ
リテイー●タイマとして使用される。
バイト4、ビツト02は、アダーを増加するため、ゼロ
にセツトされ、バイト4、ビツト00は、タイマ範囲を
選択するため、ゼロにセツトされる。第30図に於いて
、高レベル信合RBYTE400は、AND3018の
1入力を付勢する。高レベル信号ROUT CONTR
OL09は、AND3018の第2入力を付勢する。
ANDは、その第3入力で、高レベル信号17MSを受
け取る。この信号は、タイミング制御回路120によつ
て発生され、全ての17ミリ秒に1度、生じる。信号1
7MSが発生するとき、AND3018は、信号WRI
TE ENABLETIMERになるため、NOT30
29,OR3022及びOR3016を通過する処の、
低レベル出力信号を発生する。先述の説明より、このこ
とが、全ての17ミリ秒に一度、タイマ領域に戻される
べく、タイマ領域から読み出され、アダ−2900によ
つて増加される値を、付勢するということが明らかであ
る。このことは、タイマ領域内のカウントがバイト4、
ビツト07−04にセツトされる値に等しくな,るまで
、或いは、タイマをクリアする状態が生じるまで、継続
する。ユテイリテイー・タイマはまた、バイト4、ビツ
ト00をゼロ値にセツトすることによつて、上方範囲で
動作する。
この場合、該タイマは、それがライン手続タイマとして
使用されるときと同様のものを正確にカウントする。前
述の様に、タイマ領域内のカウントが、バイト4、ビツ
ト07−02にセツトされる値に等しいとき、信号WR
ITE STATUS2 04は、第29図に発生され
る。
これは、不所望の状態を表わす。何故なら、それは、発
生すべき幾つかの情況が、バイト4、ビツト07−04
にプログラムされる時間内に生じなかつたということを
意昧する。通常、1つの状態がタイマxタイムス●アウ
ト(timesouty′前に生じ、この状態は、第3
0図の回路がタイマを値0000にリセツトする信号0
LEAR TIMERを発生するようにする。タイマを
スタートし、そしてそれをクリア又はリセツトするため
の回路は、第30図の右部に示されている。
通常、0R3028への全ての入力は、高レベルにあり
、ORからの低レベル出力がヲO信号0LEARTIM
ERを発生するために通過する、ということが理解され
る。
これは、タイマを値0000に保持する。タイマは、グ
ロス・タイマ、応答タイマ、レシーバ・タイマ又はユテ
イリテイー・タイマとして動作し、夫々の使用は、タイ
マをスタートし、そしてそれをクリア又はリセツトする
ための異つた1組の状態を含む。これらの状態は、今や
、タイマの夫々の可能な使用に関して記述される。タイ
マは、入力又は出力のいずれかで、グロス・タイマとし
て使用され、通信チヤネル上の減勢状態の長い期間を検
知するのに有用である。
グロス・タイマは、スイツチ回路網の動作のために必要
である。それは、万−データ転送を生じない誤数又は他
の接続の場合には、分離を容易にする。それはまた、シ
ーケンスDLEEOTが認識されず、或いは遠隔ターミ
ナル又は通信回路網の問題のため、データ伝送が停止す
るとき、分離する。同期化シーケンスの検知で、再スタ
ートすべくその能力の実行によつて、それはまた、これ
らのシーケンスに関して要求される3秒インターバルを
タイムするため、BSC内で有用である。グロス・タイ
マのスタート条件は、以下の通りである。制御バイト4
、ビツト≧0010制御バイト4、ビツト2=0 制御バイト4、ビツト0=0 データ・セツト準備 第30図に於いて、信号RBYTE4 00は、高レベ
ルにあり、AND3032の1入力を条件付ける。
バイト4、ビツト07−04が0010より大きいカウ
ントを有していると、信号TIME=0000は、高レ
ベルにあり、AND3032の第2入力である。
データ・セツトが準備されると、信号ADAPTSTA
T3CKは高レベルにあり、従つてAND3032は付
勢され、0R3030へのOR3028を通過する処の
低レベル出力信号を発生する。0R3030ヘの他の入
力は、このとき高レベルにあV1従つてOR3030は
、導線3098上の高レベル信号0LEARTIMER
を終了させる。
これは、カウントを開始させるため、タイマを付勢する
。タイマは、同期モードで動作するとき、SYNキヤラ
クタの検知で、リセツトさ江即ちゼロにクリアされ、且
つステツプされない。AND3032y4の低レベル出
力は、AND3036の1入力を付勢するため、NOT
3034で反転される。
ANDは更に、ポートが同期モードで動作すると、信号
RBYTE4 01によつて付勢される。SYNキヤラ
クタの検知で、導線1096上の信号SYNCHARA
CTERは、高レベルになb1それによつて、AND3
036がOR3030の出力を高レベルに駆動する処の
低レベル出力信号を発生するようにし、かくして信号0
LEARTIMERを発生する。データ・セツト準備信
号が低レベルに下降し、又は、バイト4、ビツト08−
04内の値が0010以下にセツトされると、タイマは
、ステツプされ、ゼロ状態にクリアされる。
これらの状態のいずれかは、AND3032をブロツク
し、高レベル信号をANDからOR3028に供給する
。グロス●タイマが、バイト4、ビット07ー04にセ
ツトされる値にカウント・アツプすると、前述の様に、
状態リクエストが発生さ江 バイト2、ビツト4が1に
セツトされる。タイマは、信号0LEAR TIMER
を発生するため、0R3030を通過する処の導線29
40上の信号WRITE STATUSによつてクリア
される。スタート状態がまだ有効であると、タイマは、
カウント動作を回復する。タイマは、入力でのみ、応答
タイマとして動作する。
しかしタイマは、出力モードにあるときスタートされる
。応答タイマは、応答が伝送後に予期されるとき使用さ
れる。メイマは、出力モードにある間、出力メツセージ
・エンド状態が示されるとき、スタートされる。このこ
とは、それが使用されると、エンド・キヤラクタとして
定義されるどのキヤラクタでも、且つ関連のLRC又は
CRCを送出した後に、生じる。入カスタート・キヤラ
クタの特定されたセツトの1つが見出されないと、タイ
ム・アウトが生じる。応答タイマは、無効の応答又はタ
ーミナルからの無応答に対して保護するために使用され
る。応答タイマ・スター卜条件は以下の通りである。制
御バィト4、ビット07−04≧0010制御バイト4
、ビット02o0制御バイト、ピツト01=1 出力メツセージ●エンド状態セツト 第30図に於いて、信号1C・0UTは、低レ′<)L
′ゝあl))AND3050をブロツクする。
それ故高レベル信号は、OR3052の1入力に供給さ
れる。信号RLINEONFLAGは、このとき高レベ
ルにあり、従つて、0R3052は、低レベル入力を、
AND3048に供給した。低レベル信号1C・0UT
は、NOT3024によつて反転され、AND3008
の1入力を条件付ける。低レベル信号RBYTE4 0
0は、NOT3000によつて反転さhぅAND300
8の他の入力を条件付ける。バイト4、ビツト07ー0
4にセツ.トされる値は、0010より大きい。それ故
、信号TIME=0000は、AND3008を更に条
件付けるため、高レベルにある。最後に、信号MASS
AGEENDAが生じるとき、該信号は、128ピツト
・メモリ3054の1位置に単一ビツトを書き込むため
に、AND3008、OR3044,NOT3046及
びAND3048を通過する。このメモリは、メイン・
メモリをアドレスし、入力及び出力ポートを選択する処
の走査アドレス信号によつて、アドレスされる。該メモ
リは、マイナ・サイクルの時間TP12−13で、そこ
に1ビツトを書き込むために付勢される。1メジヤー・
サイクル後、時間TPO−7で、メモリに読み出される
ビツトは、それがマイナ・サイクルの終bまで留まる処
のラツチ3056内に蓄積される。
ラツチからの低レベル出力は、高レベル入力をOR30
30に供給するため、0R3028を通過する。
OR3030の他の全ての入力は、このとき高レベルに
あb1それ故、高レベル信号0LEAR TIMERが
終了し、応答タイマがカウント動作を開始する。各メジ
ヤー・サイクルで、ラツチ3056の出力は、メモリ3
054に1ビツトを再蓄積するため、0R3044、N
OT3046及びAND2048を介して、フイード・
バツクされる。
AND3048が、メモリ3054に蓄積されるビツト
の再循環を妨げるためにブロツクされるとき、応答タイ
マは停止される。このことは、入カスタート・キヤラク
タの検知の際に、生じる。出力モードが終るとき、信号
1C・0UTは、高レベルになる。この信号は、AND
3050の1入力を付勢する。スタート・オブ・メツセ
ージ・キヤラクタが受け取られるとき、AND3050
は、AND3048をブロツクするため、OR3050
を通過する処の低レベル出力信号を発生する。
これは、再循環していたビツトが、メモリに戻されるこ
とを妨げる。それ故、1メジヤー・サイクル後、メモリ
が読み出されるとき、ラツチ3056は、高レベル出力
信号を0R3028に発生する。高レベルにある他の全
ての入力により、0R3028は、命令0LEARTI
MERになるため、0R3030を通過する処の低レベ
ル出力信号を発生する。タイマは、後述の様に、今や応
答タイマとして使用される。応答タイマが、バイト4、
ビツト07−04にセツトされる限界値にカウント●ア
ツプすると、該タイマはまた、停止され、ゼロ状態にク
リアされる。
更に、カウンタが限界値に達するとき、前述の様に、状
態リクエストが発生さ江バィト2、ビツト4がセツトさ
れる。タイマは、入カモードに於いてのみ、レシーバ・
タイマとして動作する。
それは、受信のとき、エンド・キヤラクタ(例えばET
B又はETX)の非認識に対して保護するために使用さ
れる。レシーバ・タイマ・スタート条件は、以下の通り
である。制御バイト4、ビツト07−04≧0010制
御バイト4、ビツト02=0制御バイト4、ビツト00
=1 入カスタート・キヤラクタの検知 レシーバ・タイマは、メモリ3054内の低レべル信号
を蓄積するため、AND3050,0R3052、及び
AND3048を通過する処のSTARTOFMESS
AGE信号によつて、前述の様に、スタートされる。
1メジヤー・サイクル後、ラツチ3056は、0R30
28をブロツクするため、高レベル出力信号を発生し、
このORからの得られた低レベル出力は、信号CLEA
RTIMERになるため、0R3030を通過する。
次のメジヤー・サイクルは、高レベルで、信号RMES
SAGECONTROLFLAGAを見出し、AND3
010への他の全ての入力が高レベルにあるので、AN
D3010は、高レべル入力をOR3030に供給する
ため、OR3028を通過する処の低レベル出力信号を
発生する。0R3030への他の全ての入力が高レベル
にあるので、それは、導線3098上のCLEARTL
MER信号を低レベルに駆動し、レシーバ・タイマは、
カウントを開始する。
メツセージの終りで、信号RMASSAGECONTR
OLFLAGAは、低レベルに下降し、ブロツクされた
0R3028への全ての入力により、それは、信号CL
EART[MERになるため、0R3030を通過する
処の低レベル出力信号を発生する。
タイム・アウト後、即ち、レシーバ・タイマがバイト4
、ビツト07−04にセツトされる値に等しい値にカウ
ントするとき、該カウンタはまた、停止され、ゼロ状態
にクリアされる。タイム・アウトが生じるとき、前述の
様に、1にセツトされるバイト2、ビツト4で発生され
、該タイマは停止され、0000にクリアされる。バイ
ト4、ビツト07−04にセツトされるタイム値は、タ
イム・アウト検知に優先するあらゆる時間で変更される
ということが、理解されるべきである。
このことは、STARTOFMESSAGEが受け取ら
れた後にタイマを割り込むことなく、応答時間間隔をレ
シーブ時間間隔に変更することを許す。
タイマは、イントラ・ブロツクNULLフイル(int
ra−blockNULLfi11)の如き、出力シー
ケンスをタイムするための、ユテイリテイー・タイマと
して使用される。
ユテイリテイー・タイマは、出力内のキヤラクタ・シー
ケンスの挿入の便宜として、提供される。1にセツトさ
れる制御ビツト9を伴うあらゆるキヤラクタは、タイマ
をスタートし、それがタイム・アウトするまでそれを経
続させる。
この点に関して、データ・キヤラクタが、メイン・メモ
リの蓄積領域に、SPMから転送されるとき、8ビツト
制御ワードは、メモリの■/0出力及びリクエスト領域
にロードされる ということが理解されるべきである。
タイム・アウトに於いて、キヤラクタ・シーケンスが終
了され、次のキヤラクタは、Oにセツトされる制御ビツ
ト9を伴つて現われる。ユテイリテイー・タイマは、以
下の条件の下でスタートされる。制御バイト4、ビツト
07−04≧0010アウト制御フラグ・ビツト09=
1ポートは出力モードに関して セツトされる。
これらの条件の下で、AND3026への全ての入力は
、高レベルにあり、それは、OR3030をブロツクす
るため、OR3028を通過する処の低レベル出力信号
を発生する。
これは、信号CLEARTIMERを低レベルに下降さ
せ、従つてタイマがスタートされる。ユテイリテイー・
タイマは、制御ビツト09を0にセツトすること、又は
タイマがバイト4、ビツト07−04に蓄積された値に
カウントすることによつて、停止される。
後者の場合、状態リクエストが発生され、バイト2、ビ
ツト04が、1にセツトされる。ユテイリテイー・タイ
マがバイト4、ビツト00−0で動作している場合、制
御ビツト9がOにセツトされるとき、グロス・タイヤは
、そのスタート条件をまだ満足していると、動作をスタ
ートする。
DLE/SYNメモリ DLE/SYNメモリは、第6図に示され、2つの32
ビツト・ランダム・アクセス・メモリを含んでいる。
各メモリは、夫々4ビツトの8ワードを蓄積する。各メ
モリ内の8ワードのうち、4ワードがDLEキヤラクタ
のために使用され、4ワードがSYNキヤラクタのため
に使用される。2つのランダム・アクセス・メモリは、
並列にアドレスされ、それ故、DLE/SYNメモリが
アドレスされる度毎に、それは、8ビツト出力を発生す
る。
DLE/SYNメモリは、信号1/06,1/05及び
AD02によつてアドレスされる。
メモリの読み出しのために、信号AD02は、高レベル
信号SELECTSYNが1つのAND入力に供給され
るとき、AND−0Rインバータ776によつて発生さ
れ、導線1194上の信号SUSPENDLROが低レ
ベルにあるとき、提供される。
第8図に於いて、DLE/SYNメモリを通常アドレス
するための信号1/06及び1/05は、MUX812
の出力で発生され、バイト2、ビツト06及び07にセ
ツトされるビツトの組合せによつて決定される。
DLE/SYNメモリをロードするとき、信号1/06
及びI/05は、バス158上の制御ワードのビツト0
5及び06によつて決定される。
制御ワードは該バスに置かれ、WR[TE57命令が発
生される。第7図に於いて、この命令は、AND716
を付勢し、信号SYNC ACKの発生の際、AND7
16は、AND−0Rインバータ776の1入力を付勢
するため、高レベル出力信号を発生する。制御ワードの
ビツト00がOであると、導線866上の信号1/00
0は、アドレス信号AD02を発生するため、AND−
ORインバータ776を付勢する。DLE/SYNメモ
リは、そこに情報を書き込ませるために、導線772上
の信号WRITEENABLE DLK/SYNをリク
エストする。
この信号は、第7図に発生され、そこでAND716の
出力は、AND770の1入力を付勢する。バス158
上の制御ワードのビツト01,02及び03が全て1で
あり、ビツト04がOであると、AND766及び76
8は付勢され、AND768の出力は、AND770の
1入力を付勢する。このANDは更に、AND716の
高レベル出力によつて付勢され、時間TP13−14で
、NOT726の高レベル出力は、AND770の第3
入力を付勢する。
AND770の出力は、アドレス信号1/06,1/0
5及びAD02と組合つて、DLE/SYNメモリへの
データのロードを付勢する。データは、I/Oビツト0
8−15を移動させる処のバス810上で、DLE/S
YNメモリに供給される。
第8図に於いて、信号1/008−15は、バス158
土の制御ワードのビツト08ー15を受け取る処のデコ
ーダ/MUX800から与えられる。デコーダ/MUX
800がアドレスされる方法が、01及びCDメモリの
負荷及ぴ動作と関連して、先に説明された。第46図は
、パリテイー発生器/チエツカー4600を示し、それ
は、DLE/SYNメモリ604のパリテイーを発生し
、検査するために使用される。
メモリ出力のビツト位置00−05は、パリテイー・チ
エツカーのDO−D4入力に接続される。DLEメモリ
位置5,6及び7は、3つのOR4602,4604及
び4606に供給される。信号RBYTE 204及び
RBYTE205は、AND4608に供給される。1
ラインが5ビツト・キヤラクタを処理するためにプログ
ラムされるとすると、AND4608への両人力は、高
レベルにあり、それは、OR4602,4604及び4
606を通過する処の低レベル出力信号を発生する。
0R4602及び4604の出力は、2つのNOT46
10及び4612を介して、パリテイ発生器/チエツカ
ーのD5及びD6入力に進む。
更に、OR4606,4604及び4602の出力は、
AND/ORインバータ4614,4616及び461
8への入力として供給される。低レベル信号7LEVE
L(ま、OR4606及びAND−0Rインバータ46
14の1人力に供給される。高信号7LEVELは、A
ND−0Rインバータ4614の入力に供給される。低
信号6LEVELは、ANO−0R4616の1人力と
同様、OR4604及ぴ4606に供給される。高信号
6LEVELは、AND−0Rインバータ4616の他
の入力に供給される。6及び7LEVEL信号は、全て
第35図で発生され、ポートによつて処理されるキヤラ
クタの長さの表示を提供する。
例えば、ボートが、パリテイーを排除した5ビツト・キ
ャラクタを処理するためにプログラムされる、と仮定す
る。
DLE/SYNメモリ出力ワードの低順位5ビツトは、
パリテイ発生器/チエツカ−4600に直接供給される
。AND4608の出力は、AND−0Rインバータ4
614,4616及び4618への右手入力を付勢する
ため、OR4602,4604及び4606を通過する
。更に、0R4602及び4604の出力は、パリテイ
ー発生器/チエツカーのD5及びD6人力にゼロを供給
するため、NOT4610及び4612を通過する。パ
リテイー発生器/チエツカーは、その入力DO−D7に
供給される8ビツトの奇数又は偶数パリテイーのいずれ
かを発生し、このことは、それが低レベル信号0DDP
ARITY又は低レベル信号EVENPAR[TYを受
け取るかによつて決定される。
ノマリティー発生器/チエツカーからのパリテイー出力
ビツトは、AND−0Rインバータ4620の入力に供
給される。AND−0Rインバータの一方は、高レベル
信号1NVERTCONTROL CHARACTER
PAR[TYを受け取り、然るに、他方は、該信号がN
OT4622を通過した後、この同じ信号を受け取る。
得られたパリテイー・ビツトは、AND−0Rインバー
タ4614,4616及び4618に供給される。AN
D4608の出力は、AND−0Rインバ一夕4618
の1入力を付勢するため、NOT4624で反転される
AND−0Rインバータ4620のパリテイー・ビツト
出力が高レべルにあると、AND−0Rインバータ46
18は、DLE/SYN05を示す低レベル信号を発生
する。ビツト位置05で、組立/分解領域210に書き
込まれるのは、この信号である。5ビツト・キヤラクタ
を処理するためにプログラムされる代りに、ポートが6
ビツト・キヤラクタを処理するためにプログラムされる
と、DLE/SYNメモリの出力からのビツト05−0
0は、パリテイー発生器/チエツカーに供給され、ビツ
ト05は、D5入力に供給されるべく、OR4602及
びNOT4610を通過する。
低6レベル信号は、AND−0Rインバータ4616へ
の右人力をブロツクし、一方、高6レベル信号は、AN
D−0Rインバータ4616の左側の1入力を付勢する
。従つて、パリテイー・ビツトがAND−0Rインバー
タ4620によつて発生されるとき、それは、DLE又
はSYNキヤラクタに対するパリテイー・ビツトとして
組立/分解領域に入れられる処のDLE/SYN06信
号になるため、AND−0Rインバータ4616の左側
を通過する。7レベルが選択されるとき、回路の動作は
、前述の説明から明らかである。
メツセージ制御フラグ メイン・メモリ110内の各制御ワードの4つのビツト
は、CMMがメツセージに関するものである処の、トラ
ツクを保持するために提供される。
メツセージ制御フラグA,B,C及びDを示す、これら
4つのビツトは、メツセージ内に生じる処の種々の制御
キヤラクタによつてセツトされる。これらのフラグの1
つの目的は、水平冗長検査回路及び巡回冗長検査回路の
動作を制御することである。メツセージの終りで、5つ
の異つた伏況は、CRC又はLRCがキヤリー・アウト
される様な、それが人力又は出力メツセージであるか、
そして工ラー検査のいかなる型かに依存して、発生し得
る。種々の動作条件に関するフラグの状態は、以下に示
されている。メツセージ制御フラグA,B,C又はD、
或いはこれらのいかなる組合せも、信号WRITEEN
ABLEMESSAGE CONTROL FLAGS
の発生時にのみ、メイン・メモリ内の制御ワードに書き
込まれる。
この信号は、第42図のOR4200の出力で発生され
、メイン・メモリのメツセージ制御フラグ領域への書き
込みのための付勢信号を発生するため、MUX500の
様なマルチプレクサに、TP13−14パルスで混合さ
れる。
信号WRITEENABLEMESSAGECONTR
OLFLAGSは、幾つかの条件の下で発生される。ラ
イン・オン・フラグがセツトされる各FOCサイクルで
、信号WRITEENABLEMESSAGECONT
ROLFLAGSは、インターバルTP8−15の間に
、発生される。第44図に於いて、AND4400への
全ての人力は、付勢され、それは、信号WRITEEN
ABLEMESSAGECONTROLFLAGSを発
生するため、導線4496に沿つてOR4200に供給
される処の低レベル出力を発生する。該信号はまた、ラ
インがターン・オフされると、発生される。即ち、ライ
ン・オン・フラグがリセツトされると、該信号が発生さ
れる。信号RLINE0NEFlAGは、高レベルにあ
り、信号WRITE ENABLEMESSAGECO
NTROLFLAGSになるため、0R4202とOR
4200とを通過する。信号WRITEENABLEM
ESSAGECONTROLFLAGSはまた、AND
4204の出力が高レベルにあると、発生される。この
ことは、メツセージ制購〃ラグB,C及ぴD、ラインが
LRC又はCRCを検査するためにプログラムされるか
、また該ラインが入力又は出力に関してプログラムされ
るか、によつて決定される様な、多くの条件の下で起り
得る。信号1C・0UTは、デコーダ4206のX及び
Yデータ人力に供給される。信号RMESSAGECO
NTROLFLAGB及びRMESSAGECONTR
OLFLAGCは、デコーダのAO及びA1入力に供給
される。デコーダが付勢され、それ故それは、メツセー
ジ制御フラグDがセツトされる場合にのみ、デコーダの
X又はY出力の1つで低レベル信号を発生する。メツセ
ージ制御フラグDがセツトされると、デコーダ4206
は、ポートが出力モードで動作していると、そのX出力
の1つで低レベル出力信号を発生する。他方、メツセー
ジ制御フラグDがセツトされ、ポートが入カモードで動
作していると、デコーダ4206は、そのY出力の1つ
で、低レベル信号を発生する。付勢される特別なX又は
Y出力は、メツセージ制御フラグB及びCの組合せによ
つて決定される。デコーダ4206のX1,X2,X3
,Y0及びY2出力は、デコーダ/マルチプレクサ42
08のAO,A1,A2,B1及びB2に人力に接続さ
れる。
D/MUX4208は、ABORTキャラクタが検知さ
れないかぎり、NOT4210からの低レベル出力によ
つて付勢され、それ故、CI及びCDメモリ・ゲート回
路は、低レベル信号ABORTを発生する。D/MUX
4208は、デコード・ゲート回路3432によつて発
生される処の信号CKLRO及びCKCRCによつてア
ドレスされる。第34図に於いて、デコーダ/デマルチ
プレクサ3430は、永続的に付勢され、制御ワードの
バイト3領域からの信号を受け取る。D/MUX340
0は、バイト3信号をデコードし、デコーダ・ゲート回
路3432への出力信号を発生する。この回路は順次、
CMMの種々の検査モードを制御するための信号を発生
する。第42図に戻ると、D/MUX4208のA及び
B出力は、AND4204の2つの入力に供給され、D
/MUX4208の出力のいずれかが低レベルにあると
、AND4204は、信号WRITEENABLEME
SSAGECONTROLFLAGSになるため、OR
4202及ぴOR4200を通過する処の高レベル信号
を発生する。
EOCON2信号は、低レベル信号EOMAを発生する
ため、AND4212に於いて、EOM信号で混合され
る。
この信号は、AND4216を付勢するため、NOT4
214を通過する。AND4216は、信号EOM−1
Nを発生するため、信号1C−0UTによつて更に付勢
される。AND4216の出力はまた、D/MUX42
08のBO入力に供給される。デコーダ4206のX0
及びX1の出力は、高レベル信号(RD11+RD13
)OUTになるため、0R4218を通過する。
デコーダ4206のY1出力は、低レベル信号RD13
1Nである。制御ワード内のメツセージ制御フラグDを
セツトするための回路がまた、第42図に示されている
。メツセージ制御フラグA及びCがセツトされ、フラグ
Bが制御ワード内でセツトされないと、AND4220
への全ての入力は、高レベルにあり、それは、OR42
22を介してAND4224の1入力に進む処の出力信
号を発生する。EOC0N2信号の発生の際、AND4
224は更に付勢され、それは、OR−ANDインバー
タ4226の1入カへの低レベル出力を発生する。OR
ーANDインバータの他側は、WRlTEENABLE
MESSAGECONTROLFLAGS信号又は、A
NDがブロツクされる場合はAND4228の出力の、
いずれかによつて付勢される。最後に、メツセージ制御
フラグDが、制御ワード内でセツ卜されると、OR−A
NDインバータ4226の1入力が付勢される。AND
4226の出力は、信号WRlTEMESSAGECO
NTROLFLAGDであり、この信号は、信号WRI
TEENABLEMESSAGECONTROLFLA
GSも存在していると、それが時間TP13−14でメ
モリに書き込まれる処のメイン・メモリ110のメツセ
ージ制御フラグ領域に供給される。OR−ANDインバ
ータ4226の出力は、信号WRDになるため、NOT
4230を通過する。
この信号は、以下に説明される様に、メツセージ制御回
路内で使用される。メツセージ制御フラグDがセツトさ
れる条件の下で、他の条件がある。
これらの1つは、信号EOM−LB−BCCが、OR4
222を介してAND4224に進むために、低レベル
にあるかということである。AND4224のこの入力
はまた、メツセージ制御フラグAがセツトされず、メツ
セージ制御フラグがセツトされると、AND4240及
ぴOR4222によつて付勢される。
然し乍ら、前述の様に、0R4222を通過するいかな
る信号も、信号EOCON2が高レべルになければ、A
ND4224を通過し得ない。メツセージ制御フラグC
をセツトするための回路は、第41図に示されている。
0R−ANDインバータ人力0Rの双方が、少くとも1
つの低レべル入力を受け取ると、0R−ANDインバー
タ4100は、高レベル信号WRITEMESSAGE
CONTROLFLAGCを発生する。
OR−ANDインバータ4100の出力は、低レベル信
号WRCを発生するため、NOT4102を通過する。
メモリへのフラグCの書き込みを付勢するために必要で
ある処の高レベル信号WRITEENABLEMESS
AGECONTROLFLAGSは、OR−ANDイン
バータ4100の右0R入力に供給される、ということ
が理解されるべきである。
それ故、OR−ANDインバータに対して、信号WRI
TEMESSAGECONTROLFLAGCを発生す
るため、OR4104が、高レベルで、その全ての入力
を有することが必要であり、従つてそれが低レベル信号
を0R−ANDインバータ4100に供給することがで
きる。この様にして、0R4140への入力を提供する
ゲート回路は、条件を定め、か\る条件の下で、メツセ
ージ制御フラグCはセツトされない。例えば、低レベル
信号CLEARFLAGSは、OR4104の出力を高
レベルに,駆動し、この信号は、高レベル信号WRlT
EENABLEMESSAGECONTROLFLAG
Sと組合つて、OR−ANDインバータ4104をブロ
ツクする。従つて、その出力は低レベルに留まり、フラ
グがメイン・メモリに書き込まれるとき、メツセージ制
御フラグCは、ゼロにセツトされる。AND4106,
4108,4110,4112及び4114、そしてO
R4116は、他の条件を定め、か\る条件の下で、メ
ツセージ制御フラグCのセツトは、禁止される。
信号RMESSAGECONTROLFLAGS Cは
、NOT4118を通過し、OR−ANDインバータ4
110に供給され、従つて、制御ワードから読み出され
るフラグCは、そこに蓄積され、その条件は、このこと
が、OR4104からの高レベル出力によつて禁止され
ないことである。
制御フラグCが、OR−ANDインバータ4100ヘメ
イン・メモリから読み出されないと、ORーANDイン
バータ4100がフラグCをセツトし得る唯一の方法は
、AND4120が低レベル出力を発生するかどうかと
いうことである。このことは、信号EOCONが高レベ
ルにある場合にのみ、生じることができ、OR4122
は、少なくとも1つの低レベル入力を受け取る。メツセ
ージ制御フラグA及びBがセツトされ、信号SUSPE
NDLRCが高レベルにあると、AND4124は、低
レベル信号をOR4122に供給する。
バイト3、ビツト04がセツトされず、信号START
が低レベルにあると、AND4126は、低レベル入力
をOR4122に供給するため、0R4128を通過す
る処の出力を発生する。
メツセージのスタート・キヤラクタがBCCから排除さ
れるべきであるとすると、バイト3、ビツト04は、ゼ
ロにセツトされる。信号WRB及びEXCLUDECH
ARACTERが共に低レベルにあると、AND413
0は、低レベル入力をOR4122に供給するため、O
R4128を通過する処の出力信号を発生する。AND
4130の出力は、高レベル信号EXCLUDECHA
RACTERであり、0R4128の出力は、低レベル
信号EXCLUDEである。
メツセージ制御フラグA,B及びDがセツトされ、信号
1TBFLAGが高レベルにあると、AND4132は
、低レベル信号をOR4122に供給するため、NOT
4134及びOR4136を通過する処の出力信号を発
生する。信号CHECKCRC及び(EOM−LRDB
)が共に低レべルにあると、AND4138は、低レベ
ル人力をOR4122に供給するため、OR4136を
通過する処の出力信号を発生する。
メツセージ制御フラグA及びBをセツトするための回路
は、第39図に示されている。
メツセージ制御フラグBをセツトするための回路は、A
ND3900及びAND−0Rインバータ3902を有
する。AND−0Rインバータ3902が低レベル出力
信号を発生しないという条件で、メツセージ制御フラグ
Bは、信号WR[TEENABLEMESSAGECO
NTROLFLAGSの発生の際に、セツトされる。
信号WRITE ENABLEMESSAGECONT
ROLFLAG及びCLF)ARBが共に、同時に高レ
ベルにあると、AND−0Rインバータ3902の1側
は、付勢され、それは、メツセージ制御フラグBをクリ
アするため、低レベル出力信号を発生する。高レベル信
号CLEARBの不存在で、AND0Rインバータ39
02の入力は、減勢される。メツセージ制御フラグBが
すでにセツトされるか、或いは、信号SETBが信号E
OCONで同時に生じると、メツセージ制御フラグBの
セツトを許すため、AND−0Rインバータ3902の
左人力は、減勢される。AND−0Rインバータ390
2の出力は、信号WRBになるため、0R3904を通
過する。
この後者の信号は、導線3984上の信号ST+WR
B+RBを発生するため、OR3906を1UO通過す
る。
この信号はまた、低レベル信号STARTの発生の際、
或いは、メツセージ制御フラグBがセツトされると、導
線3984上に発生される。
勿論、WRlTE ENABLEMESSAGECCO
NTROLFLAGS信号が発生されているという条件
で、OR−ANDインバータ3908が高レベル出力信
号を発生するとき、メツセージ制御フラグAは、セツト
される。
高レベル信号WRITE ENABLEMESSAGE
CONTROLFLAGSは、OR−ANDインバータ
3908の右0R入力に供給され、それ故、OR391
0への全入力が高レベルにある場合にのみ、ORAND
インバータ3908は、高レベル出力信号を発生し得る
OR3910は、以下の条件の下で、メツセージ制御フ
ラグAのセツトを妨げるため、高レベル出力信号をOR
−ANDインバータ3908に供給する。
第1に、導線4090上の信号CLEARA−Bが低レ
ベルであること。第2に、AND3912又はAND3
914のいずれかが、低レベル出力信号を発生すること
低レベル信号LRC+CRCは、AND3912及び3
914の夫々の1入力を付勢するため、NOT3916
を通過する。双方のANDは、高レベル信号EOMAに
よつて更に付勢される。AND3912は、高レベル信
号EXCLUDEFROMBCCによつて更に付勢され
、他方、AND3914は、フラグBがセツトされない
とき、信号RMESSAGECONTROLFLAGB
によつて更に付勢される。
OR3910の出力が低レベルにあると、フラグが既に
セツトされ、従つて信号RMESSAGECONTRO
L FLAGAが、低レベルにある場合、或いは、AN
D3918が低レベル出力信号を発生させるという条件
がある場合、信号WRITEMESSAGECONTR
OLFLAGAが発生される。
このことは、信号EOCON2がAND3918の1入
力を付勢するために高レベルにあるとぎにのみ、生じ得
る。AND3918の他の入力は、以下の如き幾つかの
条件の1つの下で、付勢される。メツセージ制御フラグ
Bがセツトされると、低レベル信号は、AND3918
の1入力を付勢するため、OR3920,NOT392
2及びOR3924を通過する。
OR3924の出力は、信号SETAである。メツセー
ジ制御フラグCがセツトされず、信号STORAGET
ODISASSEMBLYが発生すると、AND392
6は、AND3918を付勢するため、OR3924を
通過する処の低レベル出力信号を発生する。
メツセージ制御フラグCがセツトされず、信号ASSE
MBLYTOSTORAGEが発生すると、AND39
28は、AND3918を付勢するため、0R3924
を通過する処の低レベル出力信号を発生する。最後に、
メツセージ制御フラグDがセツトされ、メツセージ・フ
ラグAがセツトされないと、AND3930への両入力
は、付勢され、それは、AND3918を付勢するため
、0R3920,N0T3922及びAND3924を
通過する処の出力信号を発生する。最後に、信号LRC
+CRCが低レベルにあり、従つてNOT3916の出
力がAND3932の1入力を付勢すると、そして、信
号1TBRESUMEの1つ、又はRESUMELRC
が低レべルにあり、従つてOR3934がAND393
2の第2入力を付勢すると、該ANDは、AND391
8を付勢するため、OR3934を通過する処の低レベ
ル出力信号を発生する。
OR3934の出力は、高レベル信号RESUMEであ
る。
この信号が低レベルにあると、それは、AND3936
の1入力を付勢し、信号EXCLUDECHARACT
ERがまた低レベルにあると、AND3936は、高レ
ベル信号RESUMELRCを発生する。
フラグ00−02及びDLE DLEキヤラクタは、DLEキヤラクタをフオローする
キヤラクタがその通常順位(slgnlf1cance
)とは別のあるものを有し、制御キヤラクタとして扱わ
れるべきである、ということを示すために、通信技術で
使用される。
例えば、ゼロ・キヤラクタによつてフオローされるDL
Eキヤラクタは、伝送の終りを示す。DLEフラグをセ
ツトするための回路は、第20図に示されている。
ラインがオン状態であると、AND2020の1入力は
付勢され、DLEフラグは、低レベル入力をOR201
8に供給する処の3つの条件のいずれでも、セツトされ
る。信号DECODEX1は、ポートが同期出力動作に
対してプログラムされる処の各マイナ・サイクルで、低
レベルにあり、制御ワードがメイン・メモlJ110か
ら読み出されるとき、フラグ00及び02がセツトされ
る。信号DECODEX1は、デコーダ2200によつ
て発生される。DLEフラグが既にセツトされていると
、EOCサイクルを除いて、制御ワードが読み出され、
再蓄積される度毎に、該フラグは、制御ワードでメイン
・メモリ内に再蓄積される。
全てのマイナ・サイクルで、EOCサイクルを除き、A
ND2022は付勢され、信号RDLEFLAGは、更
にか\るANDを付勢し、従つてそれは、低レベル出力
信号をOR2018に発生する。ポートに関するあらゆ
るマイナ・サイクルで、DLEフラグが既にセツトされ
ておらず、DLEキヤラクタがCDテーブルによつて検
知され、そしてAND2008の出力が高レベルにある
とすると、DLEフラグは、セツトされる。フラグ00
,01及び02は、第18図に示された回路によつて、
セツトされる。
AND1852の全ての入力が高レベルにあると、それ
は、AND1812の1入力を付勢するため、NOT1
854及びOR1856を通過する処の出力信号を生じ
る。
ラインが同期出力モードで動作しており、フラグ02が
セツトされ、そしてフラグ00及び01が共にリセツト
されるとき、AND1812の第2入力は、低レベルに
なるであろう処の信号DECODEXOによつて付勢さ
れる。AND1812の出力は、2つのAND1814
及び1860の1入力を付勢する。DLEフラグがセツ
トされないと、NOT1858の出力は、AND186
0を更に付勢し、それは、フラグ00をセツトするため
、0R1848とNOT1850とを通過する処の出力
信号を発生する。
DLEフラグがセツトされると、それは、AND181
4の第2入力を付勢する。AND1814の第3入力は
、信号DUPDLE+DLが高レベルにあるときのみ、
付勢される。
AND1814の出力は、フラグ01をセツトするため
、0R1844及びNOT1846を通過する。同期モ
ードで動作し、フラグ02が既にセツトされているとき
、信号CLRTSPTFが低レベルにあることを条件と
して、制御ワードが読み出され、制御ワードの休止でメ
モリに再蓄積される度毎に、フラグ02は読み出される
これらの条件の下で、AND1832の全入力は付勢さ
れ、出力信号は、フラグ02をセツトするため、0R1
834及びNOT1836を介して、発生される。
先のキヤラクタがDLEであつた場合にのみ、フラグ0
2は、キヤラクタによつて最初にセツトされ得る。
この場合、キヤラクタが感知され、それがCJテーブル
をして信号CI09を発生させるとき、DLEフラグは
、制御ワード内でなおセツトされ、従つて、AND18
38への全入力は、付勢され、それは、フラグ02をセ
ツトするため、0R1834及び1836を介して、出
力を発生する。フラグ02は、透明(transpar
ent)モード・フラグである。AND1838が、フ
ラグを再びセツトさせるため、信号を発生するときに、
フラグ02が既にセツトされていると、伏態(STAT
US)207もまたセツトされる。AND1838の出
力は、AND1840の1入力を付勢する。そしてフラ
グ02が既にセツトされていると、AND1840は、
信号WRITESTATUS207になるため、NOT
1842を通過する処の出力信号を発生する。出力制御
フラグ08及び11は、本発明とは関係のない目的のた
めに使用される。
出力制御フラグ09は、前述の様に、手続/ユテイリテ
イー・タイマを制御するために使用される。出力制御フ
ラグ10は、第10図で使用される。そしてこのフラグ
がセツトされるとき、それは、DUPDLE信号の発生
を妨げる。水平冗長検査 水平冗長検査は、夫々の後続のキヤラクタのビツト位置
に対応する、加算、モジユロ2(合同法2)によつて、
メツセージ上に形成される。
即ち、全てのキヤラクタに関する全てのビツト、ゼロは
水平冗長検査キヤラクタのビツト、ゼロを得るため、モ
ジユロ2で合計される。同様のことが、ビツト1,2,
3等に対して為される。従つて水平冗長検査キヤラクタ
は、展開され、そしてそれは、メツセージ内の全てのキ
ヤラクタと同じ数のビツ卜を有している。メツセージの
終りで転送され又は受け取られ、且つ他のキヤラクタで
算入されるとき、この検査キヤラクタは、全ての位置内
に、ゼロの結果を発生する。この様にして、それは、1
ビツトを落すことによつて、或いはゼロ・ビツ卜を1ビ
ツトに変更する雑音によつて、作られるエラーに対して
保護する。第32図及び第33図は、LRCキヤラクタ
を発生するための第1の回路を示している。
第32図に於いて、8つのAND−0Rインバータ32
00が提供され、そのうちの2つだけが第32図に示さ
れている。AND−0Rインバータ3200は、4組の
AND入力3202,3204,3206及び3208
で提供される。AND3202は、保持レジスタ112
に接続され、組立/分解領域ビツト01−08から読み
出されるキヤラクタを示す信号を受け取る。ANDゲー
トの第2組は、保持レジスタ112に接続され、メモリ
の蓄積領域から読み出されるキヤラクタを示す信号を受
け取る。ANDゲートの第3組は、DLV,/SYNメ
モリ604から読み出される処の信号DLE?,/SY
N00−07を受け取る。ANDゲートの第4組は、後
述される巡回冗長検査モードで使用される処の信号CR
C1−8を受け取る。AND−0Rインバータ3200
に関するANDゲートの組の1つだけが、いつでも付勢
される。
入カモードに於いて、AND3202が付勢され、従つ
て、組立/分解領域の内容は、AND−0Rインバータ
3200を介して、1組の8排他的0R又はモジユロ2
回路3210にゲートされる。ボートが、入カモード及
ぴLRC検査モードに対してプログラムされると、AN
D3212への両人力は付勢され、それは、AND32
14を付勢するため、出力信号を発生する。
キヤラクタが水平冗長検査から排除されるべきではない
とすると、AND3214は、低レべルにある処の信号
、中止LRCによつて更に付勢される。AND3214
の出力は、全てのAND3202を付勢する。出力モー
ドで、AND3204は付勢され、従つて、メイン・メ
モリの蓄積領域の内容は、AND−0Rインバータ32
00を介して、排他的0R3210にゲートされる。
信号CKLRC及びIC−0UTは、AND3216の
2つの入力を付勢するため、共に高いレベルにある。エ
ンド・メツセージ・キヤラクタが蓄積内にない場合、或
いは、エンド・オブ・メツセージ・キヤラクタは蓄積領
域にあるが、水平冗長検査から排除されるべきではない
場合でさえ、導線3986上の信号は、AND3216
を更に付勢するため、高レべルにある。メツセージ制御
フラグDがセツトされていないと、導線4298上の信
号は高レベルにあり、従つてAND3216は、AND
3218への付勢出力信号を発生する。導線1194上
の信号が、水平冗長検査は中止されたということを示す
低レベルにあると、AND3218は、更に付勢される
。AND3218の出力は、全てのAND3204を付
勢する。導線1194上の信号は、水平冗長検査が中止
されるということを示す高レベルにあるということを条
件として、AND3206は、DLE/SYNメモリか
らの出力を受け取り、これらの信号をAND−0Rイン
バータ3200を介して排他的0R3210に進める。
AND3208は、巡回冗長検査のために使用され、導
線3194上の信号が、信号CRC1−CRC8をAN
D−0Rインバータ3200を介して排他的0R321
0に進めるため、高レベルにあるときはいつでも、付勢
される。
AND−0Rインバータ3200からの出力は、排他的
0R回路3210内の信号RCRC/LRC07乃至R
CRQ/LRC00と比較される。
排他的0Rがその2つの入力信号を比較し、それらが等
しくないということを見出すと、それは、高レべル出力
信号を発生する。これらの出力信号は、第33図に供給
され、データ・ビツト0乃至データ・ビツト7を示す。
データ・ビツト0−5は、1組の6AND/ORインバ
ータ3302の第1組のAND3300に供給される。
OR3306への両入力が、水平冗長検査キヤラクタの
演算中、高レベルにあるので、これらのANDは、NO
T3304の出力によつて更に付勢される。
AND−0Rインバータ3302の出力は、信号WRI
TECRC/LCROO−05であり、該信号は、メイ
ン・メモリ110のLRC領域に供給され、そこで、A
ND−0Rインバータ3302の出力が高レベルにある
処のあらゆる位置に対して、1が書き込まれる。更に、
メモリのLRC領域が書き込みのために付勢される場合
にのみ、AND一ORインバータ3302の出力は、メ
イン・メモリ110のLRC領域に書き込まれ得る。高
レべル信号WRITE ENABLECRC/LRCは
、第44図に発生され、それは、時間TP13−14で
メモリに書き込むためのLRC領域を付勢するために、
MUX500の様なマルチプレクサに供給される。更に
、AND−0Rインバータ3302の出力は、第44図
で発生される信号CRC/1RLRCCLEARが高レ
ベルにあるときのみ付勢される処のDALUX208の
様なDAlmJXを介じζメモリに供給される。このU
/MUXは、更にアドレス信号がメイン・メモリのLR
C領域にAND−0Rインバータの出力を通すために必
要とされない処の固定された電圧レベルに接続される、
そのアドレス入力を有している。キヤラクタが、異なつ
た長さを有するようにプログラムされるので、CRC/
LRCビツト06及び07へのデータ・ビツト6及び7
の入口は、それがビツト00乃至05のためのものより
、やや複雑である。
第32図で発生される信号DATABIT6及びDAT
ABIT7は、デコーダ/マルチプレクサ3308に供
給される。
データ・ビツト6は、D/MUX0A0及びA2入力に
供給され、他方、データ・ビツト7は、A3及びBO入
力に供給される。D/MUXは、永続的に付勢され、2
つ信号60RSH及び70RSHによつてアドレスされ
る。これらの後者の信号は、第35図で与えられ、キヤ
ラクタ長を特定する処のバイト2、ビツト04及び05
のデコーデイングを表わす。第35図を参照すると、信
号Rバイト204は、AND3500の1人力に供給さ
れ、NOT3502によつて反転され且つAND350
4の1人力に供給される。
信号Rバイト205は、AND3504の第2入力に供
給され、NOT3508によつて反転され且つAND3
500の第2入力に供給される。AND3500の出力
は、高レベル信号7LEVELである。該信号は、低レ
ベル信号7LEVELになるため、NOT3508によ
つて反転される。AND3504の出力は、高レベル信
号6LEVELである。それは、低レベル信号6LEV
ELになるため、NOT3510を通過する。AND3
500の出力は、AND3512の1入力を付勢し、他
方、AND3504の出力は、AND3514の1入力
を付勢する。これら双方のANDは、AND3518が
低レベル出力信号を発生するときのみ、NOT3516
の出力によつて更に付勢される。このことは、信号EO
MA及びLRC・0UTが共に高レベルにあるときにの
み、生じ得る。この様に、LRCキヤラクタの演算中、
AND3512及び3514の出力は、共に高レベルに
あり、0R3520及び3522への入力をブロツクす
る。信号COMPUTELRCは、第33図より与えら
れ、LRCキヤラクタの演算、従つてOR3520及び
3522への他の入力をブロツクする間、高レベルにあ
る。従つて、信号60RSH及びTORSHは、LRC
キャラクタの演算上、共に低レベルにある。第33図に
於いて、信号60RSH及び70RSHの双方が低レベ
ルにあると、D/MUX3308のAO及びB0データ
入力が、選択される。
従つて、データ・ビツト6及びデータ・ビツト7は、D
/MUX3308を介して、A及びB出力に進む。D/
MUX3308のA出力は、信号WRITECRC/L
RC06になるため、NOT3310を各して接続され
る。
この信号は、信号DATABIT6が低レベルにあると
、高レべルになる。D/MUX3308のB出力は、信
号DATAB[T7が低レベルにあると、AND331
2の1入力を付勢する。レベル6が選択されると、NO
T3314の出力はAND3312をブロツクし、AN
D3312の出力は、CRC/LRC07に1を書き込
む。一方、レベル6が選択されないと、NOT3314
の出力は、AND3312を付勢し、CRC/LRC0
7に書き込まれる値は、DATABIT7信号のレベル
に依存する。パリテイー発生器/チエツカ−3318は
、8データ入力D0−D7を有する。AND−0Rイン
バータ3302の出力は、パリテイー発生器のD0−D
5入力に供給される。D/MUX3308のA及びB出
力は、OR3320及び3322を介して、D6及びD
7入力に供給される。パリテイー発生器/チエツカーは
、LRCキヤラクタのパリテイーを発生するため、信号
LRCODDPARITY又はLRCEVENPAR[
TYの1によつて付勢される。信号LRC EVENP
ARITY及びLRCODDPARlTYは、プログラ
ム制御によつて選択され、第34図のデコード回路に供
給される処のバイト3、ビツト3−0によつて決定され
る。パリテイー発生器3338によつて発生されるパリ
テイーは、D/MUX3308のA1及びB2入力に供
給される。出力メツセージの終りで、信号EOMA及び
LRC−0UTがAND3518を付勢するとき、バィ
ト2、ビッ卜04及び05が、夫々1及びOであると、
パリテイー・ビツトは、D/MUX3308を介して、
A出力に進む。バイト2ビツト04及び05が、夫々1
及びOであると、信号70RSHIFTは、D/MUX
3308を付勢し、従つて、パリテイー発生器の出力は
、B出力に進む。演算されたLRCキヤラクタは、出力
マルチプレクサを介してライン・アダプタヘ、一時に1
ビツトづつシフト・アウトされる。
各メジヤー・サイクルで一度、LRCキヤラクタが読み
出され、仮にこれがデータ・クロツクであり、そして、
それは、AND−0Rインバータ3302を通過するの
で、それがメイン・メモリのCRC/LRC領域に戻さ
れるとき、それは、1位値右にシフトされる。保持レジ
スタ112を介してメモリから読み出される低順位ビツ
トCRC/LRC00は、AND−0Rインバータ35
30に供給される。ビツトは、以下の様に、インバータ
を介してゲー卜される。ポートが同期動作に関してプロ
グラムされると、信号Rバイト401は、AND−0R
インバータ3532の1入力を付勢するため、高レベル
にある。信号0UTLRCは、高レベルにあり、AND
−0Rインバータ3532の得られた低レベル出力は、
AND−0Rインバータ3530の第2入力を付勢する
ためNOT3534によつて反転される。AND−0R
インバータ3530の出力データ・ビツトは、低レベル
信号の連続(serlal)LRC+CRC OUTで
ある。この信号は、第3図に供給され、そこで該信号は
、0R324及びMUX326を介して、出力マルチプ
レクサ及びライン・アダプタに進む。第35図に於いて
、信号0UTLRCは、信号INHIBIT DISA
SSEMBLYSERIALOUTになるため、NOT
3536及び0R3538を通過する。
この信号もまた、第3図に供給され、そこで該信号は、
順次AND−ORインバ.一夕320をブロツクするた
め、AND322をブロツクする。従つて、メモリの組
立/分解領域からの連続出力データは、禁止される。第
35図に於いて、NOT3534の出力は、信号SH[
FTLRCOUTである。
この信号は、仮に信号1TBRESUMEが高レベルに
あると、更に付勢される処のAND3540に供給され
る。AND3540の出力は、信号LRCENABLE
SHIFTである。該信号は、第33図lこ供給され、
そこでそれは、AND−0Rインバータ3302のゲー
ト3350を付勢するため、OR3306を通過する。
更に、データ・ビツト6は、CRC/LRC05に蓄積
されるために、位値5に関するAND−0Rインバータ
3302を通過する。信号60RSHlFT及び70R
SHIFTの双方が高レベルにあると、データ・ビツト
7はD/MUX3308のA3入力を通過し、そこから
、それは、信号WRITECRC/LRC06になるた
め、NOT3310を通過する。メツセージ制御フラグ
A−Dが値1001を有する場合にのみ、前述の如きL
RCキヤラクタの送出は、メツセージの終りで生じ得る
ということが理解される。
これらの条件の下で、デコーダ4206は、そのX0出
力で、低レベル信号RD110UTを発生する。第45
図に於いて、この信号は、NOT4502を介してAN
D4500の第2入力に進む高レベル信号CHECKL
RCによつて更に付勢される処のAND4500の1入
力に供給される。AND4500の出力は、高レべル信
号0UTLRCであり、該信号は、LRCキヤラクタを
シフト・アウトするために必要な前述の如き信号を発生
するため、第35図で利用される。AND4500の出
力はまた、AND4504を付勢し、AND4504は
、低レベル出力信号OUTLRC−CLOCKを発生す
るため、高レベル信号DATACLOCKによつて更に
付勢される。この信号は、第44図に供給され、そこで
該信号WR[TE ENABLECRC/LRCになる
ため、0R4400を通過する。信号WRITEENA
BLE CRC/LRCは、AND−0Rインバータ3
302からの出力のメモリのLRC領域への書き込みを
付勢するために、前述の様に使用される。
入力動作で、メツセージ内のキヤラクタの異なつたビツ
ト位置は、モジユロ2で合計され、LRCキヤラクタが
合計内にTELまれるとき、オーバオール合計は、全て
0になる。
AND3360は、このことが真実であるということを
保証するため、検査する。データ・ビツト0−5は、A
ND3360への入力として供給される。加えて、デー
タ・ビツト6及び7は、それらが存在すると、OR33
62及び3364の出力から与えられ、またAND33
60に供給される。メツセージが、エラーなしで、伝送
されると、AND3360は、低レベル出力信号LRC
0CHECKを発生する。
第36図に於いて、信号LRCOCHECKは、AND
3600の1入力に供給される。
AND3600の第2入力は、第34図のバイト3デコ
ード回路から、信号CHECKLRCを受け取る。
最後に、AND3600は、以下の様に発生される処の
信号LRCDETECTVIDを受け取る。第45図に
於いて、信号WRDは、デコーダ4506のSY入力を
付勢するため、低レベルにある。
信号■C−0UTは、デコーダのY入力を付勢するため
、低レベルにある。信号WRITEMESSAGECO
NTROLFLAGB及びWRITEMESSAGEC
ONTROLFLAGCは、共に低レベルにあり、それ
故、デコーダは、そのYO出力で、低レベル出力信号を
発生する。この信号は、メツセージ制御フラグCがセツ
トされるので、このとき、更に付勢される処のAND4
508に供給される。
AND4508の出力は、信号5+6WR111Nであ
る。この信号は、第47図に供給され、そこで該信号は
、OR4708を介して、AND4710に進む。この
ANDは、第34図のバイト3デコーダによつて発生さ
れる処の信号CHECKLRCによつて更に付勢される
。AND4710の出力は、信号INLRC DETE
CTEDである。該信号がAND3600に供給される
とき、それは、信号LRC 0 CHECKをサンプル
する。検査が正しく、従つて信号LRC 0 CHEC
Kが低レベルにあると、AND3600からの有意昧な
出力はない。一方、エラーが生じたとすると、信号LR
C0 CHECKは高レベルにあり、AND3600は
、0R3602を介してAND3604に進む処の低レ
ベル出力信号を発生する。このANDは、信号1C・0
UTによつて更に条件付けられ、該信号は、人力動作中
、高レベルにある。信号1SYNが高レベルにあると、
EOCON2信号は、AND3604の第3入力を付勢
するため、AND3606及びNOT3608を通過す
る。この様にして、AND3604は、低レベル信号D
ATAERRORを発生するため、付勢される。第45
図を参照すると、デコーダ4506のY0出力は、0R
4510を介して、デコーダ/マルチプレクサ4512
のB1人力に進む。D/MUX(7)A0人力に供給さ
れる信号CHECKLRCは、A1及びB1入力を選択
するため、高レベルにある。更に、D/MUX4512
のEB入力は、EOC0N2時間で、低レベルに下降し
、それ故、B1人力に供給される信号は、D/MUXを
介してZ0出力に進み、そこで、それは、排他的0R4
514に供給される。排他的0Rの他の入力は、低レベ
ル電圧源に接続され、従つて、高レベル出力信号がD/
MUX4512から生じるとき、排他的0R4514は
、高レベル信号MASSAGEENDを発生する。
この信号は、第26図に供給され、そこで該信号は、書
き込み状態1、ビツト04への1信号を発生し、また信
号MESSAGEENDAを発生する。ラインがLRC
出力モードで動作し、フラグDーAが、メツセージの終
りで、値1011を有するとき、パツドは、LRCキヤ
ラクタのプレースに挿人される。
第45図に於いて、AND4516への両入力は、フラ
グA及びDがセツトされているので、高レベルにあり、
それ故、AND4516は、デコーダ4506のSX入
力を付勢するため、低レベル出力信号を発生する。信号
1C・OUTは、デコーダのX人力を付勢するため、高
レベルにある。最後に、信号WR[TEMESSAGE
CONTROLFLAGBは、高レベルにあり、信号W
RITEMESSAGECONTROLFLAGCは、
低レベルにあり、それによつて、高レベル出力信号をX
1及びX2で発生している間に、デコーダ4506がX
Oで低レベル出力信号を発生するようにする。X1出力
は、EOCON2時間で、導線4496上の信号によつ
て付勢される処のD/MUX4512のA1入力に接続
される。信号CHECKLRCは高レベルにあり、他方
、信号CHECKCRCは低レベルにある。従つて、D
/MUX4512のA1入力は、ZA出力にゲートされ
、そこからNOT4518を介して、信号INSERT
PADになる。この信号は、第19図に供給され、そこ
で該信号は、出力動作と関連して、前述された発生パツ
ド(thegeneratepad)信号と同じ方法で
機能する。第45図の回路は、信号MASSAGEEN
Dを発生するが、メツセージの終りで、メツセージ制御
フラグD−Aが値1101にセツトされると、LRC又
はパツド・キヤラクタのいずれか一方を転送しない。
デコーダ4506のSX及びX入力は、前述の様に付勢
される。然し乍ら、本例で、信号WRITEMESSA
GECONTROLFLAGBは、低レベルにあり、他
方、信号WRITEMESSAGECONTROLFL
AGCは、高レべルにある。低レベル信号は、デコーダ
のX2出力で発生され、この信号はOR4510を介し
て、D/MUX4512のB1人力に進む。Al及びB
1人力は、前述の様に選択され、それ故、B1での高レ
ベル人力は、ZO出力へ通過され、そこから、排他的0
R4514を介して、信号MASSAGE ENDにな
る。
LRCかまたはCRCの、ブロツク検査キヤラクタが、
阻止されるべきである処のこれらの例に於いて、AND
4516への両入力は、高レベルにあり、それは、低レ
ベル出力信号WRDWRAを発生する。
第47図に於いて、この信号は、信号SUPRESSB
CCCHARACTERになるため、NOT4712及
びOR4714を通過する。第9図に於いて、この信号
は、AND909をブロツクする。第11図に於いて、
該信号は、信号SUPRESSCHARACTERにな
るため、OR1100及び1101を通過する。第45
図に於いて、AND4520は、幾つかの条件の下で、
出力リクエストを禁止するため、高レベル出力信号を発
生する。
AND4516が低レベル出力信号を発生すると、該信
号は、AND4524への高レベル入力を発生するため
、OR4522を付勢する。0R4522はまた、信号
EOMA又はRD5+RD6のいずれかによつて付勢さ
れる。
ラインが出力モードで動作するとき、AND4524は
、EOMON2時間で、更に付勢される。AND452
4の出力は、AND4520の1入力を付勢し、D/M
UX4512のZO出力が低レベルにあると、1≦1 AND4520は、信号1NHIB[TOUTPUTR
EQUESTを発生する。
この信号は、第24図に供給され、そこで該信号は、デ
ータ・リクエスト01ビツトのメイン・メモリへの書き
込みを制御する。CRC検査 CMMは、所与のラインで、幾つかの巡回冗長検査のい
ずれかを実行するための手段を自む。
共通の回路が全てのラインに関する検査を実行するため
に使用されるが、各ラインが同じ検査を実行するために
プログラムされるということは、必要としない。巡回冗
長検査は、水平冗長検査と同様のメモリの蓄積領域の使
用を含み、それ故、2つの検査は、所与のラインに対し
て、同時に起るようにはブログラムされ得ない。第1A
図及び第1B図を参照すると、メイン・メモリ110内
の各ワードの16ビツトは、巡回冗長検査がメツセージ
上で進行するとき、中間値を蓄積するために使用される
16ビツト位置のうち、8ビツト位置は、LRCの演算
で交互に使用され、他の8ビツト位置は、非同期クロツ
ク・パルス発生器として交互に使用される。
この後者の特徴は、本発明の一部ではない。巡回冗長検
査を実行する目的のために、LRC領域は、演算されて
いるCRCキヤラクタの8高順位ビツトに対する蓄積領
域として役立ち、非同期クロツク・パルス発生器領域は
、8抵順位ビツトに対する蓄積領域として役立つ。要約
すると、巡回冗長検査キヤラクタは、メイン・メモリの
LRC/CRC領域の内容が、読み出され、1位値右へ
シフトされ、そしてメモリ内に蓄積される処の、一連の
ステツプを自んでいる。
更に、組立/分解領域のビツト01が、LRC/CRC
領域の低順位ビツトに等しくないと、その結果がメモリ
に戻されるとき、多項式値(polynomialva
lue)は、LRC/CRC領域の出力にモジユロ2で
加算″される。
データ・キヤラクタに関連する演算は、データ・キャラ
クタが、組立/分解領域内で右シフトされるとき、遂行
され、それによつて、データ・キヤラクタの各ビツトを
01ビツト位値に導く。バイト3のフオーマツトと関連
して前に示された様に、4つの多項式値の1つは、バイ
ト3及びバイト2、ビツト05にセツトされる値に依存
し1≦zて、選択される。
第37図に於いて、バイト3、ビツト02及び03は、
共に高レベルになければならず、デコーダ3702のS
X及びSY人力を付勢するため、AND3700を条件
付けねばならない。信号Rバイト2 05は、デコーダ
のX及びY入力に供給され、デコーダへのアドレス入力
信号に依存して、デコーダからの4つのX出力の1つ、
及び4つのY出力の1つが、付勢される。デコーダへの
アドレス入力は、バイト3のビツト00及び01である
。デコーダ3702からの出力は、4つの信号CRCP
OLYNOMIAL1乃至CRCPOLYNOMIAL
4のうちの1つを発生する処のゲート回路に供給される
。信号POLYNOMIAL1は、信号CRC2を発生
するためOR3706に供給され、信号CRCOを発生
するためOR3708に供給され、そしてAND371
2に接続される出力を有する0R3710に供給される
信号CRCFEEDBACKが高レベルにあり、信号C
RC15を発生するとき、AND3712は、更に付勢
される。
信号POLYN0MIAL2及び4は、同様の方法で発
生され、詳細な説明は、不?と思われる。
CRCPOLYNOMIAL3が選択されるとき、導線
3716及び3718上の信号は、低レベルに下降し、
プログラマは、単に導線3716及び3718を、選択
されたORゲート又はANDの入力に接続することによ
つて、所望のいかなる多項式でも選択できる。このこと
は、配線盤3720及び3722の、プラグ・ワイヤ又
は、ジヤンパ接続の手段によつて為される。
CIテーブルが信号C■04を発生させるということを
、キヤラクタが感知されるとき、巡回冗長検査は、スタ
ートされる。
第11図に,於いて、これは、高レベル信号START
CRC/LRCになる。該信号は第40図に供給され、
そこでそれは、AND4004のl入力を付勢するため
、OR4000及びNOT4002を通過する。
第34図に於いて、検査モード・デコーダは、第39図
に供給される処の低レベル信号LRC+CRCを発生し
、そこで該信号は、高レベル信号LRC+CRCになる
ため、NOT3916によつて反転される。この後者の
信号は、AND4004の第2入力に供給される。信号
1TBFLAGが高レベルであり、メツセージ制御プラ
グBがセツトされないと、AND4004は、低レベル
信号STARTを発生する。START信号は、第41
図に供給され、そこで該信号は、AND4126の1入
力を付勢する。スタート・キャラクタが検査から排除さ
れるべきであると、信号RBYTE304は低レベルに
あり、従つてAND4126は、信号EXCLUDEに
なるため、OR4128を通過する処の高レベル出力信
号を発生する。AND4004の出力で発生されるST
ART信号は、信号SETBになるため、OR4006
を通過する。
第39図に於いて、この信号は、AND3900に供給
され、信号EONON2を伴つて、AND−0Rインバ
ータ3902の1入力をブロツクする。AND−0Rイ
ンバータ ,3902は、メツセージ制御フラグB
をセツトするため、高レベル出力信号を発生し、それに
よつて、メツセージがスタートされ、BCCが演算され
、そしてこのキヤラクタがBCCから排除されるべきで
あるということを示す。メツセージ制御2フラグに関す
る先に関する先に与えられたテーブルを参照のこと。メ
ツセージ・キヤラクタのスタートが、CRC演算から排
除されるべきでないと仮定すると、0R3910の出力
は、低レベルにあり、従つて2OR−ANDインバータ
3908の1入力を付勢する。
OR−ANDインバータの右側は、EOCON2時間で
、AND3918の出力によつて付勢される。メツセー
ジ制御フラグCは、このときAND3926及び392
8を付勢するため、オ3フである。ポートが、出力動作
に関してプログラムされると、信号STORAGETO
D[SASSEMBLYは、AND3926を付勢する
他方、ボートが、入力動作に関してプログラムされると
、信号ASSEMBLYTOSTORAGE 3は、A
ND3928を付勢する。これらのANDのうちの1つ
からの出力は、信号WR[TEMESSAGECONT
ROLFLAGAになるため、OR3924及びAND
3918を介して、ORーANDインバータ3908に
進む。先に与えら 4れたフラグ値のテーブルに関して
示された様に、フラグD−Aが値0011を有するとき
、回路は、BCCを演算するために、セツトアツプされ
る。第38図に於いて、入力動作を仮定すると、信号W
RITEMESSAGECONTR0LFLAGBは、
高レベル・データ・クロツクにあり、一方、信号WRC
もまた、高レベルにある。従つて、AND3800は、
信号COMPUTECRCになるため、CR3802を
通過する処の出力信号を発生する。0R3802の出力
は、AND3804の1入力に供給される。
このANDは、更に2つの入力を有しており、か\る入
力は、CRCが演算されている間、高レベルにある処の
信号CHECKCRC及びWR15■Nによつて付勢さ
れる。
AND3804への第4人力は、信号RASSEMBL
Y/DISASSEMBLY 01であり、該信号は、
1ビツトが、メイン・メモリの組立/分解領域のビツト
位置01に現われる度毎に、高レベルにある。CRC演
算の間、メモリのCRC/LRC領域及びCRC/非同
期カウンタ領域への書き込みを制御するための回路は、
第44図に示されている。
導線3892上のCOMPUTECRC信号は、AND
−0Rインバータ4406の1入力に供給される。CR
C動作の間、第34図のデコード回路は、AND440
8の1入力を付勢する処の信号CHECKCRCを発生
する。各データ・クロツク時間で、AND4408は、
AND−0Rインバータ4406を介して、OR440
4及び4408に進む処の出力信号を発生する。OR4
404の出力は、信号WRlTEENABLECRC/
LRCであり、他方、0R4408の出力は、信号WR
ITEENABLECRC/ASYNCHRONOUS
COUNTERである。
これらの信号は、D/MUX500の様なD/MUXに
供給され、TP13−14で、それらは、メイン・メモ
リのCRC/LRC及びCRC/非同期カウンタ領域へ
の書き込みを付勢するための付勢信号を発生する。信号
COMPUTECRC,BJT4,WRITEENAB
LECRC/′LRC,及ぴWRITEENABLEC
RC/ASYNCHRONOUSCOCOUNTERは
、データ・クロツクが生じるとき、マイナ・サイクルで
のみ、発生するということが、理解されるべきである。
第31図乃至第33図を参照すると、メイン・メモリの
CRC/LRC及びCRC/ASYNCHRONOUS
COUNTER領域は、最初、クリア伏態である。
保持レジスタ112から与えられる様な、CRC/LR
C領域からの出力は、排他的0R3210に供給され、
他方、保持レジスタ112から再び与えられるCRC/
非同期カウンタ領域内の値は、1組の排他的0R310
0に供給される。8つの排他的0R3100があるが、
そのうちの5つのみが、第31図に示されている。
第37図で発生される多項式値は、以下の様に、第31
図乃至第33図に供給される。CRCOは、AND−0
Rインバータ3352に供給される。CRC1−8は、
AND−0Rインバータ3200のAND3208に供
給される。ビツトCRC9−15は、排他的0R310
0に供給される。各データ・クロツク時で、組立/分解
領域位置01内のビツトは、CRC/非同期カウンタ領
域のビツト00と比較され、2つのビツトが等しくない
と、CRC多項式は、CRC/LRC及びCRC/非同
期カウンタ領域の内容と、右方への1位置のシフトを伴
つてこれらの領域に戻される結果とに、モジユロ2で、
加算される。第32図に於いて、信号CRCFEEDB
ACKは、AND−0Rインバータ3200のAND3
208を介して、ビツトCRC1乃至CRC8をゲート
するため、高レベルにあり、AND−0Rインバータの
出力は、排他的0R3210で、CRC/LRC07乃
至00と比較される。これらの排他的0Rの出力は、信
号DATABIT0乃至DATAB[T7であり、これ
らの信号は、AND−0Rインバ一夕3302の人力で
、AND3350に供給される。信号CHECKCRC
は、低レベルにあり、従つてOR3306の出力は、A
ND3350を付勢する。それ故、データ・ビツト5乃
至0は、右方への1位置の有効なシフトを伴つて、AN
DORインバータを通過する。それから、ANDORイ
ンバータの出力は、CRC/LRC領域、ビツト位置0
5−00に書き込まれる。データ・ビツト6は、CRC
/LRC 05を入れるため、位置5AND−0Rイン
バータ3302を介してゲートされる。
データ・ビツト7は、D/MUX3308のA3入力を
介して、出力ZAに進み、そこから、それは、信号WR
ITECRC/LRC06になるため、NOT3310
を通過する。これは、ビツト7を、CRC/LRC領域
のビツト位値6にシフトする。信号CRCFEEDBA
CKは、第37図に供給され、CRC多項式の他の半分
を、第31図にゲート・アウトし、そこで、それは、C
RC/非同期カウンタ領域の出力に、モジユロ2で加算
される。
か\る加算は、排他的0R3100で起る。排他的0R
3100の出力は、AND−0RインバータのAND3
102に供給され、か\る接続は、排他的0Rの出力が
AND−0Rインバータを通過するとき、右方への1位
置の有効なシフトが得られるようなものである。このこ
とは、CRC/LRCとCRC/非同期カウンタ領域と
の間の右シフトを準備する。AND−0Rインバータ3
104のAND入力3102は、導線3408上の信号
CHECKCRCが低レベルにあるので、NOT310
6の出力によつて更に付勢される。
AND−0Rインバータ3104の出力は、メイン・メ
モリのCRC/非同期カウンタ領域に供給される処の信
号WRITI!)CRC/ASYNCHRONOUSC
OUNTER07−00である。あらゆるデータ・クロ
ツクで、組立/分解ビツ卜01が、CRC/非同期カウ
ンタ・ビツト00に等しいと、CRC/LRC及びCR
C/非同期カウンタ領域内の値は、CRC多項式値が加
算されることなく、右方へシフトされる。
この場合、排他的0R3100oは、低レベル信号CR
CFEEDBACKになるためOR3108を通過する
処の高レベル出力信号を発生する。第32図に於いて、
この信号は、AND3208をブロツクする。第33図
に於いて、それは、AND−0Rインバータ3352に
供給されるCRC0ビツトをブロツクする。最後に、第
37図に於いて、低レべル信号CRCFEEDBACK
は、CRC多項式ビツト9−15を発生する処のAND
をブロツクする。メツセージの終りで、CMMの動作は
、メツセ一ジ制御フラグA−Bをセツトしている処の条
件に依存して、変化する。
第1に、CRCの計算を伴う入力の条件を仮定する。メ
ツセージの終りで、条件が、メツセージ制御フラグC及
びDをセツトするようなものであると、CMMは、CR
Cを検査し、メツセージ・エンド信号を出す。第45図
に於いて、信号1C・OUTは、低レベルにあり、デコ
ーダ4506のY入力を付勢する。信号WRITEME
SSAGECONTROLFLAGBは、低レベルにあ
り、他方、WRITEMESSAGECONTROLF
LAGCは、高レベルにある。信号WRDは、デコーダ
のSY入力を付勢するため、低レベルにある。低レベル
出力信号は、デコーダのY2出力で発生され、この信号
は、0R4530を介して、D/MUX4512のB2
人力に進む。高レベル信号CHECKCRCは、D/M
UXをアドレスし、従つて、B2入力は、ZB出力へ通
され、そこから排他的0R4514を介して、信号ME
SSAGE ENDになる。デコーダ4506のY2出
力は、導線4580上の信号WR15[Nになり、信号
1NPUTCRCDETECTEDになるため、NOT
4532を通過する。
信号1NPUTCRCDETECTEDは、第36図に
供給され、そこで該信号は、AND3620のl入力を
付勢する。
信号WR151Nは、第38図に供給され、そこで、該
信号は、AND3804をブロツクする。
このとき、人来メツセージがエラーを自まなければ、メ
モリのCRC/LRC領域及びCRC/非同期カウンタ
領域は、全てゼロを含む。
第33図に於いて、AND3360は、LRC領域から
の8データ・ビツトを感知する。そしてそれらが全てゼ
ロであると、それは、AND3110に供給される処の
低レベル出力信号を発生する。CRC/非同期カウンタ
領域の全てのビツトがゼロであると、AND3112へ
の全入力は付勢され、それは、AND3110を更に付
勢するため、AND出力信号を発生する。AND311
0は、エラーが先行のメツセージ内に生じなかつたとい
うことを示す、高レベル出力信号CRC 0CHECK
を発生する。この信号は、NOT3622を介してAN
D3620に供給され、該ANDをブロツクする。エラ
ーがメツセージ内に生じたとすると、信号CRC 0C
HECKは、低レベルとなり、DATAERROR信号
を発生するため、AND3620を通過する。CRC出
力モード中のメツセージの終りで、CMMは、CRC1
,CRC2,1パツドを送出し、或いは単に、メツセー
ジ・エンド及びクリアを発生する。
こ\で使用されるとき、CRC/及びCRC2は、16
ビツトの計算されたCRCキヤラクタの2つの8ビツト
・バイトに関連している。初めに、CRC1が送出され
る場合を考察する。
第42図に於いて、信号1C−0UTは、デコーダ42
06のX入力を付勢する。このとき、フラグDは、フラ
グB及びCがセツトされる間、SY入力を付勢するため
にセツトされる。X0からの低レベル出力は、信号(R
D11+RD13)0UTになるため、0R4208を
通過する。第31図に於いて、この信号は、AND31
14を付勢し、信号CHECKCRCが低レベルにある
ので、か\るANDは、NOT3106の出力によつて
更に付勢される。AND3114は、低レべル信号SE
NDCRCを発生し、該信号は、高レべル信号SEND
CRCになるため、NOT3116で反転される。NO
T3116の出力は、CRCキヤラクタの送出中、CR
C多項式の発生を禁止するため、0R3118を通過す
る。第35図に於いて、信号SENDCRCは、AND
−0Rインバータ3530の1入力を付勢し、第2入力
は、CRC/非同期カウンタ00を受け取る。
第44図に於いて、信号CRCは、AND−0Rインバ
ータ4406の1入力を付勢する。各データ・クロツク
時で、AND−0Rインバータは、AND4408の出
力によつて更に付勢され、信号WR[TEENABLE
CRC/ASYNCHRONOUS COUNTER及
びWRITEENABLECRC/LRCを発生するた
め、OR4410及び4404を通過する処の低レべル
出力信号を発生する。このことは、右方への1位置のシ
フトを伴うメイン・メモリのCRC領域に戻されるキヤ
ラクタで、各メジヤー・サイクルで一度、CRCキヤラ
クタの読み出しを付勢する。CRC/非同期カウンタ領
域の低順位ビツトは、AND−0Rインバータ3530
を通過し、第3図に示された回路を介して、出力データ
・ラインに転送される。CRCキヤラクタの初めの半分
が、ライン・アダプタに転出されるとき、CRCキヤラ
クタの他の半分は、メモリのCRC/非同期カウンタ領
域にシフトされた。
CRCキヤラクタの初めの半分が転出されるやいなや、
メツセージ制御フラグD−Aが適当にセツトされると、
他の半分は、転送される。
第40図に於いて、メツセージ制御フラグA及びDがセ
ツトされ、メツセージ制御フラグBがセツトされないの
で、AND4008は付勢される。AND4008の出
力は、AND3900に供給される処のセツトB信号に
なるため、OR4006を通過する。
EOCON2時間で、AND3900は、AND−0R
インバータ3902の1入力をブロツクする。信号CL
EARBは、低レベルにあり、従つて、AND−0Rイ
ンバータ3902は、高レベル信号WRITEMESS
AGECONTROLFLAGBを発生する。該信号は
、低レベル信号WRBになるため、0R3904を通過
する。1メジヤー・サイクル後、デコーダ4206は再
び、OR4218が信号(RD11+RD13)0UT
を発生するようにする。
このとき、メツセージ制御フラグBがセツトされるので
、それは、信号を発生する処のデコーダのX1出力であ
る。次のメジヤー・サイクルの間、一時に1ビツトが再
び、CRC/非同期カウンタ00から、ライン・アダプ
タに転送され、この動作は、CRCキヤラクタの初めの
半分に関してと同様の方法で起る。メツセージの終りで
、メツセージ制御フラグA,B,C及びDが全てセツト
されると、1メツセージ・エンドは、CRCキヤラクタ
を転送することなしに、発生される。第41図に於いて
、AND4132への全ての入力は、高レベルにあり、
それは、出力信号を発生し、該信号は、OR−ANDイ
ンバータ4100の1入力を付勢するため、EOCON
2信号によつて付勢されるNOT4134,OR413
6,OR4122及びAND4122を通過する。
0R4104の全ての入力は、高レベルにあり、それは
、ORANDインバータ4100の第2人力を付勢する
従つて、それは、高レベル信号WRITEMESSAG
ECONTROLFLAGCを発生する。
第45図に於いて、デコーダ4506のSX,SY,A
ト及びAO入力は、全て付勢され、デコーダは、高レベ
ル信号1C・0UTを受け取る。デコーダ4506のX
3出力ターミナルからの、得られた低レベル出力は、O
R4530を介して、D/MUX4512のB2入力に
進む。D/MUXは、アドレス入力A1で高レベル信号
を受け取つており、従つて、D/MUX(7)B2人力
は、ZB出力にゲートされ、そこから、排他的0R45
14を介して、信号MESSAGEENDになる。メツ
セージの終りで、メツセージ制御フラグDーAは、値1
101を有すると、パツドは、CRCキヤラクタを送る
ことよりむしろ、挿入される。第45図に於いて、デコ
ーダ4506のSX及びAO入力は、低レベル信号を受
け取り、一方、X及びA1入力は、高レベル信号を受け
取る。従つて、デコーダのX2出力からの低レベル出力
信号は、D/MUX4512のA2入力に供給される。
D/MUXは、そのA1入力に供給される高レベル信号
CHECKCRCによつてのみアドレスされるので、A
2入力での信号は、ZA出力に通され、そこから、NO
T4518を介して、高レベル信号1NSERTPAD
になる。スタート及びエンド規則 CMMの動作内の多数の可能な変化にかんがみて、幾つ
かの制御ビツトにセツトされるプログラミングに依存し
て、これら全ての可能性に対して回路を検討する意図は
ない。
然し乍ら、以下の規則が使用され、論理回路を通して以
下の助けとなる。ブロツク検査キャラクタ(BCC)の
演算に関して、バイト3、ビツト04は、スタート・キ
ヤラクタが合計(sunmation)に台まれる否か
を、特定する。
メツセージ・エンド・キヤラクタは、CIテーブルに於
いてビツト8が該キヤラクタのためにセツトされていな
ければ、BCC合計に自まれる。BSC又はASC■■
透明モードのいずれか一方のCRC演算に関して、以下
の規則が使用される。CRC発生は、伝送ブロツクのメ
ツセ一ジ(amessageoftransmissi
・on)内のシーケンスDLESOH又はDLESTX
のいずれかの最初の出現によつてスタートされる。CR
Cの発生は、シーケンスDLEETB,DLEETX又
はDLE [TBのいずれかの出現によつて停止される
。以下の表は、CRC発生内に如が自まれるかを示して
いる。表に示されていない全てのキャラクタが、CRC
発生内に含まれる。CMMは、メツセージ又はシーケン
スの伝送を取り扱うことができ、か\る伝送は、該伝送
に関するBCC累積内のはめ込まれたメツセージを自む
ことなく、他の伝送にはめ込まれる。これは、LRC検
査にのみ適用し、CRC検査に適用しない。これは、C
Iテーブル内のビツトCI08をセツトすることによつ
て達成される。透明動作の要件は、DLEがテキスト内
に見出される度毎に、付加的DLEの挿入である。
これは、スタート及びエンド制御シーケンスに適用しな
い。エンド状態フラグは、この挿人を制御するため、C
MMに伝送される。このフラグの受け取りは、それが余
分なDLEの挿入を直ちに停止すべきであるということ
を、CMMに示す。これは、1キヤラクタ速く受け取ら
れるDLEに対するぺンデイングの挿入を含む。いかな
る次のDLEも、エンド・キヤラクタが送出され、新た
な伝送が開始されるまで、再び重複されない。透明動作
に関する規則は、以下の通りである。
DLESTX又はDLESOHのいずれか一方の、スタ
ート・キヤラクタは、ホスト・コンピユータから到来し
なければならない。DLESTXが使用されると、DL
E ENQ,DLEETX,DLEETB,DLE I
TBは、当該ブロツクを終了するため使用される。DL
ESOHが使用されると、DLESTXは、ヘツダー(
header)ブロツクを終了し、データ・ブロツクを
スタートする。使用されるときDLESTXを自む、全
てのエンド・シーケンス、DLEETX,DLE ET
B,DLEITB,及びDLEENQは、ホスト・コン
ピユータから到来しなければならない。CMMは、以下
の方法で、動作する。
第1のDLE及び次のキヤラクタ、STX又はSOHの
いずれか一方、は、変更することなく、伝送される。あ
らゆる付加的DLEは、それらが読み出されるやいなや
、伝送される。他のQLEが挿入されるかどうかは、フ
ラグが次のキヤラクタで受け取られるかどうかに依存す
ると、重複DLEは、もはや送出されない。フラグがセ
ツトされるとき、CMMは、関連のキヤラクタをデコー
ドしなければならない。
STXがセツトされると、CMMは、CRC累積内で調
節させ、そのときCRCの伝送を妨げる。この場合、D
LESTXが伝送された後、CMMは、それが重複DL
Eを送出する処の状態に戻る。ENQがDLEをフオロ
ーすると、伝送は、CRCの伝送なしに、終了される。
ETX又はETBがDLEをフオローすると、CRC累
積は、送出され、終了によつてフオローされる。ITB
がDLEをフオローするとき、CRC累積は、送出され
るが、終了はない。この場合再び、CMMは、DLES
TXが伝送された後、重複DLEの送出に戻る。然し乍
ら、この場合は、DLE ITB及びDLESTXの双
方の伝送が、エンド状態フラグによつてカバーされねば
ならないので、相違する。DLESTXがDLE IT
Bをフオローしないと、非透明動作は、回復される。状
態(STATUS)1 第26図は、状態1、ビツト04−07をセツトするた
めの論理回路を示している。
これらの状態ビツトのいずれかがセツトされると、0R
2620は、高レベル出力信号WRITEENABLE
STATUS 1を発生するため、付勢される。
第24図に於いて、この信号は、ポー卜に関する優先を
リクエストする処のSTATUS1REQUEST信号
を発生するため、AND−0Rインバータ2444及び
OR2450を通過する。AND−0Rインバータ24
44の出力は、信号■C+WRITEENABLEST
ATUSONEである。この信号は、第23図に供給さ
れ、そこで該信号は、PERMITPRIORITYR
EQTEST信号を発生するため、0R2330を通過
する。第25図に於いて、PERMITPRIORIT
YREQUEST信号は、信号WRITEENABLE
REQUESTを発生するため、AND2500及びO
R2502を通過する。この後者の信号は、ENABL
E7信号を発生するため、マルチプレクサ508に供給
され、ENABLE7信号は、時間TP13−14で、
メイン・メモリの状態1領域へのリクエストビツトの書
き込みを付勢する。状態1は、NOT2632とOR2
635及び2638とを通過する処のMESSAGEE
ND信号によつて、セツトされる。伏態1 04はまた
、OR2634及び2638を通過する処の信号ABO
RTの発生で、セツトされる。状態1 05はまた、0
R2608及び NOT2612を通過する処のABORT信号によつて
、セツトされる。
ビツトDATAREQTEST00及びDATAREQ
TEST 01のいずれか一方がセツトされる間、信号
AS卦■BLYTO STORAGEが発生すると、状
態1 05及び状態1 06は、共にセツトされる。
リクエスト信号は、OR2602に供給され、その出力
は、AND2600を付勢するため、2604で反転さ
れる。ASSEMBLYTOSTORAGE信号は、A
ND2600を更に付勢する。AND2600の出力は
、状態1 06をセツトするため、OR2606及びN
OT2610を通過し、状態1 05をセツトするため
、OR2608及びNOT2612を通過する。状態1
07は、信号MONITOR及びITBMESSAG
EENDのいずれかの発生の際、OR2640の出力に
よつてセツトされる。以上の説明は、ポートを同期的に
動作するための入力及び出力シーケンスを記述したが、
全ての又はいずれかのポートの非同期動作のために提供
することは、本発明の範囲内にあるということが理解さ
れるべきである。特許請求の範囲に含まれる本発明の更
なる変形は、当該技術分野の専門家には明白であろう。
1σ4
【図面の簡単な説明】
第1A図乃至第1C図は、第1D図に示される様に配置
されるとき、本発明を用いるCMMのブロツク図を含む
。 第2図は、入力動作中、データのパスを示す論理図であ
る。第3図は、出力動作中、データのパスを示す論理図
である。第4図は、メイン・メモリの蓄積領域と、それ
にマルチプレクスする入力、を示している。第5図は、
選択べ一シスの、メイン・メモリの種々の領域への書き
込みを付勢するために使用される典型的なマルチプレク
サを示す。第6図は、C■,CD及びDLE/SYNメ
モリを示す。第7図及び第8図は、CI,CD及びDL
E/SYNメモリ用のアドレス及び制御回路を示す。第
8A図及び第8B図は、CI及びCDメモリを最初にロ
ードするために使用される制御ワードのフオーマツトを
示す。第9図乃至第11図は、CI及びCDメモリの出
力をデコードするための第1のゲート回路を示す。第1
2図は、ポートが、入力又は出力モードで、同期又は非
同期モードで動作するか、特定のスタート・オブ・メツ
セージ・キヤラクタ又はいずれかの非−SYN・スター
ト・キヤラクタと共に動作するかを、決定するための第
1の制御を示す。第13図は、LINEON及びCLE
AR論理回路を示す。第14図は、キヤラクタ同期及ぴ
コンフイデンス・カウンタと、その制御論理とを示す。
第15図、第16図及び第17図は、エンド・オブ・キ
ヤラクタ・カウンタと、その制御論理とを示す。第18
図、第19図及び第20図は、制御ワード内の、ある制
御及び状態フラグをセツトするための論理回路を示す。
第21図は、種々制御信号の発生を示す論理図である。
第22図は、制御ワードの幾つかのビツトのデコーデイ
ングを説明している。第23図、第24図及び第25図
は、種々のデータ及び伏態リクエスト信号を発生するた
めの回路を示す。第26図は、制御ワード内の状態ビツ
トの幾つかをセツトするための論理回路を示す。第27
図は、出力キヤラクタ内のパリテイー・ビツトを挿入す
るためのデコード論理を示す。第28図は、有効データ
が受け取られるとき、信号を発生するための論理回路で
ある。第29図及び第30図は、プログラム可能な多重
目的タイマと、そのための制御論理を示す。第31図、
第32図及び第33図は、CRC及びLRC検査回路を
示す。第34図は、検査制御デコーダを示す。第35図
、第38図乃至第42図、及び第44図乃至第47図は
、メツセージ制御用の論理回路を示す。第36図は、パ
リテイー発生器及び検査論理を示す。第37図は、CR
C多項式発生器を示す。第43図は、パリテイー発生器
を示す。第48図、第49図及び第50図は、■/0入
カリクエスト及び出力リクエスト・シーケンスを説明す
るタイミング図である。符号説明、110・・・・・・
メイン・メモリ、112・・・・・・保持レジスタ、1
14・・・・・・共用論理回路、116・・・・・・入
力/出力マルチプレクサ、118・・・・・・SPM/
CMMインタフエース 120・・・・・・タイミング
及び走査制御、124・・・・・・アドレス・デコード
、126・・・・・・ライン・アダプタ、132・・・
・・・変復調装置、146・・・・・・優先制御、16
2・・・・・・ホスト・コンピユータ。

Claims (1)

  1. 【特許請求の範囲】 1 ホストコンピュータと複数のラインアダプタとの間
    でデータを転送する通信マルチプレクサモジュールにお
    いて、複数の制御ワードを組立てかつ記憶するため組立
    て/分解領域を有するアドレス制御可能なメインメモリ
    を含む手段が設けられており、それぞれのラインアダプ
    タには1つの制御ワードが割当てられ、かつそれにより
    アドレス制御可能であり、それぞれの制御ワードは、制
    御キャラクタテーブル選択ビット、制御判定テーブル選
    択ビット、およびホストコンピュータと複数のラインア
    ダプタの間で転送されているキャラクタを一時記憶する
    領域を有し、データ転送手段は、アドレス制御された制
    御ワードの一時記憶領域と割当てられたラインアダプタ
    またはホストコンピュータとの間でデータを転送するた
    め、ラインアダプタおよびホストコンピュータにアドレ
    ス制御可能なメインメモリを接続し、またアドレス制御
    可能な複数の制御キャラクタテーブルを含む第1のメモ
    リ、アドレス制御可能な複数の制御判定テーブルを含む
    第2のメモリ、制御キャラクタテーブルのうち1つを選
    択するため第1のメモリに制御キャラクタテーブル選択
    ビットを供給する手段、制御ワード内に一時記憶された
    それぞれのキャラクタをアドレスとして第1のメモリに
    供給する手段、制御判定テーブルのうち1つを選択する
    ため第2のメモリに制御判定テーブル選択ビットを供給
    する手段、第1のメモリの出力をアドレスとして第2の
    メモリに供給する手段、およびアドレス制御可能なメイ
    ンメモリに接続されており、制御ワードおよびこれらに
    割当てられたラインアダプタを所定の順序でアドレス制
    御する手段が設けられていることを特徴とする、通信マ
    ルチプレクサモジュール。 2 一時記憶したキャラクタは、異つたコードになつて
    いてもよく、かつ第1のメモリのそれぞれの位置に、通
    信マルチプレクサモジュール内で認識可能なコードに所
    定のアドレス制御キャラクタを翻訳したものがロードさ
    れている、特許請求の範囲第1項記載のモジュール。 3 第1のメモリのそれぞれの位置に制御キャラクタだ
    けを翻訳したものがロードされている、特許請求の範囲
    第2項記載のモジュール。 4 翻訳された制御キャラクタの所定のものが、アドレ
    スとして第2のメモリに供給され、かつ第2のメモリの
    所定のアドレスのところに、それぞれ行うべき異つた制
    御機能を定義する1つまたは複数のビットがロードされ
    ている、特許請求の範囲第3項記載のモジュール。 5 キャラクタを一時記憶するそれぞれ領域が、組立て
    /分解領域を含み、かつアドレス制御されたラインアダ
    プタは、データ転送手段を介して割当てられた組立て/
    分解領域にビット直列で入力データを供給し、これらデ
    ータビットは、キャラクタ全体が組立てられるまで、組
    立て/分解領域に一時記憶されており、一時記憶された
    それぞれのキャラクタを第1のメモリに供給する手段は
    、組立て/分解領域の内容に応じてそれぞれの入力キャ
    ラクタをアドレスとして第1のメモリに供給する手段を
    有する、特許請求の範囲第4項記載のモジュール。 6 キャラクタを一時記憶するそれぞれの領域が、一時
    記憶装置用のデータ転送手段を介してホルトコンピュー
    タから一時に1キャラクタの割合で出力データを受取る
    第1の記憶領域を有し、一時記憶されたそれぞれのキャ
    ラクタを第1のメモリに供給する手段は、第1の記憶領
    域の内容に応じてそれぞれの出力キャラクタをアドレス
    として第1のメモリに供給する手段を有する、特許請求
    の範囲第5項記載のモジュール。 7 それぞれの制御ワードは、データが当該のラインア
    ダプタに出力されるか、またはデータがラインアダプタ
    から入力されるかを定義するモードビットを含み、かつ
    このモードビットに応じて第1の記憶領域の内容かまた
    は組立て/分解領域の内容を第1のメモリのためにアド
    レスとして選択する手段を含む、特許請求の範囲第5項
    記載のモジュール。 8 一方の領域にあるキャラクタが、これに関するパリ
    ティービットを持つことができ、それにより制御キャラ
    クタは、パリティービットが1である場合、入力キャラ
    クタであるかまたは出力キャラクタであるかに応じて2
    つのアドレスのいずれかをアドレス制御できる、特許請
    求の範囲第7項記載のモジュール。 9 制御ワードと対応するラインアダプタとの間でキャ
    ラクタ全体が転送される度に、エンドオブキャラクタ信
    号を処理するエンドオブキャラクタ手段、およびエンド
    オブキャラクタ信号に応じて、このエンドオブキャラク
    タ信号の生じた時以外に第1および第2のメモリの出力
    信号を禁示するゲート手段が設けられている、特許請求
    の範囲第7項記載のモジュール。 10 メモリの出力信号が、第1のメモリをアドレス制
    御した制御ワード内にフラグビットをセットし、それに
    より1つまたは複数のキャラクタのメッセージを制御す
    る、特許請求の範囲第9項記載のモジュール。 11 第1のメモリが、DLEキャラクタを表わすコー
    ドを記憶し、それぞれの制御ワードは、DLEフラグを
    記憶するため1ビットの場所を有し、またDLEキャラ
    クタを記憶する第1のメモリ位置がアドレス制御された
    時、DLEキャラクタに応じてDLEフラグをセットす
    る手段が設けられている、特許請求の範囲第10項記載
    のモジュール。 12 第1のメモリが、所定の機能を制御する制御キャ
    ラクタを記憶しており、かつ、DLEフラグがセットさ
    れていない時にこれら機能を禁止する手段が設けられて
    いる、特許請求の範囲第10項記載のモジュール。 13 第2のメモリが、所定の機能を制御するビツトを
    有し、かつDLEフラグがセットされていない時にこれ
    ら機能を禁止する手段が設けられている、特許請求の範
    囲第11項記載のモジュール。
JP51039486A 1975-04-11 1976-04-09 通信マルチプレクサ・モジュ−ル Expired JPS5948417B2 (ja)

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Application Number Priority Date Filing Date Title
US05/567,472 US4012718A (en) 1975-04-11 1975-04-11 Communication multiplexer module
US05/567,480 US4016367A (en) 1975-04-11 1975-04-11 Communication multiplexer module
US05/567,479 US4012719A (en) 1975-04-11 1975-04-11 Communication multiplexer module
US05/567,261 US4016548A (en) 1975-04-11 1975-04-11 Communication multiplexer module

Publications (2)

Publication Number Publication Date
JPS51135436A JPS51135436A (en) 1976-11-24
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JP51039486A Expired JPS5948417B2 (ja) 1975-04-11 1976-04-09 通信マルチプレクサ・モジュ−ル

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