JPS5948417B2 - 通信マルチプレクサ・モジュ−ル - Google Patents

Description

【発明の詳細な説明】 発明の要約 本発明は、複数の遠隔ターミナルとホスト・コンピユー
タ間のインターフエイスを提供するために使用されるよ
うな通信マルチプレクサ・モジユール（ＣＭＭ）に関す
る。

遠隔ターミナルは、異なつたデータ速度、異なつたコー
ドで動作してもよく、それらは同期、非同期であつても
よく、又他の種々の特性を有してもよい。従来技術に於
いて、複数の入力又は出力ライン・アダプタを使用し、
これらのアダプタとホスト・コンピユータとの間の通信
を行うために、通信マルチプレクサ・モジユールを提供
することは知られていた。

然し乍ら、過去に於いて、このことは、入カアダプタと
して供するライン・アダプタに接続するためのものと、
出力アダプタとして供するライン・アダプタに接続する
ものとの、２つのタイプのポートをもつＣＭＭを提供す
ることによつて為されてきた。更に、水平冗長検査、垂
直水平冗長検査及び巡回冗長検査を実行するための手段
を、各ライン・アダプタに提供することは、過去に於い
ても知られていた。この様にして、ライン・アダプタ毎
に１組のチエツキング回路が必要であつた。本発明の目
的は、どのポートも入カポート又は出力ポートのいずれ
か一方として使用できるＣＭＭを提供することである。

本発明の他の目的はプログラムによりロードされるキヤ
ラクタの検知及び制御翻訳テーブルを提供し、それによ
りキヤラクタが異なつたコードで与えられる場合ですら
、ライン・アダプタから受け取られ、又はライン・アダ
プタヘ転送された制御キヤラクタが同じ方法で翻訳され
る手段を提供することである。

本発明によれば、通信マルチプレクサ・モジユールは、
複数の入カポートからのビツト直列データを、ホスト・
コンピユータヘ転送する前に、ビツト直列キヤラクタに
組立てる。

出力動作の際、該ホスト・コンピユータは、通信マルチ
プレクサ・モジユールに、ビツト直列のキヤラクタを供
給し、そしてモジユールは、出力ポートヘ分配するため
に、該キヤラクタをビツト直列データに分解する。ＣＭ
Ｍは制御ワードを蓄積するためのメイン・メモリを含み
、各ポート毎に１つの制御ワードが存在する。メイン・
メモリは固定の順序で走査され、それ故、各ポートに関
する入力及び出力マルチプレクサが走査されるのと同じ
順序で、制御ワードがメイン・メモリから読出される。
それによりＣＭＭの大部分の論理回路が全てのポート間
で時分割制御でき、一方論理回路が各制御ワードによつ
て順次制御されている。あらゆるポートは、入力或いは
出力ポートであつてよく、これらポートの指定は、ポー
トに関連する匍卿ワードのビツトによつて決定されてい
る。また制御ワードは、ポートに接続されたライン・ア
ダプタが同期動作するかまたは非同期動作するかを表わ
すビツト、各キヤラクタのビツト数、及び入カデータを
組立て又は出力データを分解しそしてポートとコンピユ
ータの間の転送を制御するために必要な他の情報を含む
。ｆｈｌ卿ワードは、キヤラクタが入力動作中、一時に
１ビツトに組立てられ、出力動作中、一時に１ビツトに
分解される処のキヤラクタ組立／分解領域を有する。キ
ヤラクタは、制御ワードの蓄積領域を介して、組立／分
解領域とホスト・コンピユータ間で転送される。キヤラ
クタ検知テーブルは、組立後に各入カキヤラクタを検知
し、又分解前に各出力キヤラクタを検知するために設け
られ、キヤラクタが制御キヤラクタである場合には、そ
れをＣＭＭ内で使用される標準ｆｂｌ卿ワード・コード
に変換する。キヤラクタ検知テーブルからの出力は、あ
るハード・ワイヤ機能（ｈａｒｄｗｉｒｅｄｆｕｎｃｔ
ｉｏｎ）を制御し、加えて複数の制御翻訳テーブルを有
する第２のメモリをアドレス指定する。キヤラクタ翻訳
テーブルに於いて、各ビツトは、ＣＭＭで実行されるべ
き特定の機能を示す。各ポートと関連する制御ワードは
、キヤラクタ検知テ−ブル及び制御翻訳テーブルがいず
れが、ポートで使用されるべきであるかを指定するビツ
トを有する。それにより、か＼る機能自体が異なつたコ
ードのキヤラクタによつて示される場合ですらＣＭＭが
統一された態様で制御機能を認識し、それに応答するこ
とができる。プログラム可能手続カウンタ（ｐｒｏｇｒ
ａｍａｂｌｅｐｒｏｃｅｄｕｒｅｃｏｕｎｔｅｒｓ）は
、エンド・キヤラクタ（ｅｎｄｃｈａｒａｃｔｅｒ）の
検知の故障の如き種々の状態を検知するために設けられ
る。フル・エラー・チエツキング手続は、ＣＭＭ内に含
まれる。前 置 次の約束が添附図面及び以下の記述に於いて用いられて
いる。

全ての参照数字は３ケ又は４ケの数字を含む。

３ケの数字の参照数字に関しては、第１番目の数字は当
該素子が位置している図を表わす。

４ケの数字の参照数字に関しては、最初の２ケの数字は
当該素子が位置している図を表わす。

此の規則に対する例外がーつ存在する。図への信号入力
導線は１ケの参照数字を持つており、その数字は当該信
号源が位置している図を示している。参照数字を持たな
いが文字Ｒが冠されている題語を有する入力導線は、後
に記述されるように保持レジスタ１１２から来ているも
のである。論理０ＲゲートはＯＲゲート２０６によつて
示されているように、その入力の全てが低レベルである
とき高レベルの出力信号を生ずるタイプのものであり得
るし、或いはＯＲゲート７２４によつて示されているよ
うにその入力の全てが高レベルであるとき低レベルの出
力信号を生ずるタイプのものであり得る。

論理ＡＮＤゲート回路は文字Ａによつて表わされている
。

ＡＮＤゲートは二つの一般的なタイプの内の一方であり
得る。第１のタイプＡＮＤゲー卜９０５によつて示され
るように、全ての入力が低レベルにあるとき高レベルの
出力信号を生ずる。第２のタイプはＡＮＤゲート９０９
によつて示されるようにその入力の全てが高レベルにあ
るとき低レベルの出力信号を生ずる。反転を実行する回
路又は論理ＮＯＴ機能を実行する回路は文字Ｎによつて
表示され、また符号ＸＯは排他的０Ｒ論理機能を実行す
る回路を表わしている。入力及び出力導線に於ける矢印
は当該人出力信号のレベルを表示している。全体のシス
テム（第１図） 第１Ａ〜１Ｃ図は、第１Ｄ図に示された通りに配置され
たとき、本発明の原理を用いている通信マルチプレクサ
・モジユール（ＣＭＭ）のブロツク・ダイアグラムを構
成する。

概括的に述べるならば、該ＣＭＭはメイン・メモリ１１
０、保持レジスタ１１２、タイム・シエアされる共用論
理回路１１４、入力／出力マルチプレクサ１１６、及び
ＳＰＭ／ＣＭＭインタフエイス回路１１８を含む。メイ
ン・メモリ１１０は各ポートに関して１２０ビツト制御
ワードを蓄積する。

１２８ポートの通常の構成を仮定すれば、メイン・メモ
リ１１０は、各々が１２０ビツト・ワードを蓄積するこ
とができる１２８アドレスを含む。

タイミング及び走査制御回路１２０はバス１２２上にア
ドレス０〜１２７を引続き発生し、これらのアドレスは
アドレス・デコード回路１２４を介して読出しのためメ
イン・メモリ１１０に於ける当該アドレスを引続き付勢
すべく与えられる。バス１２２上の走査アドレスもまた
入力／出力マルチプレクサ１１６に与えられ、１２８ケ
のライン・アダプタ１２６の内の１つとの通信を引続き
可能にさせ、そしてそれらライン・アダプタは１２８ケ
の出力ポートと接続されている。斯くして、１つのポー
トがアドレスされる度毎にそれに対応する制御ワードが
メモリから読出される。１つのポートのサービスに割当
てられた時間は１マイナ・サイクルとして定義される。

各マイナ・サイクルはＴＰＯ〜１５で指定される１６イ
ンターバルに分割される。各ＴＰ１５に於いて、バス１
２２上の走査アドレスは増加（ｉｎｃｒｅｍｅｎｔ）さ
れ、他のマイナ・サイクルが開始する。此の説明の目的
に関して、メイン・メモリ１１０に於ける１２８ケのア
ドレスがーつずつ引続いて走査されるものと仮定するこ
とで充分である。実務上は、幾つかのポートをその他の
ポートよりも極めて頻繁に走査するための対策がそれら
のポートに接続された遠隔ターミナルの速度の故になさ
れ得る。所与のポートに関する１マイナ・サイクルと、
それと同一のポートに関する次のマイナ・サイクルとの
間の時間は１メジヤ・サイクルを含む。特定の１ｆｌ５
１卿ワードがアドレスされたとき、それはメイン・メモ
リ１１０から読出されて保持レジスタ１１２に与えられ
る。此の保持レジスタは１２０ケのラツチを含み、それ
らは各マイナ・サイクルのＴＰＯ〜７の間に該メモリか
らの出力を受取るべく付勢される。保持レジスタ１１２
を構成する該ラツチは、時間ＴＰ７の終りに該メモリか
らの更なる入力を受け取るため滅勢される。しかし乍ら
、該ラツチは次のマイナ・サイクルのＴＰＯまで該制御
ワードを保持し、その時導線１２８上のゲート・パルス
は該ラツチを他の制御ワードを受取るべく再び付勢する
。該保持レジスタ１１２の１２０ビツト出力は、１マイ
ナ・サイクルのＴＰＯから次のマイナ・サイクルのＴＰ
Ｏの開始迄タイム・シエアされた共用論理回路１１４に
与えられる。

このインターバルの間、該保持レジスタの内容は該タイ
ム・シエアされた共用論理回路によつて実行される種々
の機能を匍脚する。此のインターバルの間、該タイム・
シエアされた共用論理回路はバス１３０上に１１２ビツ
ト・ワードを展開し、この１１２ビツト・ワードは、タ
イムシエアされた共用論理回路１１４に前に与えられた
１２０ビツト・ワードのうちポート特性バイト４の８ビ
ツトを除いたものであり、かつこの１１２ビツト・ワー
ドは、ワードがメモリから読出されたものと同じマイナ
・サクルの時間ＴＴＰ１３〜１４の間に該メモリに返還
される。従つてメイン・メモリのポート特性バイト４の
８ビツトだけは、バス１３０を介してタイム・シエアさ
れた共用論理回路からの入力を受取らない。標準変復調
器１３２は、遠隔通信ターミナルからデータを受け取り
またはそれへデータを転送する。

各変復調器１３２は１つのライン・アダプタ１２６に接
続されている。各ライン・アダプタは、入カバス１３６
、出力バス１３８及び導線１４０を含むポートを介して
該入力／出力マルチプレタ１１６へ接続されている。該
バス１３６は該ライン・アダプタからの状態情報を与え
、バス１３８は該ライン・アダプタへの命◆を与え、導
線１４０は何れのライン・アダプタがバス１３８上の命
令を受取るかを選択する。マルチプレクサ１１６は、入
カバス１４２及び出力バス１４４によつてタイム・シエ
アされた共用論理回路１１４へ接続されている。

バス１４２及び１４４は各々４本の導線を持つものとし
て示されているが、該マルチプレクサ１１６を介する入
出力データはシリアル・バイ・ピツト・ペーシスである
。斯かるシステムに於いて普通のことであるように、低
順位ビツトは該バス上のビツト３が１であるときデータ
を表わす。メイン・メモリ１１０に於ける各制御ワード
は複数の領域を持つており、これらの領域の各々は異な
つた機能を持つている。

これらの領域の全てが本発明に関連して用いられるので
はないが、それらは第１図に示されている。キヤラクタ
組立／分解領域は２つの主な機能を実行する。入力動作
の間、キヤラクタは此の領域に於いて一時に１ビツトず
つ組立てられる。即ち該ライン・アダプタを介して変復
調器からデータ・クロツクが受け取られたことを条件と
して１ビツトが該領域に加算され、そして後続のビツト
は該制御ワードが読取られる度毎に右にシフトされる。
このクロツクは第１５図に与えられて、信号ＤＡＴＡＣ
ＬＯＣＫを発生し、そしてそれは該ＣＭＭ全体に用いら
れる。該ｆｂｌ脚ワードのＥＯＣ領域はデータ・クロツ
クの数を計数し、斯くて完全な１キヤラクタが該組立／
分解領域で組立てられたときを確認する。完全な１キヤ
ラクタが組立てられた後、それは該制御ワードのキヤラ
クタ蓄積領域に転送され、そして入カデータ・リクエス
トがタイム・シエアされた共用論理回路から優先制御回
路１４６へ転送される。優先が割当てられたとき、該優
先制御回路はバス１４８上に該制御ワードのアドレスを
発生し、そしてこれはＳＰＭ／ＣＭＭインタフエイスヘ
転送される。該ＳＰＭ／ＣＭＭインタフエイス回路は、
次にバス１５０上に優先アドレスを発生し、そしてこれ
はアドレス・デコード回路１２４を介して該メモリヘ与
えられて該蓄積領域から該キヤラクタを読取る。該蓄積
領域からのキヤラクタに加えて、該制御ワードの他の部
分が該保持レジスタ１１２の出力に於いてサンプルされ
、バス１５２によつて該ＳＰＭ／ＣＭＭインタフエイス
回路へ転送される。これらの領域は、Ｉ／０リクエスト
領域からの状態リクエスト及びデータ・リクエスト・ビ
ツト並びに状態１及び状態２領域の全てのビツトを含む
。一旦１キヤラクタが該組立／分解領域で組立てが完了
して該キヤラクタ蓄積領域に転送されてしまうと、該組
立／分解領域は新たな１キヤラクタの組立てを開始すべ
く開放されており、一方該蓄積領域は認識さるべきその
入カリクエストを待ち構えている。

出力動作に当り、キヤラクタは制御ワードのキヤラクタ
蓄積領域へ一時に１つずつロードされ、そして次に該キ
ヤラクタ組立／分解領域へ転送され、そこでそれらは一
時に１つずつ分解されて該タイム・シエアされた共用論
理回路１１４及びマルチプレクサ１１６を介して該制御
ワードと関連するライン・アダプタヘ転送される。

各キヤラクタがキヤラクタ蓄積領域からキヤラクタ組立
／分解領域へ転送されるや否や、出力データ・リクエス
トがなされ、先行のキヤラクタが分解されている間に該
ＳＰＭ／ＣＭＭは該キヤラクタ蓄積領域に次のキヤラク
タをロードすることができる。制御ワードの１６ビツト
は巡回冗長検査を行うために使用できるが、その代りに
制御ワードのうち８ビツトを水平冗長検査を行うために
使用し、残りの８ビツトを必要な場合には別の目的に使
用してもよい。該制御ワードの該水平冗長検査領域及び
該巡回冗長検査領域はオーバラツプしており、これらの
検査の何れか一方のみが一時に所与のポートに関して行
なわせることができる。しかし乍ら、該ＣＭＭは、後に
説明されるように、幾つかのポートに関して巡回冗長検
査を行ない、一方同時に他のポートに関して水平冗長検
査を行なうようプログラムされ得る。該ＣＭＭは、それ
が同期的な又は非同期的な何れかでも動作でき、幾つか
のポートに関しては入カモードで、他のポートに関して
は出力モードで動作でき、そして異なつたコードで表わ
されたキヤラクタをポートで受け取り又は送るよう動作
できるよう設計されており、さもなければ、多種多様な
機能を有する外部装置で一般には機能する。

該ＣＭＭは、個々のポートにサービスするときそれが何
れのモード（１つ又は複数の）で動作するかがプログラ
ムされている。総括的に述べれば、各制御ワードのポー
ト指標バイト（ｐｏｒｔｃｈａｒａｃｔｅｒｉｓｔｉｃ
Ｂｙｔｅ）１，２，３及び４は当該制御ワードと関連す
るポートにサービスするとき該ＣＭＭの動作のモードを
定める。バイト１乃至４の各々のフオーマツトが以下に
与えられる。次のフオーマツトを考察するに当り、此の
記述を簡略化する目的で、該ＣＭＭの動作の非同期モー
ドは、本発明の一部を構成しない他の特徴と同様に記述
されていないことに留意さるべきである。ライン・アダ
プタ命今は、それらが無視される処のライン・アダプタ
によつて使用されず。該命今機能及び変更は、該ライン
・アダプタにより翻訳されている命令機能と、該ＣＭＭ
により翻訳されている変更とから本質的に独立している
。しかし乍ら、有用な機能を実行するためにバイト＃１
．をロードすることは、命令と変更活動との間に潜在的
な抵触と考えなければならない。ＢＣＣに於けるストツ
プ・キヤラクタの蓄積はＣＩビツト８により決定される
。

ビツト４及びＣＩビツト８は非透明動作にのみ通用され
る。 ？ビツト４−７は下表に表わされる如くエンコー
ドされる。個々のポートのプログラミングの一例として
、同期装置を入カモードで動作することが所望さ才てい
ると仮定する。

此の場合には、バイト１のトツト３，２，１、及びＯは
００１０であり一方卜ツト５及び４は０１でなければな
らず、斯くて入カモードを定義する。同期動作を定義す
べくバイト４のビツト３及び１はＯ及び１でなければな
らない。入来するメツセージがパリテイを持たない７ビ
ツト・キヤラクタを含んでいれば、バイト２のビツト５
及び４はキヤラクタ長を定義すべく１及びＯでなければ
ならない。芙行さるべき唯一の検査が垂直冗長検査であ
り、（パリテイ検査）且つパリテイが制御及び非制御キ
ヤラクタに関してノ 等しければ、バイト３〜０は００
１１にセツトされなければならない。特定のスタート・
キヤラクタが該メツセージのスタートで要求されるなら
ば、バイト１のビツト６は０でなければならない。以上
の説明から、バイト１乃至４に関する上述のフオーマツ
トが、或る形態のビツトをポート指標バイト領域にロー
ドすることにより１つのポートを制御するためにどのよ
うに用いられるかが明瞭となつたであろう。メイン・メ
モリ１１０に於ける各制御ヲードの１他の領域は、手続
ユーテイリテイ・カウンタのために留保される。

此の領域は、該制御ワードが該タイム・シエアされる共
用論理回路１１４へ与えられる間に或るインターバルで
増加されることができ、そして増加された値が該メイン
・メモリに返還される処の蓄積領域である。此のタイマ
は、入力上のターミナルからの無応答を検出したり、又
はＥＴＢやＥＴＸの如きエンド・キヤラクタの不認識（
ｆａｉｌｕｒｅｔｏｒｅｃｏｇｎｉｚｅａｎｅｎｄｃｈ
ａｒａｃｔｅｒ）の検出のような様々な用途のために１
プログラムされ得る。各制御ワードの他の領域は、メツ
セージの蓄積及び他の様々の制御フラグのために提供さ
れ、それらは該メツセージの経過又は状態を報告し、そ
して該メツセージに関して或る状態が存在するこ； と
を報告する。

ポート指標バイト１，２，３及び４は、該ＳＰＭ／ＣＭ
Ｍインタフエイス回路１１８からの書込命令に応答して
ロードされる。

各バイトに関して１つ、都合４つの書込み命今が存在す
る。該１バイト領域ロードされるべき情報は、該ＳＰＭ
／ＣＭＭからバス１５４を介して該メイン・メモリ１１
０へ転送される。ロードはアドレス・デコード回路１２
４を介して該メイン・メモリをランダム・アドレスする
ことによつて達成される。ｌｙ後述するように、該タイ
ム・シエアされた共用論理回路は二つのプログラム可能
なメモリ、若しくはＣＤ及びＣＩで同定されるテーブル
を持つている。

２つの付加的な書込命◆が該ＳＰＭ／ＣＭＭによつて発
生されてこれらのテーブルに所望の値で先づロードされ
る。

該ＳＰＭ／ＣＭＭインタフエイス１１８は書込命今を発
生しそして１６ビツト・ワードをバス１５８に与えそれ
らは共にメモリをアドレスするのに用いられて、所望の
ワードを該アドレス位置に蓄積する。同期入カデータ 前述の様に、入カデータは、一時に１ビツトづつメモリ
１１０の組立／分解領域にロードされ、組み立てられた
ビツトは、夫々の新しいビツトが受信されるとき、右に
シフトされる。

入来キヤラクタが５，６，７又は８ビツト長なので、バ
イト２、ビツトＯ４及びＯ５によつて特定されるとき、
データが最初に入来する処の組立／分解領域のビツト位
置は、変化されねばならない。第２図は、入カマルチプ
レクサ１１６からメイン・メモＩ川１０の組立／分解領
域への入カデータのパスを示している。

入カデータは、デコータ７デマルチプレクサ（Ｄ／ＤＭ
ＵＸ）２０２の入力をゲートするＧ１に供給される。Ｄ
／ＤＭＵＸ２０２のＧ２入力は、同期動作中、常に低レ
ベルであり、それ故、信号入カデータが低レベルに降下
するとき、Ｄ／ＤＭＵＸ２０２は、Ａ０−Ａ３入力に供
給されるビツトの組合せによつて決定される如き、１６
の出力導線の１つに出力信号を発生する。出力信号の幾
つかは、それらが同期動作中にのみ使用されるので、図
示されていない。同期入力中、信号ＳＹＮＣは、高レベ
ルにあり、Ｄ／ＤＭＵＸ２０２のＡ２入力を付勢する。
入カデータがパリテイを有しない８ビツト・キヤラクタ
の型である処の第１の場合を考察する。

この場合に於いて、サービスされるポートに関する制御
ワードのバイト２・ビツト０４及びＯ５は夫々１でロー
ドされ、それ故、保持レジスタ１１２からＤ／ＤＭＵＸ
２０２のＡＯ及びＡ１入力に供給される信号は、ポート
がサービスされるマイナー・サイクルで、制御ワードが
読み出されるとき、高レベルにある。更に、検査される
パリテイー・ビツトがないと仮定すると、バイト３、ビ
ツト０ー３をデコードすることによつて得られる信号Ｖ
ＲＣは、高レベルでＤ／ＤＭＵＸ２０２の人力Ａ３を保
持する。仮定された条件の下で、Ｄ／ＤＭＵＸ２０２は
、デコーダ／マルチプレクサ（Ｄ／ＭＵＸ）２０８のＡ
Ｏ入カヘＯＲ２０６を介して通過する処の導線２０４上
の低レベル出力信号を発生する。Ｄ／ＭＵＸ２０８は、
Ａ出力に選択的に接続される処の４つの入力ＡＯ−Ａ３
を有し、Ａ出力は、メイン・メモリ１１０の組立／分解
領域２１０のビツトＯ８入力に接続される。

Ｄ／ＭＵＸ２０８は、Ｂ出力に選択的に接続される処の
他の４つの入力ＢＯ−Ｂ３を有し、このＢ出力は、組立
／分解領域のビツト位置０７の入力に接続される。Ｄ／
ＭＵＸ２０８は、信号組立／分解制御０１及び組立／分
解制御００によつてアドレスされる。これらの信号は、
Ｄ／ＭＵＸ０Ａ１及びＡＯアドレス入力に供給される。
ＡＯ及びＡ１アドレス入力に供給される信号の組合せに
依存して、入力ＡＯとＢＯ，Ａ１とＢ１，Ａ２とＢ２，
又はＡ３とＢ３は、Ｄ／ＭＵＸ（７）Ａ及びＢ出力に接
続される。Ａ３及びＢ３データ入力は、高レベル電圧源
に接続される。信号１Ｃ／ＣＬＶＬＩＮＥＯＦＦＡは、
Ｄ／ＭＵＸ２０８を付勢するため、通常低レべルにある
。メイン・メモリへの書き込みは、信号ＥＮＡＢＬＥ１
がメモリに供給されるとき、時間ＴＰ１３−１４で起る
。

それ故、時間ＴＰ１３−１４に於いて、人カデータ・ビ
ツトは、０Ｒ２０６を介してＤ／ＭＵＸ２０８のＡ出力
を通過し、それから出力は組立／分解領域のビツト位置
８に蓄積される。特別な制御ワードが、各メジヤー・サ
イクル中に１度だけアドレスされるということが理解さ
れるべきである。組立／分解領域２１０へのアドレス入
力は、簡略化のために第２図には示されていないが、第
１Ａ図に示されている。第１の入カデータ・ビツトが制
御ワードの組立／分解領域２１０に書き込まれるとき、
同じ制御ワードが再びアドレスされるまで、それは、１
つのメジヤー・サイクル間、位置８に留まる。それから
、制御ワードが次にアドレスされる処のマイナー・サイ
クルのＴＰ−７に於いて、１２０ビツト保持レジスタ１
１２の４つの位置を有する処の４ビツト・ラツチ２１２
は、付勢され、制御ワードの組立／分解領域のビツト０
８，０７，０６、及び０５の内容Ｚ１でロードされる。

ラツチに対する付勢信号はＴＰ一７で終了するが、該ラ
ツチは、次のＴＰ−０まで、そこに蓄積されるデータを
保持する。次の入カデータ・ビツトが受信されるとき、
それは、Ｄ／ＤＭＵＸ２０２，ＯＲ２０６及びＤ／ＭＵ
Ｘ２０８を通過し、時間ＴＰ１３−１４に於いて、組立
／分解領域２１０のビツト位置０８に蓄積される。

同時に、まだ４ビツトラツチ２１２に蓄積されている先
に受信されるビツトは、導線２１４を伝わつて供給され
、ＯＲ２１６を介してＤ／ＭＵＸ２０８のＢＯ入力に供
給される。それ故、それは第２の入カビツトがビツト位
置０８にロードされると同時に、組立／分解領域のビツ
ト位置０７に入れられる。制御ワードがアドレスされる
各マイナー・サイクルの際、仮にデータ・クロツクがあ
ると、入来データ・ビツトは、組立／分解領域のビツト
位置８にロードされ、そこにすでに蓄積されたビツトは
、１位置右にシフトされる。

この動作シーケンスは８ビツトの完全なキヤラクタが組
み立てられるまで、継続する。この様にして、第２図に
示された組立／分解レジスタの部分２１０に蓄積される
４高順位ビツトと、組立／分解領域３１０の部分に蓄積
される４低順位ビツトとで、完全なキヤラタタは、制御
ワードがアドレスされる処の第８データ・クロツクの時
間ＴＰ１３−１４に於いて、組立／分解領域で組み立て
られる。第３図に示される様に、組立／分解領域の４低
順位ビツトは、高順位位置がＤ／ＭＵＸ２０８及び２１
６を介してデータを受信するとき、同様の方法で、２つ
のＤ／ＭＵＸ３０８及び３１６を介してデータを受信す
る。Ｄ／ＭＵＸ３０８及び３１６は、Ｄ／■■２０８及
び２１６をアドレスし、付勢する処の同じ信号によつて
、付勢され、アドレスされる。組立／分解領域の４つの
低順位ビツトは、高順位ビツトを伴うとき、信号ＥＮＡ
ＬＥ１の発生時にのみ、そこに書き込まれるデータを有
することができる。組立／分解領域の４つの低順位ビツ
トは、マイナー・サイクルのＴＰＯ−７中に、４ビツト
・ラツチ３１２（保持レジスタ１１２の部分）に読み出
され、次のマイナー・サイクルのＴＰＯまで、該ラツチ
内に蓄積され続ける。完全なキヤラクタが組み立てられ
た後、それは、組立／分解領域２１０−３１０からメイ
ン・メモリ１１０の８ビツト蓄積領域４１０に転送され
る。

加えて、リクエスト信号が発生され、ポートが、転送準
備のできたキヤラクタを有する処のＳＰＭを知らせるた
め、優先制御１４６に供給される。第４図は、蓄積領域
の４つの低順位ステージ（０４−００）のみを示してお
り、４つの高順位ステージは、図示されたものと同様で
ある。２つのＤ／ＭＵＸ４０８及び４１６は、蓄積領域
の低順位ステージに、データを選択的にゲートするため
に提出される。

これらＤ／ＭＵＸは、通常低レべルにある処の信号１Ｃ
＋ＣＬＲによつて付勢される。各Ｄ／ＭＵＸ（７）Ａア
ドレス入力は、接地される。信号ＥＯＣは、Ｄ／ＭＵＸ
のＡ０アドレス入力に供給され、この信号は、通常低レ
ベルである。このことは、蓄積領域にゲートされるべき
１｝４ＶＵＸ０Ａ１及びＢ１入力を付勢する。然し乍ら
、これらのデータ入力は、キヤラクタが出力動作中に蓄
積領域にロードされているときを除いて、通常低レベル
にある。組立／分解領域の内容は、Ｄ／ＭＵＸ４０８及
び４１６のＡＯ及びＢＯ入力に供給される。完全なキヤ
ラクタが組立／分解領域内で組み立てられた後に１つの
メジヤー・サイクルを生じる処のマイナー・サイクルの
ときを除き、高レベル信号ＥＯＣは、通常これらの入力
をブロツクし、信号ＥＯ１は、低レベルに下降し、そし
て組立／分解領域の内容は、蓄積領域にゲー卜される。
このマイナー・サイクルのＴＰ１３一１４に於いて、信
号ＥＮＡＢＬＥ８は、蓄積領域を付勢し、それ故、組立
／分解領域からのキヤラクタは、そこに書き込まれる。
蓄積領域の内容は、２つの４ビツト・ラツチ（１つのラ
ツチ４１２が図示）に読み出される。

該ラツチは、保持レジスタ１１２の部分である。データ
は、タイミング・パルスＴＰＯ−７によつて蓄積領域か
らラツチにゲートされ、１マイナー・サイクル間、該ラ
ツチ内に留まる。蓄積領域は、通常の方法に於ける走査
制御によつてアドレスされるのに加えて、完全な入カキ
ヤラクタをＳＰＭに転送するための優先回路の出力によ
つてアドレスされてもよいということが、理解されるべ
きである。

バス１８２上の優先アドレスは、完全なキヤラクタが蓄
積領域に転送された後、いかなる時にも生じる。それが
生じるマイナー・サイクルの際、完全なキヤラクタは、
蓄積領域から、そしてＳＰＭへの転送のため保持レジス
タ（図示せず）にラツチ４１２を介して、読み出される
。以上の記述は、入カキヤラクタがパリテイーを有しな
い８ビツトを含むということを仮定した。

仮に、それがパリテイーを有する７ビツトを含むとする
と、動作は、実質的に同一である。然し乍ら、これらの
条件の下で、信号ＶＲＣＭｏｄｅ蔦２図）は、信号Ｒバ
イト２ ０４のとき、低レベルにある。それ故、Ｄ／Ｄ
ＭＵＸ２０２は、出力６から出力信号を発生し、それは
、入カデータになるため、ＯＲ２０６を通過する。他の
例として、入カデータがパリテイーを有しない５ビツト
・キヤラクタの型であると仮定する。

信号Ｒバイト２０４及びＲバイト２０５は、信号ＶＲＣ
モード及びＳＹＮＣが高レベルにある間、低レベルにあ
る。ＤＡ）ＭＵＸ２０２は、ＯＲ２２０を介してＤ／Ｍ
ＵＸ２１６のＢＯ入力に達する処の出力１２に於いて出
力信号を発生する。キヤラクタの連続する４ビツトは、
右にシフトされるデータ・ビツトで、同位置に入れられ
る。それ故、第５のビツトが組立／分解領域に入れられ
た後、それらは、ビツト場所０４−０１に含まれる。次
に続くメジヤー・サイクルの際、それらは上述された方
法で蓄積領域に転送される。以上の説明より、Ｄ／ＤＭ
ＵＸ２０２のＡＯ−Ａ３入力に供給される信号の組合せ
に依存して、それが、組立／分解領域のビツト位置５，
６，７又は８のいずれかに各データ人力をゲートするた
めの出力の１つに、出力信号を発生するということが明
らかである。

キヤラクタの長さに依存して、エンド・オブ・キヤラク
タ・カウンタは、後述の様に、信号ＥＯＣ１を発生させ
るようにし、それによつて、それがＳＰＭに転送される
ときから、蓄積領域に組み立てられたキヤラクタをゲー
トする。ゲート制御・同期人力 制御ワードがメイン・メモリ１１０内の特別な場所に蓄
積され、この匍損■−ドは、制御ワードが指定される処
のポートを介してデータの同期入力を匍脚するための構
造を有している、ということを仮定する。

マルチプレクサがＣＭＭにデータをゲートするためにア
ドレスされる度毎に、制御ワードは、ゲート論理を制御
するためにアドレスされる。通常のデータ入力又は出力
のいずれかに対して、バイト１、ビツト４は１を含み、
それ故、高レベル信号Ｒバイト１０４は、保持レジスタ
１１２の出力で利用可能である。この信号は、第１２図
のＡＮＤ１２００に供給される。ＡＮＤ１２００は、導
線１２０２上に低レベル信号ＬＩＮＥＯＮを発生する。
ＡＮＤ１２００の出力は、高レベル信号ＬＩＮＥＯＮに
するため、ＮＯＴ１２０４を通過させる。ＮＯＴ１２０
４の出力は、デコーダ１２０６のＸ入力に供給される。

デコーダのＹ入力は、低レべル電圧源に接続され、ＳＹ
入力は、ＡＮＤ１２００の低レベル出力によつて付勢さ
れる。デコーダ１２０６は、信号Ｒバイト１ ０２及び
Ｒバイト４０１を受信する処の２つのアドレス入力Ａ０
及びＡ１を有している。

バイト１，ビツト０２は、入力動作に対してゼロであり
、それ故、デコーダ１２０６のＡＯ入力は滅勢される。
制御ワードのバイト４，ビツト０１は、同期動作に関し
てポートをプログラムするために、１であり、それ故、
デコーダ１２０６のＡ１入力は、付勢される。従つて、
ポートがアドレスされ、制御ワードがメイン・メモリ１
１０から読み出される毎に、低レベル信号は、デコーダ
１２０６のＹ２出力で発生される。この信号は、低レベ
ル信号ＳＹＮＣＩＮとして、導線１２０８上に現われる
。デコーダ１２０６のＹ２出力は、導線１２１２上の高
レベル信号ＳＹＮＣ ＩＮにするため、ＮＯＴ１２１０
を通される。ＮＯＴ１２１０の出力は、ＡＮＤ１２１４
の１入力に供給される。ＡＮＤ１２１４の他の人力は、
完全な入カキヤラクタがメイン・メモリの組立／分解領
域内で形成された後、１つのメジヤー・サイクルを生じ
るマイナー・サイクルで、信号ＥＯＣを受取る。両入力
が条件付けられると、ＡＮＤ１２１４は、低レベル信号
ＳＹＮＣＩＮＥＯＣを発生する。信号バイト４０１は、
高レベル信号ＳＹＮＣになる処の出力導線１２１８に直
接進む。

それはまた、導線１２２２上で低レベル信号ＳＹＮＣに
するため、ＮＯＴ１２２０を介して供給される。制御ワ
ード、バイト１，ビツト０２の入力指示ビツトは、低レ
ベルにあり、ＡＮＤ１２２４をブロツクする。それ故、
入力動作中、ＡＮＤ１２２４は、高レベル信号■ＣＯＵ
Ｔを発生する。ＡＮＤ１２２４ＺＯの出力は、導線１２
３０上の低レベル信号１ＣＯＵＴにするため、ＮＯＴ１
２２８を通される。

このとき、ＡＮＤ１２２４に供給される信号１Ｃは、マ
スタ・クリア信号の種類である。信号とその補数は、ポ
ートとその制御がクリアされるとき、タイミング回路１
２０によつて発生される。デコーダ１２０６のＹ２出力
から与えられる低レベル信号は、デコーダ１２３２のＳ
Ｙ入力に供給される。デコーダのＳＸ，Ａ１及びＹ入力
は、低電圧源に接続され、デコーダのＡ０入力は、特定
のスタート・キヤラクタがメツセージをスター卜すべく
要求される場合に低レベルにあり、そして非ＳＹＮキヤ
ラクタがメツセージを開始する場合に高レベルにある処
の、信号バイト１ ０６を受け取る。デコーダ１２３２
のＸ入力は、信号バイト１ ０７を受けるが、デコーダ
のＸ出力は、同期動作のために使用されない。Ａ０入力
に供給される低レベル信号と組合うデコーダのＳＹ入カ
への低レベル信号は、デコーダ１２３２に、そのＹＯ出
力で低レベル信号を発生させる。

この信号は、高レベル信号ＳＹＮＣ ＩＮ２にするため
、Ｎ０Ｔ１２３４によつて反転される。一方、ＡＯへの
高レベル入力と組合うＳＹへの低レベル入力信号は、デ
コーダに、そのＹ１出力で低レベル信号を発生させる。
この信号は、高レベル信号ＳＹＮＣＩＮ１にするため、
ＮＯＴ１２３８によつて反転される。信号ＬＩＮＥＯＮ
は、バイト１がロードされた後、制御ワードがアドレス
される処の第１のマイナー・サイクルで、ＡＮＤ１２０
０によつて発生される。

ＮＯＴ１２０４による反転の後、ＡＮＤ１２００の出力
は、信号ＷＲＩＴＥＬＩＮＥＯＮＦＬＡＧにするため、
ＯＲ１２６０とＮＯＴ１２６２を通過する。マイナー・
サイクルのＴＰ１３−１４に於いて、この信号は、制御
ワードがメイン・メモリ１１０に再蓄積されるとき、制
御ワードの■／Ｏリクエスト及びアウト制御領域内で、
１ビツトをセツトする。ＬＩＮＥＯＮフラグがセツトさ
れるマイナー・サイクルで、信号ＬＩＮＥＯＮは、それ
が排他的０Ｒ１３００とＯＲ１３０２を通過する処の、
第１３図に供給される。

０Ｒ１３０４の他の入力は、タイミング・パルスＴＰ８
−１５によつて高レべルに駆動され、それ故、このマイ
ナー・サイクルで、ＩＣ／ＣＬＲ／ＰＵＬ信号が発生さ
れる。

この信号は、関連のある特別のポートに関する状態を設
定するため、ＣＭＭ全体に亘つて使用される。０Ｒ１３
０４の出力は、同様の目的のために使用される処の信号
１Ｃ／ＣＬＲ／ＬＩＮＥ ＯＦＦにするため、ＮＯＴ１
３０６とＯＲ１３０７を通過する。

制御ワードがアドレスされる次のマイナー・サイクルで
、信号Ｒ ＬＩＮＥ ＯＮ ＦＬＡＧは、高レベルにあ
り、そして排他的０Ｒ１３００に於いて、信号ＬＩＮＥ
ＯＮをブロツクする。

排他的ＯＲ１３１０はまた、高レベル出力を発生してお
り、信号１Ｃは高レベルにある。全ての入力の高により
、ＯＲ１３０２は、導線１３０５と１３０８上の信号１
Ｃ＋ＣＬＲ ＰＵＬ，！：．ＩＣ／ＣＬＲ／ＬＩＮＥＯ
ＦＦの双方を高レベルに駆動するため、０Ｒ１３０４に
よつて反転される処の低レベル出力を発生する。

この様にして、導線１３０５と１３０８上の信号は、制
御ワードがポート状態をクリア又は設定するためアドレ
スされる処の第１のマイナー・サイクルに於いてのみ、
低レベルにある。入力同期及びキヤラクタ・フレーミン
グ 入力動作の開始に当り、入来データ・ビツトが１キヤラ
クタを構成していることを確認する必要があり、このこ
とが一旦確認されると、後続の予定数のビツトの各々が
夫々後続のキヤラクタとして結束される必要がある。

該メイン・メモリ１１０の組立／分解領域１４１０及び
ＥＯＣ領域１５１０）はコンフイデンス・アダ−１４０
０及びエンド・オブ・キヤラクタ・アダ−１５００との
関連に於てこれらの機能を達成する。該メイン・メモリ
１１０のＥＯＣ領域１５１０は、該制御ワードが該メイ
ン・メモリヘロードさτ れた後１メジヤ・サイクルで
００００にセツトされる。

該信号■Ｃ／ＣＬＲ／ＬＩＮＥＯＦＦは、このとき低レ
ベルにあり、従つてＡＮＤ１５０２，１５０４，１５０
６、及び１５０８をブロツクし、それ故高レベル信号が
該ＥＯＣ領域１５１０の４θ つの入力位置に与えられ
る。第５図に於て、該低レベル信号■Ｃ／ＣＬＲ／ＬＩ
ＮＥＯＦＦは、マルチプレクサ５００の入力Ａ１，Ｂ１
，Ｃ１，Ｄ１を選択し、これら入力の全ては高電圧レベ
ルに接続される。ＴＰ１３〜１４に、該マルチプレクサ
は付勢され、そしてそれは信号ＥＮＡＬＥ１，３，５及
び６を生ずる。該ＥＮＡＢＬＡ１信号は、該組立／分解
領域のビツト０１〜０８をクリアする。該ＥＮＡＢＬＥ
６信号は第１５図に与えられ、そこでそれはＥＯＣ領域
１５１０への書込を可能にする。斯くて、該匍磨ワード
がメイン・メモリヘロードされた後１メジヤ・サイクル
を生じる該マイナ・サイクルの時間ＴＰ１３〜１４に、
該ＥＯＣは００００にセツトされる。同時に、該組立／
分解領域１４１０は００００にセツトされる。

該信号１Ｃ／ＣＬＲ／ＬＩＮＥ０ＦＦはＮＯＴ１４００
を通過し、ＡＮＤ１４０２，１４０４、及び１４０６を
滅勢し、それ故それらは組立／分解領域１４１０のビツ
ト位置００，０９、及び１０へ低レベル信号を与える。
信号１Ｃ・０ＵＴはこのとき高レベルであり、ＮＯＴ１
４０８によつて反転されて組立／分解領域１４１０の第
４の入カヘ低レベル信号を与える。この第４の位置は出
力動作の間にのみセツトされる処のフラグを蓄積する。
該マルチプレクサ５００は、該制御ワ・−ドがメイン・
メモリヘロードされた後１メジヤ・サイクルを生ずる該
マイナ・サイクルの時間ＴＰ１３〜１４に於て信号ＥＮ
ＡＢＬＥ５を生じて組立／分解領域１４１０へ００００
を書込むことを可能にする。該制御ワードがメイン・メ
モリヘロードされた後１メジヤ・サイクルを生じる該マ
イナ・サイクルに（以後ライン・オン・タイムと称する
）、該ＥＯＣ領域１５１０は値１１１１にセツトされ、
そして該組立／分解ビツト１０，０９、及び００は値０
１１にセツトされる。

該００００がＥＯＣ領域１５１０から読出されるとき、
それは４ビツト・アダ−１５００とデコーダ・マルチプ
レクサ１６００へ与えられる。第１５図に於て、アダー
１５００の出力は後に述べるようにブロツクされる。第
１６図に於て、Ｄ／ＭＵＸ１６００は、信号ＬＩＮＥＯ
Ｎにより付勢される。何故ならば、同期動作に関しては
、該Ｇ１入力は、実際上は低レベルに接続されているか
らである。Ｄ／ＭＵＸ１６００の入力Ａ０〜Ａ３へ与え
られた低レベル入力信号は、該Ｄ／ＭＵＸに低レベル出
力信号０を生じさせる。この信号は第１７図に与えられ
、そこでそれはＯＲ１７００及びＮＯＴ１７０２を通過
して信号ＷＲＩＴＥＥＯＣ１１１１となる。この低レベ
ル信号はＯＲ１５２８，１５３０，１５３２、及び１５
３４の各々に与えられ、これらのＯＲは高レベル信号を
生じてそれらはＡＮＤ１５０２，１５０４，１５０６、
及び１５０８へ送られる。信号１Ｃ／ＣＬＲ／ＬＩＮＥ
ＯＦＦは高レベルにあるから、ＡＮＤ１５０２，１５
０４，１５０６、及び１５０８は低レベル出力信号を生
じてＥＯＣ領域１５１０の４位置に１を書込む。実際の
書込は、該ＥＮＡＢＬＥ６信号が該ＥＯＣ領域１５１０
へ与えられるとき、時間ＴＰ１３〜１４に行なわれる。
第１７図に於て、該信号ＷＲＩＴＥＥＯＣ１１１１はＯ
Ｒ１７０６を通過して信号ＷＲＩＴＥＥＯＣになる。こ
の信号はＭＵＸ５００の入力ＡＯに与えられる。該信号
１Ｃ／ＣＬＲ／ＬＩＮＥ ＯＦＦは高レベルにあるから
、ＭＵＸ５００のＡ０入力はゲート・パルスＴＰ１３〜
１４が該ＭＵＸを付勢するとき信号ＥＮＡＢＬＥ６とし
てＡ出力へゲートさせられる。ＥＯＣ領域１５１０が１
１１１を含むようにセツトされた後、該ＥＯＣカウンタ
は最初のＳＹＮキヤラクタが検出されるまで滅勢状態に
留まる。

各メジヤ・サイクルに一回、該ＥＯＣ領域１５１０は読
出されるが、しかしＯＲ１７０６は信号ＷＲＩＴＥ Ｅ
ＯＣを生じないので、その値１１１１は該ＥＯＣ領域に
とどまり、該アダーからの如何なる出力によつても置換
されることはない。値１１１１が該ＥＯＣ領域に最初に
ロードされる同一マイナ・サイクルの間に、組立／分解
領域１４１０（即ちビツト１０，０９、及び００）は値
０１１にセツトされる。第１４図に於て、信号ＬＩＮＥ
ＯＮは高レベルにあり、従つてＡＮＤ１４１１の１つの
入力は条件づけられている。該組立／分解領域１４１０
が読出され、４ビツト・ラツチ１４１２に蓄積されると
、時間ＴＰＯ〜７に、ビツト００は低レベルにあり、そ
れはＮＯＴ１４１６に与えられる。ＮＯＴ１４１６の該
出力はビツト１０とＯ９が共にＯであるからＡＮＤ１４
１１の第２の入力を条件づけ、導線２１９８上の信号０
＋１はＡＮＤ１４１１の第３の入力を付勢し、それは低
レベル信号を生じてＯＲ１４２０を通り該アダーのＢＯ
入力に入る。ＯＲ１４２２への全入力が高レベルにある
から、キヤリー入力信号は導線１４２４を介して該アダ
ーへ与えられない。０Ｒ１４２２の該出力は付勢入力と
してＡＮＤ１４２７，１４２９、及び１４３１へ与えら
れる。

しかし乍ら組立／分解ビツト００，０９、及び１０が全
てＯであるから、ＮＯＴ１４１６，１４４６、及び１４
４８はそれらのＡＮＤをブロツクし、それ故低レベル信
号を該アダーのＡ入力の各々へ与える。最後に、０Ｒ１
４２５への両入力が高レべルにあり、そしてそれはアダ
−１４００の入力Ｂ２にＯを印加する。従つて該アダー
はＡＮＤ１４２８へ低レベル出力を生じ、一方ＡＮＤ１
４３０、及び１４３２へ高レベル出力を生ずる。信号Ｓ
ＹＮＣはこのとき高であるから、ＡＮＤ１４３０及び１
４３２は低レベル出力信号を生じてＡＮＤ１４０４及び
１４０６を付勢するが、ＡＮＤ１４２８の該出力はＡＮ
Ｄ１４０２をブロツクする。信号■Ｃ／ＣＬＲ／ＬＩＮ
ＥＯＦＦは高レベルにあり、それ故ＡＮＤ１４０４及び
１４０６の第２の入力は時間ＴＰ１３〜１４に於て付勢
され、ＥＮＡＢＬＥ５信号が生じたとき値０１１が組立
／分解領域１４１０に書込まれる。ＥＮＡＢＬＥ５信号
は次のようにして発生される。

第１８図に於て、該匍脚ワードが同期動作を特定してい
るので信号Ｒバイト４０１は高レベルにある。該信号は
ＯＲ１８００及びＮＯＴ１８０２を通過して信号ＷＲＩ
ＴＥＥＮＡＢ郁４８計■ＢＬＹ／ＤＩＳＡＳＳＥＭＢＬ
Ｙ １０ ０９００になる。この信号は第５図に与えら
れて、そこでそれはＭＵＸ５００のＢＯ入力を付勢する
。信号１Ｃ／ＣＬＲ／ＬＩＮＥ ＯＦＦは高レベルにあ
り、それ故該ＭＵＸ０Ａ０，ＢＯ，ＣＯ及びＤＯ入力が
選択される。タイミング・パルスＴＰ１３−１４はＭＵ
Ｘ５００を付勢し、該Ｂ０入力は信号ＥＮＡＢＬＥ５と
なる。

組立／分解ビツト１０，０９及びＯＯが一旦０１１にセ
ツトされると、これらの値は読出されそして１つのＳＹ
Ｎキヤラクタが検出されるまで各メジヤ・サイクルに１
回メモリヘ再蓄積される。

此のインターバルの間に、各入来データ・ビツトは組立
／分解領域２１０に投入され、同時に先行データ・ビツ
トは右へ１位置シフトすることによつて組立／分解領域
２１０〜３１０に再蓄積される。第２０図に於て、信号
ＡＳＳＥＭＢＬＹ／ＤＩＳＡＳＳＥＭＢＬＹＣＯＮＴＲ
ＯＬ００及びＡＳＳＥＭＢＬＹＡ）ＩＳＡＳ ＳＥＭＢ
ＬＹＣＯＮＴＲＯＬ０１は共に低レベルにある。第２及
び３図に於て、ＯＵこれらの信号は組立／分解領域２１
０〜３１０への入カマルチプレクサを付勢し、それ故デ
ータの各入来ビツトは蓄積され、同時に、先行ビツトは
その位置の右側への１位置シフトによつて再蓄積され、
そこからそれらは読出される。

第１５図に於て、ＯＲ１５４２の１入力は低レベルＣＬ
ＯＣＫに信号を受け取る（ＴＰＯ〜５）。ＯＲ１５４２
の該出力はＡＮＤ−０Ｒインバータ１５４４の１入力に
与えられる。該低レベル信号ＳＹＮＣはＮＯＴ１５４６
により反転されてＡＮＤ−０Ｒインバータ１５４４の第
２の入力を条件づけ、そしてそれは低レベル信号ＤＡＴ
Ａ ＣＬＯＣＫを生ずる。第１９図に於て、信号ＤＡＴ
Ａ ＣＬＯＣＫはＯＲ１９００を通過して信号ＷＲＩＴ
ＥＥＮＡＢＬＥＡＳＳＥＭＢＬＹ／ＤＩＳＡＳＳＥＭＢ
ＬＹになる。此の信号は第５図に与えられて、各入来デ
ータ・ビツトを組立／分解領域２１０−３１０に書込み
、且つ先に蓄積されていたビツトをシフトすることを可
能にさせる。各メジヤ・サイクルに、即ち各新ビツトが
組立てられた後、組立／分解領域２１０−３１０の内容
はＣＤテーブルに与えられて、該組立／分解領域内のビ
ツト構成が１ＳＹＮキヤラクタを表示し得るや否やを確
認する。

此の動作は第６〜１１図に関連して後に説明される。該
組立／分解領域に於けるビツト構成が１ＳＹＮキヤラク
タを表示し得るとき、該ＣＭＭは差し当りそれが１ＳＹ
Ｎキヤラクタであると推定する。第１０図に於て、ＣＤ
テーブル・ゲート図路のＡＮＤ１０１３は信号ＳＹＮＣ
ＨＡＲＡＣＴＥＲＢＩＴＢＹＢＩＴを生ずる。この信号
は第２１図に与えられて、そこでそれはＡＮＤ２１００
の１入力を付勢する。このＡＮＤは更に信号ＥＸＴＥＲ
ＮＡＬＤＡＴＡＣＬＯＣＫを受け取り、そしてそれはイ
ンターバルＴＰＯ〜５の間高レベルにある。 ＡＮＤ２
１００は、１つの出力信号を生じ、それはＯＲ２１０２
を通過してＡＮＤ２１０４の１入力を付勢する。第１２
図に於て、ＡＮＤ１２５０は、組立／分解領域ビツト１
０，０９、及び００が値０１１を持つていれば、低レベ
ル出力信号を生ずる。ＡＮＤ１２５０の該出力はＮＯＴ
１２５２により反転されて、高レベル信号Ａ−Ｂ−Ｃと
なる。此の信号は第２１図に与えられて、そこでそれは
ＡＮＤ２１０４の第２の入力を付勢する。該ＡＮＤは、
低出力信号ＢＩＴＢＹＢＩＴＳＹＮＣＩ）ＥＴＥＣＴＥ
Ｄを生ずる。該信号はＥＯＣカウンタを０００１の値に
セツトし、組立／分解ビツト１０，０９、及びＯＯ内の
値を０１０にセツトするのに用いられる０第１４図に於
て、信号ＢＩＴＢＹＢＩＴＳＹＮＣＤＥＴＥＣＴＥＤは
ＯＲ１４４１，ＮＯＴ１４４２、及びＯＲ１４１８を通
過してアダ−１４００のＢ１入力に至る。

ＮＯＴ１４４２の該出力もまた０Ｒ１４２６を通過して
高レベル信号をアダー１４００のＢ２入力に与える。Ｏ
Ｒ１４２５の出力はＮＯＴ１４４４により反転されてＯ
Ｒ１４２０に与えられ、それはアダ−１４００のＢ０入
力に高レベル信号を与える。斯くて、値１１１がアダ−
１４００のＢ入力に与えられる。同時に、組立／分解領
域１４１０の内容がＡ入力に与えられる。該組立／分解
領域のビツト００，０９及び１０はＮＯＴ１４１６，１
４４６及び１４４８を通過してＡＮＤ１４３１，１４２
９及び１４２７の１入力に与えられる。これらのＡＮＤ
は更にＯＲ４２２の全ての入力がこのとき高レベルにあ
るから、該０Ｒからの低レベル出力信号により条件づけ
られる。斯くて、該組立／分解領域１４１０からの値０
１１はアダ−１４００のＡ入力に与えられ、同時に該値
１１１はＢ入力に与えられる。ＯＲ１４２２の出力は低
レベルにあるので、何等のキヤリー信号もアダーの低順
位に与えられない。該アダーはこれらの値を合計し、そ
の出力に値０１０を生ずる。此の値はアダ−１４００と
組立／分解領域１４１０との間の２組のＡＮＤを通過す
る。何故ならば信号ＳＹＮＣ及びＩＣ／ＣＬＲ／ＬＩＮ
Ｅ０ＦＦは高レベルにあるからである。従つて、該ＳＹ
Ｎキヤラクタが検出される該マイナ・サイクルの時間Ｔ
Ｐ１３〜１４に於て、値０１０は組立／分解領域１４１
０に書込まれる。同時に、該組立／分解領域１４１０は
値０１０を蓄積し、ＥＯＣ領域１５１０は値０００１を
蓄積する。

第１７図に於て、該信号ＢＩＴＢＹＢＩＴＳＹＮＣＤＥ
ＴＥＣＴＥＤはＡＮＤ１７１０の１入力を付勢し、ＯＲ
１７１２を通過ｑて、信号ＥＯＣ＋ＢＩＴ ＢＹ ＢＩ
Ｔ ＳＹＮＣ ＤＥＴＥＣＴＥＤになる。ＡＮＤ１７１
０の第２の入力は低レベル信号ＳＹＮＣにより更に付勢
され、それ故ＡＮＤ１７１０は１出力信号を生じてＡＮ
Ｄ−０ＲインＯＺバータ１７１４の１入力を付勢する。

第１６図に於て、デコーダ／ＭＵＸ１６００は、時間Ｔ
Ｐ０に於てＥＯＣ領域１５１０から読出されラツチ１５
１２に蓄積された値１１１１を受け取りつ＼ある。デコ
ーダ／ＭＵＸ１６００は此の値をデコードし、低レベル
信号１５を生ずる。此の信号は第１７図に与えられ、そ
こでそれはＮＯＴ１７１６を通過して高レベル信号ＥＯ
Ｃ１１１１となる。ＮＯＴ１７１６の出力はＡＮＤ−０
Ｒインバータ１７１４の第２の入力を条件づけ、そして
此の回路は低レベル信号ＷＲＩＴＥ ＥＯＣＯＯＯ１を
生ずる。ＡＮＤ／ＯＲインバータ１７１４の出力はまた
ＯＲ１７０８を通過して信号ＷＲＩＴＥＯＣになる。此
の後者の信号は第５図に与えられ、そこでそれは時間Ｔ
Ｐ１３−１４にＥＮＡＢＬＥ６信号を発生するのを許し
てＥ０Ｃ領域１５１０に新たな値を書込むことを可能に
する。該信号ＷＲＩＴＥ ＥＯＣ０００１は第１５図に
与えられ、そこでそれはＡＮＤ１５２０，１５２２、及
び１５２４をブロツクし、ＮＯＴ１５６０を通過してＡ
ＮＤ１５６２の１入力を付勢する。しかし乍ら、信号Ｓ
ＹＮＣは低レベルにあるので、ＡＮＤ１５６２はブロツ
クされる。該ＥＯＣ領域１５１０に蓄積され、時間ＴＰ
Ｏに４ビツト・ラツチ１５１２に転送された値１１１１
は該マイナ・サイクを通じて利用可能である。

この値はアダ−１５００に与えられる。該値１１１１が
該４ビツト・アダーに与えられているので、そして又該
アダーに何等のキヤリー入力もないので、それはその出
力に値１１１１を生ずる。

しかし乍ら、ゲート１５２０，１５２２、及び１５２４
は低レベル信号ＷＲＩＴＥＥ０Ｃ０００１によりブロツ
クされ、ＡＮＤ１５２６のみが低レべル出力信号を生ず
るよう条件づけられて、それはＯＲ１５３４及びＡＮＤ
１５０８を通過して該ＥＯＣ領域１５１０の０の位置へ
至る。ビツト１，２及び３は全て高レベル入力を受け取
り、それ故値０００１が、信号ＥＮＡＢＬＥ６が生じた
とき時間ＴＰ１３〜１４に於てＥＯＣ領域１５１０に書
込まれる。こ＼で、最初のＳＹＮキヤラクタがフレーム
され、それ故ＥＯＣカウンタは、次の完全なキヤラクタ
が組立／分解領域２１０−３１０に於て組立られた時を
確認するためにデータ・クロツク・パルスの計数を開始
していると仮定する。

第１５図に於て、該データ・クロツクはＯＲ１５４２，
ＡＮＤ−０Ｒインバータ１５４４及びＮＯＴ１５６４を
通過して、キヤリー入力信号を４ビツト・アダー１５０
０に与える。ＥＯＣ領域１５１０の内容は該マイナ・サ
イクルの時間ＴＰＯの頭初にラツチ１５１２へ読出され
、そして該ラツチめ出力は該キヤリー入力と共に該４ビ
ツト・アダーに与えられる。該アダーの出力はＥＯＣ領
域１５１０に戻され、そして該マイナ・サイクルの時間
ＴＰ１３〜１４に、その増加された値（ｉｎｃｒｅｍｅ
ｎｔｅｄｖａＩｕｅ）がＥＯＣ領域に書き戻される。後
に記述されるように、次のキヤラクタが組立てられる前
に５，６，７又は８増加（ｉｎｃｒｅｍｅｎｔａｔｉｏ
ｎ）の何れかが行なわれる。このことは、勿論、入来キ
ヤラクタの各々に於けるビツト数に依存する。入来シー
ケンスの第２キヤラクタはＳＹＮキヤラクタでなければ
ならない。何故ならば全ての入来メツセージは少なくも
２つのＳＹＮキヤラクタにより先導されているからであ
る。該第２のキヤラクタが組立てられた後、信号ＥＯＣ
ＭＵＸが第１６図の回路によつて生ぜられる。此の信
号は第１７図に与えられ、そこでそれはＡＮＤ１７２２
の１入力を条件づける。信号０ＵＴ ＳＹＮＣは低レベ
ルにあり、それ故０Ｒ１７２４の出力はＮ１１７２２の
第２入力を条件づける。該ＡＮＤは１つの出力信号を生
じて、それはＯＲ１７２６を通過し高レベル信号ＥＯＣ
となり、そしてＯＲ１７３０を通過して高レベル信号Ｅ
ＯＣ１となる。ＯＲ１７２６の該出力はＮＯＴ１７３４
を通過して低レベル信号ＥＯＣとなり、ＯＲ１７３０の
出力はＮＯＴ１７３８を通過して低レベル信号ＥＯＣ１
になる。第９図に於て、信号ＥＯＣはＡＮＤ９００を付
勢し、該第２キヤラクタが有効ならば、ＡＮＤ９００は
ＣＩ及びＣＤテーブルからの出力により制御されるゲー
ト回路を付勢する。

該ＥＯＣサイクルの間、それは組立／分解領域２１０〜
３１０に於て完全なキヤラクタが組立てられるマイナ・
サイクルの後に１メジヤ・サイクルを生ずるマイナ・サ
イクルであるが、該キヤラクタはＣＤテーブルへのアド
レス入力として与えられる。此のキヤラクタはＳＹＮキ
ヤラクタであらねばならないから、ＡＮＤ１００９は高
レベル信号ＳＹＮＣＨＡＲＡＣＴＥＲを生じ、一方ＮＯ
Ｔ１０１４は低レベル信号ＳＹＮ ＣＨＡＲＡＣＴＥＲ
を生ずる。該ＳＹＮキヤラクタ信号は第９図に与えられ
、そこでそれはＯＲ９２８を通過して信号ＣＯＮＴＲＯ
ＬＣＨＡＲＡＣＴＥＲになる。

信号ＳＹＮＣＨＡＲＡＣＴＥＲもまた第２１図にも与え
られ、そこでそれはＮＯＴ２１０８及びＡＮＤ２１１０
を通過する。

信号ＳＹＮ ＣＨＡＲＡＣＴＥＲはまたＯＲ２１１２を
通過してＡＮＤ２１１４の１入力をも付勢する。しかし
乍ら、ＡＮＤ２１１４はこのときＡＮＤ２１１６の出力
によりブロツクされるｏ信号ＳＹＮ ＣＨＡＲＡＣＴＥ
Ｒはまた第１４図にも与えられ、そこでそれはＡＮＤ１
４５０の一つの入力をブロツクする。

バイト１のビツトＯ６を１にセツトさせることによりＣ
ＭＭがそのようにプログラムされているとき最初に非Ｓ
ＹＮキヤラクタが生じた際、該ＣＭＭをＳＹＮＣ ＤＡ
ＴＡＭＯＤＥにする信号を発生するのは此のＡＮＤであ
る。該第２のキヤラクタがＳＹＮであり有効パリテイを
持つていることが確認されたとき、該組立／分解領域１
４１０は１１１の値にセツトされ、そしてそれは同期化
が設定されたことを示す。

第１４図に於て、０Ｒ１４２２からの低レベル出力はＡ
ＮＤ１４２７，１４２９及び１４３１を付勢し、その結
果先に蓄積された値０１０はアダー１４００のＡ入力に
読込まれる。ＣＲ１４２２の低レベル出力は該アダーに
何等のキヤリー入力も与えられていないことを意昧する
。該アダーへのＢ入力は次の如く由来する。第２１図に
於て、ＡＮＤ２１３４への全ての入力は高であり、従つ
てそれはＯＲ２１３６を介して出力を生じてＡＮＤ２１
６４の１つの出力を付勢する。組立／分解ビツト１０，
０９及びＯＯは０１０でありＡＮＤ２１２４を付勢する
。その出力はＮＯＴ２１２６を通過してＡＮＤ２１６４
の第２の入力を付勢する。最後にＡＮＤ２１６６はブロ
ツクされ、その高レベル出力はＡＮＤ２１６４を付勢し
て信号ＤＥＣＲＥＭＥＮＴ ＣＯＵＮＴＥＲを生ずる。
第１４図に於て、この信号はＯＲ１４２５を経てアダ−
１４００のＢ２入力に至り、ＮＯＴ１４４４及びＯＲ１
４２０を経てＢ０入カヘ至る。該アダーは斯くて０１０
と１０１とを合計して値１１１を得る。時間ＴＰ１３〜
１４に得られた値は該組立／分解領域１４１０へゲート
される。該第２キヤラクタがＳＹＮキヤラクタでなかつ
たか、又はそれが不適当なパリテイ（ｂａｄｐａｒｉｔ
ｙ）を持つていたとき、該コンフイデンス・カウンタ（
即ちビツト１０，０９，００）は０１１状態に復帰して
再びＳＹＮＣを探す。

このことは次の如になされる。第２１図に於て、導線３
６８８上の信号ＣＨＡＲＡＣＴＥＲ ＰＡＲＩＴＹ Ｅ
ＲＲＯＲは高レベルにありＮＯＴ２１２０及びＯＲ２１
１２を通過した後それはＡＮＤ２１１４のーつの入力を
付勢する。ＡＮＤ２１１４の第２入力は、信号ＳＹＮＣ
ＩＮ ＥＯＣが低レベルにあるのでＮＯＴ２１１８の
出力により付勢される。組立／分解ビツト００，０９，
１０から読出された値は０１０であるから、ＡＮＤ２１
２４への全入力は高レべルにあり、ＮＯＴ２１２６によ
る反転の後ＡＮＤ２１２４の出力はＡＮＤ２１１４の第
３入力を付勢する。ＡＮＤ２１１４は低レベル信号０Ｎ
ＥＥＯＣ ＩＮ ＳＹＮＣを生じ、そしてそれは第１４
図に与えられて、そこでそれはＯＲ１４２０を通過して
アダ−１４００のＢＯ入力に至る。該アダーのＢ１及び
Ｂ２入力は、該キヤリー入力導線１４２４と同様に低レ
ベル入力を受取りつ＼ある。従つて該アダーは値００１
と０１０とを加算して値０１１を得、それは時間ＴＰ１
３〜１４に組立／立／分解領域１４１０に蓄積される。
一旦コンフイデンス・カウンタが値１１１になると、同
期化が設定される。

しかし、ＣＭＭは、非ＳＹＮキヤラクタ又は特定のスタ
ート・オブ・メツセージ（ＳＯＭ）が組立／分解領域２
１０〜３１０に於て組立てられるまでは同期データ・モ
ードに入らない。バイト１のビツト０６は、ＳＹＮＣデ
ータ・モードに入るべく何等かの非ＳＹＮ又は特定のス
タート・キヤラクタが要求されるか否かを確認する。こ
の時間に引続いて、該コンフイデンス・カウンタは１１
１状態に達し、そして同期データ・モードに入る前に、
該コンフイデンス・カウンタは同期化の状態のトラツク
を継続的に維持する。適当なパリテイＳＹＮキヤラクタ
ではなくて、４つの更なる不適当なパリテイ又は非ＳＹ
Ｎキヤラクタが生じたとき、該カウンタは自動的に減少
されてビツト・バイ・ビツト・ルツク・フオー・ＳＹＮ
状態（０１１）となり、それは上述の如く同期化が再び
始められることを要求する。該コンフイデンス・カウン
タは、バイト１のビツト６が０である場合に不適当なパ
リテイ（ｂａｄｐａｒｌｔｙ）又は非ＳＹＮ非スタート
・キヤラクタで減少される。該コンフイデンス・カウン
タは該キヤラクタが適当なパリテイ（ｇｏｏｄｐａｒｉ
ｔｙ）を有するＳＹＮであるとき増加される。第２１図
に於て、該コンフイデンス・カウンタが１１１のカウン
トにあるとき、ＡＮＤ２１３０への全入力は高レベルに
ある。

ＡＮＤ２１３０の出力は斯くてＡＮＤ２１３２をブロツ
クして、該コンフイデンス・カウンタが既にフル・カウ
ントにあればその増加を妨げる。該コンフイデンス・カ
ウンタが１１１より少ないカウントを持つていれば、Ａ
ＮＤ２１３０はＡＮＤ２１３２のーつの入力を付勢する
。組立／分解ビツト１０はＡＮＤ２１３２の第２入力に
与えられて、該コンフイデンス・カウンタの内容が１０
０より大きいかぎり該ＡＮＤを付勢する。適当なパリテ
イを有するＳＹＮキヤラクタが検出される度毎に、ＡＮ
Ｄ２１３４への全入力は高レベルにあり、一つの出力が
生じ、それはＯＲ２１３６を通過してＡＮＤ２１３２の
第３入力を付勢する。ＡＮＤ２１３２は信号１ＮＣＲＥ
ＭＥＮＴ ＣＯＵＮＴＥＲを生じ、それは第１４図に与
えられて、そこでそれはＯＲ１４２０を通過してアダ−
１４００のＢＯ入力に至る。これは今該アダ−１４００
のＡ人力に与えられている組立／分解領域１４１０から
の値をして、組立て／分解領域１４１０へ戻される前に
１だけ増加させる。同期化が設定された後、ＳＹＮＣデ
ータ・モードに入る前に、非ＳＹＮ非スタート・キヤラ
クタは、該コンフイデンス・カウンタを次の如にして減
少する。

第２１図に於て、信号ＳＴＡＲＴＯＦＭＥＳＳＡＧＥは
低レベルにあり、ＮＯＴ２１４８による反転の後、ＡＮ
Ｄ２１１０のーつの入力を付勢する。該コンフイデンス
・カウンタに於ける値の故に、組立／分解ビツト１０は
低レベルにあつて、ＡＮＤ２１１６のーつの入力を条件
づける。信号ＳＹＮＣ ＩＮ ＥＯＣは低レベルにあり
、ＡＮＤ２１１６の第２入力を条件づけ、それ故それは
ーつの出力信号を生じてＡＮＤ２１１０の第２入力を付
勢する。該信号ＳＹＮＣ ＩＮ２は高レ０′べルにあり
、ＡＮＤ２１１０の第３入力を条件づける。

該キヤラクタが非ＳＹＮキヤラクタであれば、ＮＯＴ２
１０８は高レベル出力信号が生じてＡＮＤ２１１０を生
じて、信号１Ｎ ＳＹＮ ＮＯ（ＳＯＭ＋ＣＨＡＲ）を
生ずる。此の信号は第１４図に与えられ、そこでそれは
ＯＲ１４４０及びＮＯＴ１４４２を通過してＯＲ１４１
８及び１４２５の入力に至る。０Ｒ１４１８及び１４２
５の出力はアダ−１４００に与えられ、そしてそれに加
えて、ＯＲ１４２５の出力はＮＯＴ１４４４及びＯＲ１
４２０を通過して高レベル信号が該アダーのＢＯ入力に
与えられる。

斯くて値１１１は該コンフイデンス・カウンタの値に加
算され、そしてこれは実際には該コンフイデンス・カウ
ンタの値から１を減ずる。同期化が設定された後、該Ｃ
ＭＭがＳＹＮＣＤＡＴＡ ＭＯＤＥに入る前に、不適当
なパリテイを持つ何等かのキヤラクタは該コンフイデン
ス・カウンタをして１だけ減少させる。

第２１図に於て、ＡＮＤ２１１６は高レベル出力信号Ｓ
ＹＮＥＯＣ＋Ｃを生ずる。此の信号は第１４図に与えら
れ、そこでそれはＡＮＤ１４６０のーつの入力を付勢す
る。キヤラクタが不適当なパリテイを持つていれば、信
号ＣＨＡＲＡＣＴＥＲ ＰＡＲＩＴＹＥＲＲＯＲは高レ
ベルにあり、ＡＮＤ１４６０の第２入力を付勢する。Ａ
ＮＤ１４６０の出力はＯＲ１４４０及びＮＯＴ１４４２
を通過してＯＲ１４１８及び１４２５へ至り、斯くて上
述の如く該コンフイデンス・カウントを減少する。同期
入カデータ・モード ひとたび同期が、上述の様に確立されると、ＣＭＭは、
バイト１、ビツト６がゼロであると、非ＳＹＮキヤラク
タを捜し、又はバイト１、ビツト６が１であるとメツセ
ージ・キヤラクタのスタートを捜す。

このビツトは、第１２図に供給され、ビツトが１又は０
であるかに依存して、信号ＳＹＮＣＩＮ１又はＳＹＮＣ
ＩＮ２を発生する。第１４図に於いて、これらの信号
は、ＡＮＤ１４５０及び１４５２の夫々の入力に供給さ
れる。さしあたり、バイト１、ビツト６がゼロであり、
従つてメツセージの開始としてあらゆる非ＳＹＮキヤラ
クタを要求するということを仮定する。信号ＳＹＮＣ
ＩＮ１は、ＡＮＤ１４５０の１入力を条件付けるために
、高レベルにある。仮に、組立／分解領域２１０−３１
０内に組立てられる入来デ−タ・キヤラクタが、非ＳＹ
Ｎキヤラクタであると、このキヤラクタがＣＤテーブル
に供給されるとき、第１０図のＣＩ及びＣＤテーブル・
ゲート回路は、キヤラクタがＳＹＮキヤラクタではない
ということを示す導線１０９４上の高レベル信号を発生
する。この後者の信号は、ＡＮＤ１４５０の第２入力に
供給される。仮にキヤラクタが適切なパリテイーを有し
ていたとすると、信号ＣＨＡＲＡＣＴＥＲ ＰＡＲＩＴ
Ｙ ＥＲＲＯＲは、ＡＮＤ１４５０の第３入力を付勢す
るために、高レベルにある。

最後に、ＡＮＤ１４５０は、これが同期動作であるとい
うことを示す処の信号ＳＹＮＣ ＥＯＣ＋Ｃによつて付
勢され、エンド・オブ・キヤラクタが検知され、そして
コンフイデンス・カウンタのビツト１０が、高レベルに
ある。ＡＮＤ１４５０は、信号ＳＹＮＣＤＡＴＡＭＯＤ
ＥにするためＯＲ１４２２を通過する処の低レベル出力
信号を発生する。ＯＲ１４２２の出力は、アダ−１４０
０のキヤリー入力として供給される。更に、ＯＲ１４２
２の出力は、ＡＮＤ１４２７，１４２９及び１４３１を
ブロツクし、それによつて、コンフイデンス、カウンタ
の先に蓄積された値が、アダ−１４００のＡ入力に供給
されるのを妨げる。アダ−１４００の全てのＢ入力は、
低レべルにあり、それ故、アダーは、値００１を表わす
出力信号を発生する。時間ＴＰ１３−１４に於いて、こ
の値は、組立／分解領域１４１０に入れられる。仮に、
バイト１、ビツト６が１とすると、スタート・オブ・メ
ツセージ・キヤラクタ（ＳＯＭ）は、同期データ・モー
ド（ＳｙｎｅＤＡＴＡＭＯＤＥ）を入れるために要求さ
れる。

第１４図に於いて、信号ＳＹＮＣＩＮ２は、ＡＮＤ１４
５２の１入力を付勢する。仮に、組立／分解領域２１０
−３１０内の組立てられたキヤラクタが、スタート・オ
ブ・メツセージ・キヤラクタであると、それは、ＣＤテ
ーブルのアドレス入力に供給されるとき、第１１図の回
路に、導線１１９８上の信号ＳＯＭを発生させる。この
信号は、ＡＮＤ１４５２の第２入力に供給される。仮に
、キヤラクタが適切なパリテイーを有していると、信号
ＣＨＡＲＡＣＴＥＲＰＡＲＩＴＹ ＥＲＲＯＲは、ＡＮ
Ｄ１４５２の第３入力を条件付けるために、高レベルに
ある。最後に、信号ＳＹＮＣ ＥＯＣ＋Ｃが高レベルに
あり、従つてＡＮＤ１４５２は、高レベル信号ＳＹＮＣ
ＤＡＴＡＭＯＤＥにするためＯＲ１４２２を通過する処
の低レベル出力信号を発生する。この信号は、アダ−１
４００にキヤリー入力を供給し、前述の様に、組立／分
解領域１４１０に蓄積されるべき値００１を付勢するた
め、ＡＮＤ１４２７，１４２９及び１４３１をブロツク
する。ひとたび同期データ・モードが確立されると、キ
ヤラクタのビツトは、前述の如く、組立／分解領域２１
０−３１０内で、１度に１づつ組立てられ、ＥＯＣ時間
に於いて、組立てられたキヤラクタは、メイン・メモリ
の蓄積領域４１０に転送される。

第２３図に於いて、ＡＮＤ２３０４は、信号ＷＲＩＴＥ
ＥＮＡＢＬＥ ＳＴＯＲＡＧＥにするため、０Ｒ２３
０６を通過する処の低レベル出力信号を発生する。第５
図に於いて、この信号は、ＭＯＸ５０８に供給され、信
号ＡＳＳＥＭＢＬＹＴＯ ＳＴＯＲＡＧＥにするため、
２３１０への書き込みを付勢する信号ＥＮＡＢＬＥ８を
ゲートする。この信号は、それがＡＮＤ２４００，２４
０２及び２４０４の１入力を付勢する処の第２４図に供
給される。仮に、組立てられるキヤラクタが制御キヤラ
クタではないとすると、第１０図のＣＥ及びＣＩテーブ
ル・ゲート回路によつて発生される信号ＣＯＮＴＲＯＬ
ＣＨＡＲＡＣＴＥＲＲＥＱＵＥＳＴは、高レベルにある
。ＡＮＤ２４０２は、信号ＷＲＩＴＥ ＤＡＴＡ ＲＥ
ＱＵＥＳＴ００にするため、ＯＲ２０４６を通過する処
の低レベル出力信号を発生する。仮に、組立てられるキ
ヤラタタが制御キヤラクタであると、信号ＣＯＮＴＲＯ
ＬＣＨＡＲＡＣＴＥＲ ＲＥＱＵＥＳＴは、ＡＮＤ２４
０４を付勢するため、Ｎ０Ｔ２４０８によつて反転され
る。この場合、ＡＳＳＥＭＢＬＹＴＯ ＳＴＯＲＡＧＥ
信号は、信号ＷＲＩＴＥ ＤＡＴＡ ＲＥＱＵＥＳＴ０
１にするため、ＡＮＤ２４０４とＯＲ２４１０とを通過
する。ＯＲ２４０６又はＯＲ２４１０によつて発生され
るＷＲＩＴＥ ＤＡＴＡ ＲＥＱＵＥＳＴ信号は、メイ
ン・メモリ１１０のＩ／０リクエスト領域に供給される
。

データ・リクエスト信号をメイン・メモリに書き込むた
めに、信号ＷＲＩＴＥＥＮ．ＡＢＣＥＲＥＱＵＥＳＴが
発生されねばならない。第２３図に於いて、ＡＮＤ２３
０４の出力は、信号４Ｕ ＰＥＲＭＩＴＰＲＩＯＲＩＴＹＲＥＱＵＥＳＴにするた
め、ＯＲ２３１４を通過する。

第２５図に於いて、この信号は、ＡＮＤ２５００の１入
力を付勢する。第２入力は、ＥＯＣ１によつて付勢され
、第３入力は、タイミング回路からのタイミング・パル
スによつて付勢される。ＡＮＤ２５００は、信号ＷＲＩ
ＴＥ ＥＮＡＢＬＥ ＲＥＱＵＥＳＴにするため、０Ｒ
２５０２を通過する処の低レべル出力信号を発生する。
この信号は第５図に供給され、そこで信号は、ＭＵＸが
信号ＥＮＡＢＬＥ７を発生するようにする。この後者の
信号は、メイン・メモリ１１０のＩ／０リクエスト領域
に関する書き込み付勢信号である。この様に、リクエス
ト・フラグは、組立てられたキヤラクタが組立／分解領
域から制御ワードの蓄積領域に転送されるのと同じ時間
に、メイン・メモリ内に蓄積される。次のメジヤー・サ
イクルの際、制御ワードが再びメモリから読み出される
とき、リクエスト・フラグは、組立てられたキヤラクタ
が蓄積領域から保持レジスタに転送されるということを
リクエストするため、優先回路に供給される。このリク
エストは、優先ベーシスを実行し、この時に認知されな
い。然し乍ら、ＣＭＭは、組立／分解領域内の別のキヤ
ラクタの組立を開始するために準備されているので、リ
クエストされる全てのことは、次のキヤラクタが完全に
組立てられる前に、入カリクエストが与えられるという
ことである。それが与えられない場合、ＳＴＡＴＵＳ１
、ビツトＯ６は、該問題を示すためにセツトされる。第
２６図に於いて、信号ＡＳＳＥＭＢＬＹＴＯＳＴＯＲＡ
ＧＥは、次のキヤラクタが組立てられ、メイン・メモリ
の蓄積領域への転送の準備ができたとき、ＡＮＤ２６０
０の第１入力に供給される。仮にＤＡＴＡＲＥＱＵＥＳ
Ｔ００又はＤＡＴＡＲＥＱＵＥＳＴ０１フラグのいずれ
か一方がまだセツトされていると、ＯＲ２６０２は、Ａ
ＮＤ２６００を更に付勢するため、ＮＯＴ２６０４によ
つて反転される処の低レベル出力信号を発生する。ＡＮ
Ｄ２６００は、信号ＷＲＩＴＥ ＳＴＡＴＵＳ１ ０６
及びＷＲＩＴＥ ＳＴＡＴＵＳ１ ０５とするため、Ｏ
Ｒ２６０６と２６０８、及びＮＯＴ２６１０と２６１２
を通過する処の低レベル出力信号を発生する。前述の様
に、ひとたびＣＭＭが同期データ・モードになると、コ
ンフイデンス・カウンタは、００１のカウントを維持す
る。

エンド・オブ・メツセージに於いて、このカウントは、
０１１に進み、カウンタは、再び同期を挿し始める。メ
ツセージが終るとき、第１４図の信号ＭＡＳＳＡＧＥＥ
ＮＤ／ＬＯＯＫ ＦＯＲ ＳＹＮは、高レベルになり、
ＡＮＤ１４７０の１人力を条件付ける。ＡＮＤ１４７０
は更に、コンフイデンス・カウンタのカウントのために
、高レベルにある処の信号０＋１によつて、同時に条件
付けられる。更に、このカウントのために、信号ＡＳＳ
ＥＭＢＬＶＤＩＳＡＳＳＥＭＢＬＹ００は、高レベルに
あり、従つて、ＡＮＤ１４７０は、アダ−１４００のＢ
１入カへの、ＯＲ１４１８を通過する出力信号を発生す
る。アダーのＢＯ及びＢ２入力は、低レベル信号を受信
する。それ故、アダーは、回路が再び同期を挿し始める
ようにさせる処の値０１１を得るため、２つの値０１０
と００１とを加算する。ＣＭＭは、同期データ・モード
になるが、コンフイデンス・カウンタを値００１にセツ
トしないという１つの特別な状況がある。

このことは、単一キヤラクタが受け取られるときに生じ
る。このキヤラクタは、ＣＤ及びＣＩテーブルによつて
翻訳され、第１１図のゲート回路は、信号ＳＯＭ及びＥ
ＯＭの双方を発生する。ＳＯＭ信号は、ＡＮＤ１４７２
の１入力に供給される前に、ＡＮＤ１４５２とＯＲ１４
２２とを通過する。信号ＥＯＭは、ＡＮＤ１４７２の第
２入力に供給される。ＡＮＤ１４７２の第３出力は、Ｓ
ＹＮＣ ＩＮ信号のために、高レベルにある。信号ＳＹ
ＮＣＥＯＣ＋Ｃは、高レベルにある。何故なら、コンフ
イデンス・カウンタは、１ＸＸの値にある。付勢された
全ての入力により、ＡＮＤ１４７２は、アダ−１４００
のＢ１入カへの、ＯＲ１４１８を通過する出力信号を発
生する。ＯＲ１４２２の出力は、アダ−１４００にキヤ
リー入力信号を供給し、同時にＡＮＤ１４２７ｙ１４２
９及び１４３１をブロツクする。それ故、低レベル信号
が、アダーのＡ入力に供給される。アダーは、組立／分
解領域１４１０内に蓄積される処の出力値０１１を得る
ため、０１０のＢ入力値に、キヤリー信号を効果的に加
算する。ＥＯＣカウンタによる通常のカウントの間、信
号ＷＲＩＴＥ ＥＯＣは、ＴＰ６−１５中に譬ＺＡＮＤ
１７４０の出力によつて付勢される処の０Ｒ１７０６に
よつて、第１７図に発生される。

導線１５４８上のＤＡＴＡ ＣＬＯＣＫ信号は、データ
・パルスが受信される場合、ＴＰ０−５からの、低であ
る。１／０シーケンス 入力又は出力リクエストを実行する全ての論理回路の詳
細は、図示されていないが、第４８図乃至第５０図は、
関連のタイミングを示している。

第４８図に於いて、ＥＯＣサイクルの際、リクエストは
、ＴＰ１３で優先回路内のフリツプ・フロツプをセツト
する。タイミング及び走査制御回路は、ＴＰ１５で、ス
テツプ・シーケンスを開始する。ステツプ０、ＴＰ８に
於いて、Ｉ／０サービス・リクエストは、ＳＰＭに形成
される。次のＴＰ１５に於いて、シーケンスは、ステツ
プ１にステツプされる。このステツプ中に、２８ビツト
がメイン・メモリから保持レジスタに転送され、これら
のビツトは、第１図と関連して記述された様に、８デー
タ・ビツト、１６状態ビツト及び４リクエスト・ビツト
を含む。状態ビツトは、ＴＰ１１−１２で、状態レジス
タにロードされ、データは、ＴＰ１３−１４で、データ
・レジスタにロードされる。また、ＴＰ１３−１４で、
Ｉ／Ｏリクエストはセツトされ、状態リクエスト・メモ
リがクリアされる。シーケンスは、ステツプ２が起るま
で、単に変移ステツプである処のステツプ３に入る。ス
テツプ３のＴＰ１５に於いて、Ｉ／０リクエスト・レジ
スタ（第２レベル）がロードされる。それから、シーケ
ンサは、第４９図に示されたシーケンスが入力動作に関
して実行されるか又は第５０図に示されたシーケンスが
出力動作に関して実行されるかのいずれかの間に、ステ
ツプ２に入る。これらのシーケンスの間、ＳＰＭは、デ
ータ及び状態情報をＳＰＭに転送するため、読出し１５
命令を発生することによつて状態リクエストに応答する
。第５０図に於いて、ＳＰＭは、メイン・メモリの、蓄
積領域に新しいキヤラクタを、またＩ／Ｏリクエスト及
び制御領域に、あらゆる出力制御ビツトを、ロードする
ため、書き込み１５命令を発生する。同期出力動作 制御ワードが、同期出力動作に関するポートを制御する
ため、メイン・メモリ１１０にロードされたと仮定する
と、ＣＭＭの動作は、以下の様に要約し得る。

ライン・オンに於いて、ＥＯＣカウンタは、００００か
ら１１１１になり、同時に通常出力モード又はＳＥＮＤ
ＳＹＮモードのいずれかに関する第１の出力データ・
リクエストを発生する。１１１１状態に於いて、ＣＭＭ
は、ラインが通常同期出力ラインであるかを見極めるた
めに検査し、それがＥＯＣであると、カウンタは、同期
出力前置（ｐｒｅａｍｂｌｅ）の第１のキヤラクタの発
生を開始すべく、０００１状態になる。

このキヤラクタは、パツド又はＳＹＮキヤラクタのいず
れかである。各ＤＡＴＡ ＣＬＯＣＫに於いて、ＥＯＣ
カウンタが前進され、ボート選択パルスは、出力マルチ
プレクサ１１６を介して、ライン・アダプタに供給され
る。適当なＥＯＣ時間に於いて、キヤラクタ長に依存し
て、ＣＩ及びＣＤテーブルは、ＣＭＭが特定のキヤラク
タに何をするかを知らせるために付勢される。ＥＯＣ時
間は、１マイナ・サイクルのみ継続し、ＥＯＣカウンタ
は、０００１状態に戻る。第１の４ＥＯＣ時間に先立つ
インターパルの間、出力プリアンプル・キヤラクタは分
解される。第４の前置キヤラタタがライン・アダプタに
順次転送された後、ＯＵＴＰＵＴＤＡＴＡ ＲＥＱＵＥ
ＳＴがこのときまでに認知されたことを条件として、も
とからリタエストされたキヤラクタは、メイン・メモ１
月１０の蓄積領域から組立／分解領域に転送される。さ
もなければ、データは遅れ、ＣＭＭは、より多くの出力
データ・リクエストを出すことなく１対のＳＹＮキヤラ
クタを自動的に挿入し、一方それは、第１の出力データ
・リクエストへの応答を持つている。仮に該応答がまだ
遅れていると、あと２つのＳＹＮキヤラクタが挿入され
る。０ＵＴＰＵＴＤＡＴＥ ＲＥＱＵＥＳＴが認知され
るとき、ＣＭＭは、次の出力キヤラクタに対してＯＵＴ
ＰＵＴＤＡＴＥ ＲＥＱＵＥＳＴを生じる。

仮に、ＳＰＭからメイン・メモリの蓄積領域に転送され
るキヤラクタが有効でないと、このキヤラタタは捨てら
れ、ＳＹＮの対が挿入される。新しいＯＵＴＰＵＴＤＡ
ＴＡ ＲＥＱＵＥＳＴが別のキヤラクタのために発生さ
れる。ＥＯＣカウンタは、０００１からＥＯＣ時間（キ
ヤラクタ長に依存）に、連続的にカウントし、出力ライ
ンがターン・オンされる時間までに、０００１に戻る。
制御ワードが、それがメイン・メモリに蓄積された後、
メイン・メモリから読み出される処の、第１のマイナ・
サイクルの際、以下の条件が第１２図にあてはまる。

バイト１、ビット４又はバイト１、ビツト５のいずれか
は、高レベルにあり、ＡＮＤ１２００は、低レベル信号
ＬＩＮＥ ＯＮを発生する。この信号は、高信号ＬＩＮ
Ｅ ＯＮを与えるため、ＮＯＴ１２０４で反転される。
この後者の信号は、第１３図に供給され、そこで、それ
は前述の様にＩＣ＋ＣＬＲ ＰＵＬ信号と、ＩＣ／ＣＬ
Ｒ／ＬＩＮＥ ＯＦＦ信号とを発生する。これら後者の
信号は、制御ワードの種々の領域をクリアするため、第
５図に供給される。第１４図に於いて、信号１Ｃ／ＣＬ
Ｒ／ＬＩＮＥ０ＦＦは、ＮＯＴ１４００を通り、ＡＮＤ
１４０２，１４０４及び１４０６をブロツクする。それ
故、０００は、組立／分解ビツト００，０９及び１０に
書き込まれる。第１２図に於いて、信号Ｒバイト４ ０
１は、このビツトが同期動作に対してセツトされている
ので、高レベルにある。

信号Ｒバイト１ ０２はまた、このビツトが出力動作を
決定すべくセツトされているので、高レベルにある。信
号１Ｃは、このときマスタ・クリア動作がないので、高
レべルにあり、従つてＡＮＤ１２２４は、低レベル出力
信号「ｂ−０ＵＴを発生する。ＡＮＤ１２２４の出力は
、高レベル信号１Ｃ・ＯＵＴを与えるため、ＮＯＴ１２
２８によつて反転される。第１４図に於いて、信号「で
・ＯＵＴは、組立／分解領域１４１０へのＮＯＴ１４０
８を通り、それによつて、時間ＴＰ１３−１４でセツト
されるべきＯＵＴ ＦＬＡＧを付勢する。第１２図に於
いて、ＮＯＴ１２０４の出力は、信号ＷＲＩＴＥＬＩＮ
Ｅ ＯＮ ＦＬＡＧになるため、ＯＲ１２６０及びＮＯ
Ｔ１２６２を通る。

このことは、制御ワードがメイン・メモＩ川１０に戻さ
れるとき、時間ＴＰ１３で、制御ワードを組立／分解領
域に書き込むため、ＬＩＮＥ ＯＮ ＦＬＡＧを付勢す
る。第１５図に於いて、低レベル信号１Ｃ／ＣＬＲ／Ｌ
ＩＮＥ ＯＦＦは、ゲート１５０２，１５０４，１５０
６及び１５０８を減勢し、それ故、メイン・メモリのＥ
ＯＣ領域１５１０は、時間ＴＰ１３１４で００００にセ
ツトされる。

１つのメジヤー・サイクル後、制御ワードが再びメイン
・メモリから読み出されるとき、ＥＯＣ領域１５００は
、値１１１１にセツトされる。

第１６図に於いて、ＥＯＣ領域１５１０内の値（０００
０）は、ＬＩＮＥ ＯＮ信号によつて付勢される処のＤ
／ＭＵＸ１６００に供給される。Ｄ／ＭＵＸ１６００は
、導線１６６０上に低レベル信号０を発生し、この信号
は、第１７図に供給され、そこでそれは、信号ＷＲＩＴ
Ｅ ＥＯＣ１１１１になるためＯＲ１７００とＮＯＴ１
７０２を通る。第１５図に於いて、信号ＷＲＩＴＥ Ｅ
ＯＣ１１１１は、ＥＯＣ領域１５１０への、ＯＲ１５２
８，１５３０，１５３２及び１５３４と、ＡＮＤ１５０
２，１５０４，１５０６及び１５０８とを通る。

このマイナ・サイクルの時間ＴＰ１３−１４に沖いて、
値１１１１は、ＥＯＣ領域１５１０に書き込まれる。Ｎ
ＯＴ１７０２の出力は、信号ＷＲＩＴＥ ＥＯＣになる
ため、ＯＲ１７０６を通り、この信号は、ＥＯＣ領域に
書き込むためのＥＮＡＢＬＥ６信号を発生すべく第５図
に供給される。Ｄ／ＭＵＸ１６００のＯ出力は、信号Ｅ
ＯＣ００００になるため、ＮＯＴ１６２０を通され、信
号ＥＯＣ ００００＋１１１１になるため、ＯＲ１６２
２とＮＯＴ１６２４を通される。

第２３図に於いて、信号ＥＯＣ ＯＯＯＯは、ＡＮＤ２
３２０の１入力を付勢する。第２入力は、信号ＩＣ−０
ＵＴによつて付勢される。ライン・オン・フラグ・ビツ
トは、ＮＯＴ２３２２を通り、ＡＮＤ２３２０の第３入
力を付勢する。ＡＮＤは、低レべル出力信号０ＵＴ Ｆ
ＩＲＳＴ ＲＥＱＵＥＳＴを発生する。ＡＮＤ２３２０
の出力は、また信号ＰＥＲＭＩＴ ＰＲＩＯＲＩＴＹＲ
ＥＱＵＥＳＴになるため、ＯＲ２３１４を通り、信号０
ＵＴＰＵＴＤＡＴＡ ＲＥＱＵＥＳＴ ＣＯＤＥになる
ため、ＯＲ２３２４を通る。第１７図に於いて、ＯＵＴ
ＦＩＲＳＴ ＲＥＱＵＥＳＴは、導線１７３２及び１７
４０上の信号ＥＯＣ １及びその補数を発生するため、
ＯＲ１７３０を通る。第２４図に於いて、ＯＵＴ ＤＡ
ＴＡ ＲＥＱＵＥＳＴＣＯＤＥ信号は、信号ＷＲＩＴＥ
ＤＡＴＡＲＥＱＵＥＳＴ ００になるため、ＯＲ２４
１２及びＯＲ２４０６を通る。

このデータ・リクエス卜信号は、時間ＴＰ１３−１４で
、メモリに書き堡Ｕ込まれ、それ故、制御ワードがメモ
リから読み出される次の時間に、このフラグは、優先回
路を介して、ＳＰＮへのアクセスを捜し求める。

組立／分解領域１４１０は、ＥＯＣ領域がライン・オン
時間でクリアされたと同時に、クリアされたので、組立
／分解ビツト００，０９及び１０は全てゼロを含む。

第２１図に於いて、ビツト０９及び１０は、信号０＋１
を発生するため、ＡＮＤ１２５２を付勢する、第１４図
に於いて、信号０＋１は、アダ−１４００のＢ１及びＢ
Ｏ入力への、ＡＮＤ１４１１と、ＯＲ１４１８及び１４
２０とを通る。組立／分解領域１４１０からの値０００
は、アダ−１４００のＡ入力に供給され、ＯＲ１４２２
の出力からアダーへのキヤリー入力はない。従つて、ア
ダーは、時間ＴＰ１３一１４で、組立／分解１４１０の
内に蓄積される処の値０１１を発生する。コンフイデン
ス・カウンタが００１の値を有し、ＥＯＣカウンタが値
１１１１を有することで、ＣＭＭは、出力メツセージに
優先しなければならない処の前置を発生するため準備さ
れる。

この前置は、仮にバイト１ビツト７が１であると、４つ
のＳＹＮキヤラクタより成り、仮にバイト１ビツト７が
Ｏであると、２つのＳＹＮキヤラクタによつてフオロー
される２つのパツド（全て１）から成る。第１２図に於
いて、Ｒバイト４０１は、同期動作に対して、高レベル
にあり、信号Ｒバイト１０２は、出力動作を指示するた
め、高レベルにある。

これらの信号は、ＳＹ入力でＡＮＤ１２００の低レベル
出力を受信する処のデコーダ１２０６に供給される。Ａ
ＮＤ１２００の反転された出力は、デコーダ１２０６の
Ｘ入力を付勢し、一方Ｙ入力は、永続的に付勢される。
デコーダは、高レベル信号０ＵＴ ＳＹＮＣにするため
、ＮＯＴ１２７０によつて反転される処の低レベル出力
Ｙ３を、無条件に発生する。ＮＯＴ１２７０の出力は、
ＡＮＤ１２７２の１入力に供給される。デコーダは、仮
にその入力ＳＸが低レベルである場合にのみ、低レベル
出力Ｘ３を発生する。前置が４つのＳＹＮキヤラクタを
含むということを仮定すると、バイト１ ０７は、デコ
ーダ１２０６のＳＸ入力を減勢するため、高レベルにあ
り、それ故、それは、Ｘ３出力で低レベルを発生し得な
い。信号Ｒバイト１ ０７は、信号４ＳＹＮ ＯＮ Ｏ
ＵＴを発生するため、ＡＮＤ１２７２の第２入力に供給
される。他方、仮に前置が２つのＳＹＮによつてフオロ
ーされる２つのＰＡＤを含んでいると、信号Ｒバイト１
０７は、ＡＮＤ１２７２をブロツクするため、低レベ
ルにある。然し乍ら、信号Ｒバイト１ ０７は、デコー
ダ１２０６のｓｘ入力を付勢し、デコーダは、ＡＮＤ１
２７６に低レベル出力信号を発生する。このＡＮＤは、
ＥＯＣ時間又はＥＯＣカウンタが１１１１のカウントを
含むときのいずれかに於いて、ＯＲ１２７８の出力によ
つて更に条件付けられる。ＡＮＤ１２７６の出力は、Ａ
ＮＤ１２７５の１入力を付勢する。この後者のゲートは
、組立／分解領域１４１０から与えられるコンフイデン
ス・カウンタ内のカウントを表わす信号によつて、更に
条件付けられる。仮に、コンフイデンス・カウンタ内の
値が０１１であると、ＡＮＤ１２７５は、信号ＧＥＮＥ
ＲＡＴＥＰＡＤを発生するため、ＡＮＤ１２７６の出力
によつて付勢される。第２１図に於いて、信号４ＳＹＮ
ＯＵＴは、ＡＮＤ２１６０の１入力に供給される。

このＡＮＤは、ＯＲ１２７８の出力から与えられる信号
ＥＯＣ＋ＥＯＣ１１１１によつて更に条件付けられる。
ＡＮＤ２１６０の出力は、ＡＮＤ−０Ｒインバータ２１
６２の１入力を付勢する。ＡＮＤーＯＲインバータ２１
６２の第２入力は、信号Ａ・Ｂ−Ｃによつて付勢される
。ＡＮＤ−０Ｒインバータ２１６２は、第２０図に供給
される処の信号ＧＥＮＥＲＡＴＥ ＳＹＮを発生し、そ
こで、それは、ＡＮＤ２００８の１入力を付勢するため
、０Ｒ２００６を通る。信号ＧＥＮＥＲＡＴＥＳＹＮは
また、第１９図に供給され、そこでそれは、信号ＤＡＴ
Ａ ＢＩＴ２になるため、ＯＲ１９０４を通る。この後
者の信号は、ＡＮＤ２００８の第２入力に供給される。
該ＡＮＤは、高レベルの組立／分解制御０１信号にする
ため、ＮＯＴ２０１０によつて反転される処の低レベル
出力信号を発生する。組立／分解制御００信号は、この
とき低レベルにある。第２図及び第３図に於いて、組立
／分解制御００及び０１信号は、組立／分解領域２１０
−３１０の入力で、Ｄ／ＭＵＸのＡ２及びＢ２入力を付
勢する。これらＡ２及びＢ２入力は、次に記述される様
に、直接的又は間接的のいずれかで、ＤＬＥ／ＳＹＮメ
モリ６８０からのＳＹＮキヤラクタを受け取る。ＳＹＮ
キヤラクタは、以下の様に、ＤＬＡ／ＳＹＮメモリ６８
０から読み出される。

第１８図に於いて、ＡＮＤ１８０６への全ての入力は、
高レベルにあり、該ＡＮＤは、高レベル信号ＳＥＬＥＣ
Ｔ ＳＹＮにするため、ＮＯＴ１８０９によつて反転さ
れる処の出力信号を発生する。

第７図に於いて、この信号は、ＡＮＤ−０Ｒインバータ
７７６の１入力に供給される。ＯＲ７７４への両入力は
、低レベルにあり、それ故その出力は、ＡＮＤ−０Ｒイ
ンバータ７７６の第２入力を付勢する。ＡＮＤ−０Ｒイ
ンバータは、低レベル信号ＡＤ０２を発生する。この信
号は、ＤＬＥ／ＳＹＮメモリへのアドレス入力として供
給される。以下に説明される方法で、Ｒバイト２ ０７
及びバイト２ ０６は、あと２つのアドレス信号１／０
０５及びＩ／０ ０６を発生するため、第８図のマルチ
プレクサ８１２に供給される。これらの信号は、ＤＬＡ
／ＳＹＮメモリに供給され、信号ＡＤ０２と組合つて、
ＳＹＮキヤラクタを蓄積している処のメモリ内のアドレ
スを選択する。それから、ＳＹＮ＋＋ラクタは、組立／
分解領域に供給される。実際には、ＤＬＡ／ＳＹＮメモ
リ・ビツト００−０４のみが、組立／分解領域に直接供
給される。全てのメモリ・ビツトは、以下に説明される
様な、パリテイー発生器回路に供給され、組立／分解領
域のビツト０５−０８は、ポートが、処理すべくプログ
ラムされるキヤラクタの長さに従つて、、優先回路から
満される。仮に、ＳＹＮキヤラクタの代りに、ＰＡＤ（
全て１）が前置の第１キヤラクタとしてリクエストされ
ると、それは、以下の様に発生される。

第１２図に於いて、ＡＮＤ１２７５は、低レベル信号Ｇ
ＥＮＥＲＡＴＥ ＰＡＤを発生する。この信号は、第１
９図に供給され、そこでそれは、信号ＤＡＴＡ ＢＩＴ
２になるため、ＯＲ１９０８，ＮＯＴ１９１０及びＯＲ
１９０４を通る。ＮＯＴ１９１０の出力はまた、信号Ｄ
ＡＴＡ ＢＩＴ３になるため、０Ｒ１９１２を通る。信
号ＤＡＴＡＢＩＴ２及びＤ′ＡＴＡ ＢＩＴ３は、第２
０図に供給され、そこで、それらは、ＡＮＤ２００８及
び２０１２を付勢する。信号ＧＥＮＥＲＡＴＥＰＡＤは
また、第２０図に供給され、そこでそれは、ＡＮＤ２０
０８と２０１２の双方を付勢するため、ＯＲ２００６を
通る。ＡＮＤ２００８の出力は、高レベル信号の組立／
分解制御０１になるため、ＮＯＴ２０１０で反転される
。ＡＮＤ２０１２の出力は、高レベルの信号の組立／分
解制御００になるため、ＮＯＴ２０１４によつて反転さ
れる。組立／分解制御００及び０１信号は、組立／分解
領域２１０−３１０に書き込むためのＤ／ＭＵＸ（７）
Ａ３及びＢ３入力を付勢するため、第２図及び第３図の
Ｄ／ＭＵＸに供給される。

Ｄ／ＭＵＸ（７）Ａ３及びＢ３入力は、全て論理１電圧
レべルに接続され、それ故、全て１を含むＰＡＤキヤラ
クタは、組立／分解領域に書き込まれる。前置の第１の
キヤラクタが組立／分解領域２１０−３１０にロードさ
れると同時に、ＥＯＣカウンタは、０００１にセツトさ
れる。

第１７図に於いて、ＮＯＴ１７１６の出力は、ＡＮＤ一
０Ｒインバータ１ｊ１４の第１入力を付勢し、第２人力
は、高レベルにある処の信号０ＵＴＳＹＮＣによつて付
勢される。

ＡＮＤ−０Ｒインバータ１７１４は、低レベル信号ＷＲ
ＩＴＥＥＯＣ ０００１を発生し、該信号は第１５図に
供給され、そこでそれは、ＡＮＤ１５２０，１５２２及
び１５２４をブロツクし、低順位に１を与えるため、Ｎ
ＯＴ１５６０を介してＡＮＤ１５６２を付勢する。この
様にして、値０００１は、第１の前置キヤラクタが組立
／分解領域２１０−３１０にロードされると同時に、Ｅ
ＯＣ領域１５１０に書き戻される。第１７図に於いて、
ＡＮＤ−０Ｒインバータ１７１４の出力は、信号ＷＲＩ
ＴＥ ＥＯＣになるため、ＯＲ１７０６を通る。第５図
に於いて、この信号は、信号ＥＮＡＢＬＥ６を発生する
ことによつて、ＥＯＣ領域への書き込みを付勢する。

ＣＭＭは、今や、一時に１ビツトづ＼組立てられ、ライ
ン・アダブタに転送される組立／分解領域２１０−３１
０内のキヤラクタで、キヤラクタ分解動作になる。

仮にデータ・クロツクが生じると制御ワードがアドレス
される処の各マイナ・サイクルに、１ビツトが転送され
る。ＥＯＣカウンタは、第１のビツトが組立／分解領域
２１０−３１０から移されるとき、０００１にセツトさ
れ、そして、完全なキヤラクタがいつ分解されたかを決
定するため、データ・クロツクの数のトラツクを保持す
る。０Ｒ１７０６を付勢するＡＮＤ１７４０は、各マイ
ナ・サイクルでＷＲＩＴＥＥＯＣ信号を発生し、それ故
、更新されたカウントは、Ｅ０Ｃメモリ領域に書き戻さ
れる。

ＥＯＣカウンタが０００１にセツトされるとき、信号Ｅ
ＯＣ１１１１は終結され、第１２図に於いて、ＯＲ１２
７８から得られる高レベル出力は、仮に第１の前置キヤ
ラクタがパツトであつたとすると、信号ＧＥＮＥＲＡＴ
ＥＰＡＤを妨げるため、ＡＮＤ１２７６をブロツクする
。

ＯＲ１２７８の出力は、信号ＥＯＣ＋Ｅ０Ｃ１１１１で
あり、第２１図に於いて、この信号は、それが高レベル
になるとき、ＡＮＤ２１６０をブロツクし、それによつ
て、仮に前置の第１のキヤラクタが、ＳＹＮである場合
に、信号４ＳＹＮ ＯＮ ＯＵＴがＳＹＮキヤラクタを
発生するのを妨げる。第２０図に於いて、ＯＲ２００６
の出力は、低レベルに下降し、ＡＮＤ２００８及び２０
１２をブロツクする。それ故、組立／分解制御００及び
０１信号の双方は、低レベルに下降する。第３図は、ビ
ツトが組立／分解領域３１０内で組立てられ、ライン・
アダプタに転送されるときのビツトのパスを示している
。

低レベルの、組立／分解制御００及び０１信号の双方で
、ＭＵＸ３０８及び３１６のＡ０及びＢ０入力は、組立
／分解領域３１０への供給のために選択される。Ａ０及
びＢ０入力は、組立／分解領域の出力であり、左位置へ
の１ビツトが入れられる。即ち、各時間に、組立／分解
領域２１０−３１０は、ＥＮＡＢＬＥ１信号によつて付
勢され、それは、その中のビツトを、１位置右にシフト
する。データ・ビツトは、組立／分解ビツト位置０１か
ら移され、ＡＮＤ−０Ｒインバーダ３２０に供給される
。信号ＳＹＮＣは、低レベルにあり、仮に出力データが
禁止されなければ、ＡＮＤ３２２は、ＡＮＤ−０Ｒイン
バータ３２０を付勢するため、高レベル出力信号を発生
する。ＡＮＤ−０Ｒインバータは、マルチプレクサ３２
６への、ＯＲ３２４を通る低レベル出力信号を発生する
。通常のデータ出力に関して、バイ口、ビツト０１及び
０３は、共に低レベルにあり、それによつて、ＡＮＤ３
３０への高レベル出力信号を発生するため、ＡＮＤ３２
８を付勢する。ＡＮＤ３３０は、ポートが出力動作にプ
ログラムされているので、信号Ｒバイト１０２によつて
更に付勢される。入力／出力マルチプレクサヘＭＵＸを
介して出力データをゲートするため、０Ｒ３３２によつ
て反転され、ＭＵＸ３２６に供給される処の低レベル出
力信号を、ＡＮＤ３３０が発生し、そして該マルチプレ
クサから該信号がライン・アダプタに進む。第１の前置
キヤラクタが分解され、ライン・アダプタに転送された
後、ＥＯＣカウンタは、キヤラクタ分解動作の完了を合
図する。

第１６図に於いて、ＥＯＣ領域１５１０の出印ま、Ｄ／
ＭＵＸ１６００によつてデコードされ、Ｄ／ＭＵＸ１６
３０及び１６３２のデータ入力に供給される。Ｄ／ＭＵ
Ｘは、アドレス信号として、キヤラクタの長さを指示す
る処の信号Ｒバイト２０４及びＲバイト２０５と同様０
ＵＴ ＳＹＮＣ信号を受け取る。Ｄ／ＭＵＸ１６３０及
び１６３２の出口は、Ｄ／ＭＵＸ１６３４に供給され、
それは、ポートが垂直冗長検査モードにプログラムされ
ているか否かに依存して、出力又はＤ／ＭＵＸ１６３０
又はＤ／ＭＵＸ１６３２のいずれかを選択する。あらゆ
る場合に於いて、組立／分解領域内のキヤラクタが完全
に分解状態になつたとき、Ｄ／ＭＵＸ１６３４は、信号
ＥＯＣ ＭＵＸを発生する。第１７図に於いて、ＥＯＣ
ＭＵＸは、ＡＮＤ１７２２の１入力を付勢する。デー
タ・クロツク時間に於いて、０Ｒ１７２４の出力は、Ａ
ＮＤ１７２２の第２入力を付勢し、それは、信号ＥＯＣ
及びＥＯＣ１と、それらの補数を発生するため、ＯＲ１
７２６及び１７３０に低レベル出力信号を発生する。第
１２図に於いて、信号ＥＯＣは、デコーダ１２０６の出
力によつて既に条件付けられている処のＡＮＤ１２８０
に、供給される。

ＡＮＤ１２８０は、信号０ＵＴ ＳＹＮＣ−ＥＯＣを発
生する。仮に第２の前置キヤラクタがパツドである場合
、信号ＥＯＣは、０Ｒ１２７８を通り、このとき更に付
勢される処のＡＮＤ１２７６を付勢する。

ＡＮＤ１２７６の出力は、信号ＧＥＮＥＲＡＴＥＰＡＤ
になるため、ＡＮＤ１２７５を通る。また、ＯＲ１２７
８の出力は、信号ＥＯＣ＋ＥＯＣ１１１１になる。これ
らの信号は、ＥＯＣカウンタを０００１にリセツトし、
第２の前置キヤラクタ・パツド又は同期のいずれか、が
組立／分解領域２１０−３１０に入れられるようにする
。第２１図に於いて、信号ＥＯＣ＋ＥＯＣ１１１１は、
ＡＮＤ２１６０を付勢し、仮に第２の前置キヤラクタが
ＳＹＮであると、ＡＮＤ２１６０の第２入力は、付勢さ
れ、それによつて、ＡＮＤ−ＯＲインバータ２１６２に
高レベル信号を供給する。信号Ａ−Ｂ−Ｃは、まだ高レ
ベルにある。何故なら、コンフイデンス・カウンタは、
まだ０１１のカウントを含んでいる。従つて、ＡＮＤ−
０Ｒインバータ２１６２は、信号ＧＥＮＥＲＡＴＥＳＹ
Ｎを発生する。この信号は、第２０図に供給され、そこ
でそれは、前述の様に、組立／分解領域２１０−３１０
へのＳＹＮキヤラクタの転送を付勢するため、０Ｒ２０
０６を通過する。一方、仮に第２の前置キヤラクタがＰ
ＡＤであると、ＡＮＤ１２７５の出力は、組立／分解領
域２１０−３１０へＰＡＤキヤラクタを供給させるため
、ＯＲ２００６を通過する。第２の前置キヤラクタが組
立／分解領域に入れられるとき、第１４図のコンフイデ
ンス・カウンタは、０１０のカウントに減少され、第１
５図のＥＯＣカウンタは、値０００１に戻る。

第２１図に於いて、信号０ＵＴＳＹＮ−ＥＯＣは、ＡＮ
Ｄ２１０４の１入力を付勢するため、０Ｒ２１０２を通
過する。

ＡＮＤ２１０４の第２入力は、信号Ａ−Ｂ−Ｃによつて
付勢され、それ故ＡＮＤは、検知された信号ＢＩＴ Ｂ
Ｙ ＢＩＴＳＹＮを発生する。第１４図に於いて、この
信号は、ＯＲ１４１８及び１４２５の入カヘ、０Ｒ１４
４０及びＮＯＴ１４４２を介して進み、ＯＲ１４１８は
、アダ−１４００のＢ１入力に、高レべル入力を供給す
る。そしてＯＲ１４２５は、アダーのＢ２入カへの高レ
ベル入力を供給する。更に、ＯＲ１４２５の出力は、ア
ダーのＢ０入力に高レベルを供給するため、ＮＯＴ１４
４４とＯＲ１４２０を通過する。アダーは、第２の前置
キヤラクタが組立／分解領域２１０−３１０に入れられ
るのと同時に、組立／分解領域１４１０に蓄積される処
の値０１０を得るために、値１１１と０１１を加算する
。第１５図に於いて、信号ＥＯＣは、ＡＮＤ−ＯＲイン
バータ１５７２の１入力を付勢する。

ＡＮＤ−０Ｒインバータの第２入力は、信号１Ｃ・ＯＵ
Ｔによつて付勢される。ＡＮＤ−０Ｒインバータ１５７
２は、ＥＯＣ領域の低順位位置に１を入れるため、０Ｒ
１５３４への低レベル出力信号を発生する。この時間中
、導線１７３６上の低レべル信号ＥＯＣは、アダ−１５
００からの全ての出力をブロツクする。ＣＭＭは、第２
の前置キヤラクタを分解し、前述の様にライン・アダプ
タに各クロツクパルスに１つづつ、ビツトを送る。

第１の２つの前置キヤラクタは、常に２つのＳＹＮキヤ
ラクタによつてフオローされる。ＥＯＣカウンタが、第
２のキヤラクタは分解されたということを決定するとき
、それは、信号ＥＯＣを発生し、第１２図に於いて、Ａ
ＮＤ１２８０は、信号０ＵＴ ＳＹＮＣ−ＥＯＣを発生
する。第２１図に於いて、この信号は、ＡＮＤ−０Ｒイ
ンバータ２１６２の１入力を付勢するため、ＮＯＴ２１
７０を通過する。コンフイデンス・カウンタは、今や０
１０のカウントを有しているので、ＡＮＤ２１２４への
全ての入力は、高レベルにあり、それらは、ＡＮＤ−０
Ｒインバ−タ２１６２の第２入力を付勢するため、ＯＲ
２１７２を通過する処の出力信号を発生する。ＡＮＤ−
０Ｒインバータ２１６２は、信号ＧＥＮＥＲＡＴＥ Ｓ
ＹＮを発生し、それは、高レべル信号組立／分解制御０
１を発生するために、ＯＲ２００６に供給される。

信号ＤＡＴＡＢＩＴ３は、低レベルにあり、信号組立／
分解制御００が低レベルにあるようにする。前述より、
導線２００２及び２００４上の信号は、組立／分解領域
２１０−３１０への入カマルチプレクサを条件付け、そ
れ故、第３の前置キヤラクタ（ＳＹＮ）がそこに入れら
れる、ということが明らかである。第３の前置キヤラク
タが、組立／分解領域に入れられるとき、第２の前置キ
ヤラクタが組立／分解領域に挿入された後に行われたの
と同様の方法で、ＥＯＣカウンタは、０００１のカウン
トに戻る。更に、第１４図のコンフイデンス・カウンタ
は、０１０から１１１のカウントに前進する。第２１図
に於いて、信号０ＵＴ ＳＹＮＣ−ＥＯＣは、ＡＮＤ２
１６４の１入力を付勢するため、ＯＲ２１３６を通過す
る。コンフイデンス・カウンタは、値０１０を保持して
おり、従つて、ＡＮＤ２１２４への全ての入力は付勢さ
れ、その出力は、ＡＮＤ２１６４の第２入力を付勢する
ため、ＮＯＴ２１２６を通過する。最後に、信号ＭＥＳ
ＳＡＧＥＥＮＤ／ＬＯＯＫ ＦＯＲ ＳＹＮ Ａは、低
レベルにあり、ＡＮＤ２１６６は、ＡＮＤ２１６４を付
勢するため、高レベル出力信号を発生する。ＡＮＤ２１
６４の出力は、信号ＤＥＣＲＥＭＥＮＴＣＯＵＮＴＥＲ
である。それは第１４図に供給され、そこでそれは、高
レベル信号をアダ−１４００のＢ２入力に供給するため
、ＯＲ１４２５を通過する。０Ｒ１４２５の出力は、Ｎ
ＯＴ１４４４によつて反転され、高レベルをアダーのＢ
Ｏ入力に供給するため、ＯＲ１４２０を通過する。

この様にして、アダーは、値１１１を得るため、キヤリ
ー入力なしに、値１０１と０１０を加算する。この値は
、第３の前置キヤラクタが組立／分解領域２１０−３１
０に入れられるのと同時に、組立／分解領域１４１０に
書き込まれる。第３の前置キヤラクタが分解され、ライ
ン・アダプタに送られ、そしてキヤラクタが分解された
後、先行のキヤラクタに関するものとして、ＥＯＣカウ
ンタは、再び信号ＥＯＣを発生する。

第４の前置キヤラクタはまた、ＳＹＮキヤラクタでなけ
ればならない。第２１図に於いて、信号０ＵＴＳＹＮ−
ＥＯＣは、ＡＮＤ−０Ｒインバータ２１６２の１入力を
付勢するため、ＮＯＴ２１７０を通過する。コンフイデ
ンス・カウンタの１１１の値で、ＡＮＤ２１３０への全
ての入力は付勢され、それは、ＡＮＤ−０Ｒインバータ
２１６２を更に付勢するため、ＯＲ２１７２を通過する
処の出力信号を発生する。ＡＮＤ−０Ｒインバータは、
ＤＬＥ／ＳＹＮメモリから組立／分解領域２１０３１０
へのＳＹＮキヤラクタの供給を付勢するために、高レベ
ル信号組立／分解制御０１及び低レベル信号組立／分解
制御００を再び発生すべく、第２０図に供給される処の
信号ＧＥＮＥＲＡＴＥＳＹＮを発生する。第４の前置キ
ヤラクタが、組立／分解領域２１０−３１０に入れられ
るのと同時に、ＥＯＣカウンタは、０００１状態に戻さ
れる。

このことは、第３の前置キヤラクタが、組立／分解領域
に入れられたとき生じるのと同様の方法で、達成される
。また、コンフイデンス・カウンタは、その中のカウン
トが１１１から００１に変えられる。第２１図に於いて
、信号０ＵＴ ＳＹＮＣ−ＥＯＣは、ＡＮＤ−０Ｒイン
バータ２１４１の１入力を付勢するため、Ｎ０Ｔ２１７
０を通過する。コンフイデンス・カウンタの１１１のカ
ウントにより、ＡＮＤ２１３０への全ての入力は付勢さ
れ、その出力は、ＡＮＤ−０Ｒインバータ２１４１の第
２入力を付勢するため、ＮＯＴ２１８０で反転される。
ＡＮＤ−０Ｒインバータは、低レベル信号ＳＹＮＣ Ｏ
ＵＴ ＤＡＴＡＭＯＤＥを発生し、第１４図に供給され
る。そこでそれは、信号ＳＹＮＣＤＡＴＡＭＯＤＥにな
るため、０Ｒ１４２２を通過する。ＯＲ１−４２２の高
レベル出力は、アダー１４００のＡ入力で、ＡＮＤゲー
トをブロツクする。更に、ＯＲ１４２２の高レベル出力
は、アダーへのキヤリー入力として供給される。このと
き、アダーへのＢ入力はない。従つて、値００１は、ア
ダーの出力で発生される。この値は、第４の前置キヤラ
クタが組立／分解領域２１０−３１０に入れられるのと
同時に、組立／分解領域１４１０に入れられる。ＥＯＣ
カウンタが、００００から１１１１の値になつたときに
戻ると、前置が発生するまで、ＣＭＭは、出力データ・
リクエストを発生した。

第２３図に於いて、信号ＥＯＣ００００は、ＡＮＤ２３
２０の１入力を付勢する。ライン・オン・フラグは、こ
のときセツトされ、従つてＮＯＴ２３２２の出力は、−
ＡＮＤ２３２０の第２入力を付勢する。信号１Ｃ・０Ｕ
Ｔは、高レベルにあり、ＡＮＤ２３２０の第３入力を付
勢する。それ故それは、低レベル出力信号０ＵＴ ＦＩ
ＲＳＴＲＥＱＵＥＳＴを発生する。ＡＮＤ２３２０の出
力はまた、信号０ＵＴ ＤＡＴＡ ＲＥＱＵＥＳＴＣＯ
ＤＥになるため、ＯＲ２３２４を通過し、信号ＰＥＲＭ
ＩＴＰＲＩＯＲＩＴＹＲＥＱＵＥＳＴになるため、ＯＲ
２３３０を通過する。第１７図に於いて、信号０ＵＴ
ＦＩＲＳＴＲＥＱＵＥＳＴは、導線１７３２と１７４０
上に、信号ＥＯＣ１とその補数を発生するため、０Ｒ１
７３０を通過する。

信号０ＵＴ ＤＡＴＡＲＥＱＵＥＳＴ ＣＯＤＥは、第
２４図に供給され、そこでそれは、信号ＷＲＩＴＥ Ｄ
ＡＴＡＲＥＱＵＥＳＴ００になるため、ＯＲ２４１２を
通過する。

この信号は、制御ワードのＥＯＣ領域がそこに蓄積され
る値１１１１を有すると同時に、１／Ｏリクエストと制
御ワードの制御領域とに、リクエストビツトがセツトさ
れるようにする。信号ＥＯＣ１とタイミング信号Ａ０と
共に、信号ＰＥＲＭＩＴＰＲＩＯＲＩＴＹＲＥＱＵＥＳ
Ｔは、ＡＮＤ２５００を付勢し、それは、書き込み付勢
リクエスト信号になるため、ＯＲ２５０２を通過する。
該信号は、ＥＮＡＢＬＥ７信号を発生するため、ＴＰ１
３−１４で、ＭＵＸ５０８を通過する。該付勢信号は、
制御ワードＴＰ１３−１４に、データ・リクエスト００
の書き込みを付勢する。導線２３１６上の信号ＰＥＲＭ
ＩＴＰＲＩＯＲＩＴＹＲＥＱＵＥＳＴと、導線１７３２
及び１７４０上の信号ＥＯＣ１とは、優先制御回路１４
６に供給され、そこで、タイミング制御回路によつて発
生される連続的なアドレスと組合つて、それらは、優先
制御回路内にリクエスト表示を蓄積する。優先が、ポー
トに分配されるとき、タイミング及びシーケンス制御器
は、ステツプ１に移り、制御ワードからＳＰＭ／ＣＭＭ
インターフエイスヘの２８ビツトの転送を付勢する。

これら２８ビツ卜は、ＳＴＡＴＵＳ（状態）１，ＳＴＡ
ＴＵＳ２，ＳＴＯＲＡＧＥ（蓄積）、及び制御ワードの
Ｉ／０制御及びリクエスト領域の４位置、を含んでいる
。次に、シーケンス回路は、ステツプ２に移り、そこで
状態リクエストは、ＳＰＭに形成される。このことは、
ＳＰＭが、メツセージの第１キヤラクタを制御ワードの
蓄積領域４１０にロードする間、動作の１サイクルを開
始する。このインターバルの間、タイミング制御１２０
による走査は、ステツプされ、制御ワードは、キヤラク
タを蓄積領域に入れるために、ランダムにアクセスされ
る。蓄積領域に入れられる第１のメツセージ・キヤラク
タは、前置キヤラクタの発生が完了されないとすると前
置キヤラクタが発生されるまで、そこに保持される。ひ
とたび前置キヤラクタが分解され、ライン・アダプタに
送られると、第１のキヤラクタは、蓄積領域から組立／
分解領域２１０−３１０に転送され、リクエストは、他
のキヤラクタに対して為される。第１９図に於いて、最
後の前置キヤラクタが分解された後のＥＯＣ時間で、Ａ
ＮＤ１９３０への全ての入力は、高レベルにあり、それ
は低レベル信号ＳＴＲＯＢＥを発生する。

ストロープ信号は、デコーダ２２００に供給され、仮に
ＯＵＴＣＯＮＴＲＯＬ ＦＬＡＧ００，０１及び０２が
全て低レベルにあると、デコーダの全ての出力は、高レ
ベルにある。

第１８図に於いて、高レベル信号ＤＥＣＯＤＥ Ｘ０は
、ＡＮＤ１８１４をブロツクするため、出力を順次発生
する処のＡＮＤ１８１２をブロツクし、それ故、高レベ
ル信号は、ＯＲ１８１６の１入力に供給される。デコー
ダ２２００からの他の３つの高レベル出力は、ＯＲ１８
１６に直接供給され、その全ての入力が高レべルにある
ので、それは、低レベル信号ＤＥＣＯＤＥ ＢＩＴ２を
発生する。

第１９図に於いて、この信号は、０Ｒ１９３６の１入力
をブロツクする。ＯＲ１９３６はまた、ＡＮＤ１９４０
によつて発生される高レベル信号の結果として、ＮＯＴ
１９３８からの低レベル信号を受け取つている。従つて
、ＯＲ１９３６は、ＯＲ１９０４に高レベル入力を供給
する。信号ＧＥＮＥＲＡＴＥＰＡＤは、高レベルにあり
、ＯＲ１９０８の１入力をブロツクし、他の入力は、信
号１ＮＳＥＲＴＰＡＤが低レベルにあるので、ＡＮＤ１
９４２・の出力によつてブロツクされる。従つて、ＯＲ
１９０８は、高レベル信号をＯＲ１９０４の第２入力に
供給するために、ＮＯＴ１９１０によつて反転される処
の低レベル出力信号を発生する。信号ＧＥＮＥＲＡＴＥ
ＳＹＮは高レベルにあり、それ故、ＯＲ１９０４への
全ての入力は、ブロツクされ、それは低レベル出力信号
を発生する。第２０図に於いて、ＯＲ１９０４の出力は
、ＡＮＤ２００８をブロツクし、それ故、信号組立／分
解制御０１は、低レベルにある。第２３図に於いて、信
号組立／分解制御０１は、ＡＮＤ２３３２の１入力を付
勢するため、ＮＯＴ２３３４及びＯＲ２３３６を通過す
る。

信号ＳＹＮＣデータ・モードは、高レベルにあり、ＮＯ
Ｔ２３３１による反転の後、ＡＮＤ２３３２を条件付け
る。それ故それは、ＡＮＤ２３３８ヘの高レベル出力を
発生する。ＡＮＤ２３４０への両入力は、高レベルにあ
り、−その出力は、ＡＮＤ２３４２の１入力を条件付け
る。キヤラクタがＳＰＭから制御ワード・メモリに転送
されたとき、ＤＡＴＡ ＲＥＱＵＥＳＴ０１フラグは、
ＳＰＭからの信号によつてセツトされた。従つて、２ビ
ツト・ラツチ２８００のＡラツチは、セツトされ、信号
ＱＮ ＤＡＴＡ ＲＥＱＵＥＳＴ０１は、低レべルにあ
る。この信号は、ＡＮＤ２３４２の第２入）力を付勢し
、その出力は、順次ＡＮＤ２３３８を条件付ける。

従つて、前置の第４のキヤラクタの次の分解のＥＯＣ時
間で、ＡＮＤ２３３８は、信号ＳＴＯＲＡＧＥＴＯＤＩ
ＳＡＳＳＥＭＢＬＹにするため、ＯＲ２３３４を通過す
る処の低レベルの出力信号を発生する。同時に、ＡＮＤ
２３３８の出力は、優先がポートに分配されるやいなや
次のキヤラクタをリクエストするため、信号０ＵＴＤＡ
ＴＡＲＥＱＵＥＳＴＣＯＤＥ及びＰＥＲＭＩＴＰＲＩＯ
ＲＩＴＹ ＲＥＱＵＥＳＴを発生すべく、ＯＲ２３２４
及びＯＲ２３３０を通過する。導線２３９８上のＳＴＯ
ＲＡＧＥ ＴＯＤＩＳＡＳＳＥＭＢＬＹは、第１９図に
供給され、そこでそれは、ＡＮＤ１９５０の１入力を条
件付ける。

このＡＮＤの他の入力は、信号ＧＥＮＥＲＡＴＥＳＹＮ
が高レベルにあるので、条件付けられる。ＡＮＤ１９５
０の出力は、信号ＤＡＴＡＢＩＴ ３になるため、ＯＲ
１９１２を通過する。第２０図に於いて、信号ＤＡＴＡ
ＢＩＴ３は、ＥＯＣ入力のために、ＯＲ２００６の出
力によつて更に付勢される処のＡＮＤ２０１２に供給さ
れる。従つて、ＡＮＤ２０１２は、信号組立／分解制御
００が高レベルになるようにする。低レベル信号組立／
分解制御０１と高レベル信号組立／分解制御００との組
合せは、組立／分解領域２１０−３１０の入力に関して
、Ｄ／ＭＵＸ０Ａ１及びＢ１入力を選択し、それ故、蓄
積領域４１０の内容がそこにゲ一卜される。第１９図に
於いて、組立／分解制御００信号は、書き込み付勢組立
／分解信号になるため、ＯＲ１９３２とＯＲ１９００と
を通過する。この後者の信号は、第５図に供給され、そ
こでそれは、組立／分解領域への書き込みを付勢する処
のＥＮＡＢＬＥ１信号になるため、ＭＵＸ５００を通過
する。出力時のパリテイー挿入 同期出力動作の際、パリテイー・ビツトは、メイン・メ
モリの蓄積領域内の出力キヤラクタに関して発生される
。

このパリテイー・ビツトは、第４３図中に発生され、デ
コーダ２７００のＸ入力を付勢するため、第２７図に供
給される。デコーダ２７００のＳＹ付勢入力と同様、Ｙ
入力は、永続的に付勢される。仮に、パリテイー・ビツ
トが発生されると、信号■ＲＣ ＭＯＤＥは、低レベル
にあり、かくして、デコーダのＳＸ入力を付勢する。取
り扱われるキヤラクタの長さに依存して、バイト２ビツ
ト０４及び０５は、デコーダのＡ１及びＡ０入力に、１
組の信号を供給する。デコーダは３つのＸ出力を有し、
それらの１つは、Ａ１及びＡＯ入力に供給される１組の
信号の値がＯ，１又は２である場合、低レベルに下降す
る。デコーダは３つのＹ出力を有し、それらの１つは、
Ａ１及びＡＯ入力に供給される１組の信号の値が、１，
２又は３の場合、低レベルに下降する。例えば、ライン
が、６つのデータ・ビツトと１つのパリテイー・ビツト
を含むキヤラクタを処理していると仮定する。この場合
、デコーダのＡ１及びＡＯ入力に供給される信号は、値
０１を有し、それ故、デコーダのＸ１及びＹ１出力は、
低レべルに駆動される。これらの出力は、ＡＮＤ２７０
６と２７０８をブロツクする。デコーダのＸ２出力は、
高レベルに留まり、それは、ＡＮＤ２７１０の１入力を
付勢する。デコーダのＹ３出力は、高レベルにあり、ポ
ートが出力モードで動作している間に更に付勢される処
のＡＮＤ２７０２を付勢する。ＡＮＤ２７０２の低レベ
ル出力は、ＡＮＤ２７１０を更に付勢するため、ＮＯＴ
２７０４で反転され、それは、低レベル信号０［ＪＴ′
ＰＡＲＩＴＹ０７を発生する。この信号は、第２図に供
給され、そこで、該信号は、ＯＲ２５２を介して、Ｄ／
ＭＵＸ２０８のＡ１入力に進む。出力キヤラクタが蓄積
領域から組立／分解領域に転送されると同時に、パリテ
イー・ビツトは、組立／分解領域２１０のビツト位置８
に入れられる。ＥＯＣマルチプレクサ 第１６図に示された回路は 該ＥＯＣカウンタのカウン
トにキヤラクタ長を表わすバイト２からの信号をマルチ
プレクスし、完全な１キヤラクタが組立て又は分解され
たことを適当な時に表示する信号を生ずるための手段を
与える。

メイン・メモリ１１０のＥＯＣ領域のカウントが保持レ
ジスタ１１２へ読出される度毎に、ＲＥＯＣ００〜０３
がＤ／ＭＵＸ１６００へ与えられる。Ｄ／ＭＵＸ０）Ｇ
１入力は低レベルに接続されており、Ｇ２入力は信号Ｌ
ＩＮＥ ＯＮにより付勢されている。従つて該ラインが
オンであるときはいつでも、Ｄ／ＭＵＸ１６００は、そ
のＡ０ミＡ３入力へ与えられる信号の組合せに依存して
その１６ケのーつに低レベル信号を生ずる。Ｄ／ＭＵＸ
ノ１６００の幾つかの出力は全く使用されず、そして他
の幾つかの出力は非同期動作のときにのみ用いられるの
で、本発明に関して何の関係もない。

ＭＵＸ１６００の０出力は信号０である。この出力はＮ
ＯＴ１６２０を通過して信号ＥＯＣ００００になる。Ｄ
／ＭＵＸ１６００の出力１はＮＯＴ１６１０を通過して
信号ＥＯＣ０００１になる。Ｄ／ＭＵＸ１６００の出力
１５は信号１５であつて、此の信号はＯＲ１６２２に与
えられる。ＯＲ１６２２の出力はＮＯＴ１６２４により
反転されて低レベル信号ＥＯＣ００００＋１１１１にな
る。Ｄ／ＭＵＸ１６００の出力５，６，７，８は２つの
データ・セレクタ／マルチプレクサ１６３０及び１６３
２へ与えられる。出力５はＤ／ＭＵＸ１６３０のＤ１入
力に与えられる。出力６はＤ／ＭＵＸ１３６０の入力Ｄ
３及びＤ０と、Ｄ／ＭＵＸ１６３２のＤ１とに与えられ
る。出力７はＤ／ＭＵＸ１６３０のＤ２及びＤ５入力と
、Ｄ／ＭＵＸ１６３２のＤ３及びＤＯ入力とに与えられ
る。該出力８はＤ／ＭＵＸ１６３２のＤ５入力に与えら
れる。データ・セレクタ／マルチプレタサ１６３０及び
１６３２は、信号Ｒバイト２ ０５，Ｒバイト２０４及
びＯＵＴＳＹＮＣにより並列にアドレスされる。

１６３０及び１６３２の両方とも、それらの付勢入力を
低レベル源に接続することにより恒常的に付勢されてい
る。

Ｄ／ＭＵＸ１６３０を考察すると、データ入力Ｄ１〜Ｄ
７の内のーつは、該Ｄ／ＭＵＸへ与えられたアドレス信
号の組合せに依存してＤ／ＭＵＸの出力に接続される。

Ｄ／ＭＵＸ１６３０の出力は、更なるデータ・セレクタ
／マルチプレクサ１６３４のＤ５入力に与えられる。Ｄ
／ＭＵＸ１６３２はＤ／ＭＵＸ１６３０と同様であるが
、Ｄ／ＭＵＸ１６３４のＤ１入力に接続された出力を有
する。

Ｄ／ＭＵＸ１６３４のアドレス入力Ａ０及びＡ１は夫々
高及び低電圧源に接続されており、従つてＤ／ＭＵＸは
そのＤ１又はＤ５入力の何れかを、導線３４００上の信
号ＶＲＣ ＭＯＤＥが低レベルにあるか高レベルにある
かに依存して、出力導線１６５０へ接続させている。例
えば、同期出力ラインがパリテイを持たない６ビツト・
キヤラクタで動作し、垂直冗長検査モードで動作してい
ないと仮定する。

パリテイを伴なわない６ビツト・キヤラクタで動作する
ために、バイト２のビツト０５はＯでなければならず、
そしてバイト２のビツト０４は１でなければならない０
これらの信号は、導線１２９８上のＯＵＴＳＹＮＣ信号
と組合せてＤ／ＭＵＸ１６３０及び１６３２へ二進アド
レス０１１を与える。これがＤ／ＭＵＸ１６３０と１６
３２のＤ３入力を選択する。信号■ＲＣモードは高レベ
ルにあるから、Ｄ／ＭＵＸ１６３４のＤ５入力は出力ラ
イン１６５０に接続される。ＥＯＣカウンタがカウント
６に達したのに引続くメジヤ・サイクルに、Ｄ／ＭＵＸ
１６００のＡ０〜Ａ３入力に与えられた信号の該組合せ
は、低レベル信号を第６出力に生ぜしめる。

この信号は、Ｄ／ＭＵＸ１６３０のＤ３入力及びＤ／Ｍ
ＵＸ１６３４のＤ５入力を通過して信号ＥＯＣＭＵＸに
なる。第２例として、該ポートがＶＲＣモードで動作し
ており、それ故導線３４００上の信号が低レべルにあり
、従つてＤ／ＭＵＸ１６３４のＤ１入力を選択している
こと以外は前例と同様な条件であると仮定する。

Ｄ／ＭＵＸ１６３０及び１６３２のＢ３入力は従前通り
選択されている。しかし、ＥＯＣカウンタのカウントが
値６に達したとき、Ｄ／ＭＵＸ１６００からの出力はＤ
／ＭＵＸ１６３０のＤ３入力を通過してＤ／ＭＵＸ１６
３４のＤ５入カブロツクされる。此のマイナ・サイクル
の間に、ＥＯＣカウンタのカウントは７に増加されてメ
モリに再蓄積される。１メジヤ・サイクルの後、その増
加されたカウントがメモリから保持レジスタ１１２に読
込まれるとき、Ｄ／ＭＵＸ１６００に与えられた信号は
、その第７出力端子から低レベル出力を生ぜしめる。

此の信号はＤ／ＭＵＸ１６３２のＤ３入力及びＤ／ＭＵ
Ｘ１６３４のＤ１入力を通過して信号ＥＯＣ ＭＵＸと
なる。先の例から、キヤラクタの終りに於ける適当な時
間に信号ＥＯＣＭＵＸを発生すべく用いられ得るところ
の他の組合せが可能であることは明白であろう。キヤラ
クタ検出及びキヤラクタ翻訳 第６図にキヤラクタ検出（ＣＤ）及びキヤラク夕翻訳（
ＣＩ）メモリ・テーブルが示されている。

これらのテーブルの目的は、各入出力キヤラクタＯＺを
分解して該ＣＭＭにより直ちに実行さるべき必要がある
活動又は動作が何であるかを確認することである。

該ＣＤ及びＣＩテーブルの使用に係る二つの連続した探
索動作が存在する。第１ステツプとしては、メイン・メ
モ１月１０の組立領域からの入カキヤラクタか、又はメ
イン・メモｌ月１０の蓄積領域からの出力キヤラクタが
ＣＭＭ５ビツト・コードに変換される。このことは、Ｃ
Ｄテーブルをアドレスするために入出力キヤラクタを用
いることにより達成される。第２ステツプは、固定ハー
ドウエアが或いはＣＩテーブルを参照することにより斯
くて得られた５ビツト・コードを翻訳して、第１ステツ
プの間に得られたキヤラクタに関して何れの特定の機能
又は複数の機能が実行されるべきかを決定することから
成る。４つのＣＤテーブルがあつて、それの全てはラン
ダム・アクセスＣＤメモリに位置している。

各ＣＤテーブルは５ビツトずつの２５６ワードを蓄積す
ることができる。４つのＣＩテーブルがＣＩメモリ６０
２に位置しており、各テーブルは１２ビツトずつの１６
ワードを含んでいる。

メイン・メモリ１１０に於ける各ワードのバイト２及び
３は、メイン・メモリから該ワードが読出される度毎に
、何れのＣＤテーブル及び何れのＣＩテーブルが選択さ
れるべきかを特定するコードを含んでいる。ＣＤテーブ
ルをロードするデータ入力及びＣＩ及びＣＤテーブルへ
のアドレス制御のためのデータ入力が第７及び８図に示
されている。ＣＤテーブルに於ける特定の位置は、第８
Ａ図に示されたフオーマツトを有する制御ワードと共に
書込み５７命令によりロードされる。第１図に示されて
いるように、該命令及び制御ワードは、バス１５８を介
してＣＤ及びＣＩテーブル制御回路へ与えられる制御ワ
ードと共にＳＰＭ／ＣＭＭインタフエイス回路から来る
。該制御ワードのビツト８〜１５は１キヤラクタ・コー
ドを含んでいる。このコードは検出されるべきキヤラク
タを表わしている。ビツト５及び６は選択されるべきテ
ーブルを表わし、ビツト０〜４は、テーブルが選択され
、ビツト８〜１５により特定されたコードを有する入出
力キヤラクタによつてアドレスされる度毎に特定のＣＤ
テーブルから読出されるべき５ビツトキヤラクタを示す
。第７図に於て、該書込５７命令は低レベル信号であり
、０Ｒ７００に与えられて高レベル出力信号を生じ、そ
れは導線７０２を介して４つのデコーダ／ＭＵＸ回路８
００のＡ１入力に与えられる。

説明を簡略にする目的で、１ケのデコーダ／ＭＵＸ８０
０のみが示されており、４つのデコーダは参照数字８０
２によつて表わされている。ＯＲ７００の出力はＡＮＤ
−０Ｒインバータ７０４のーつの入力に与えられる。

導線７０６上の信号ＩＣは通常は低レベルにあり、１チ
ヤネルがクリアされているときＮＯＴ７０６は条件づけ
る信号をＡＮＤ−０Ｒインバータ７０４の第２入力に与
える。ＡＮＤ−０Ｒインバータ７０４は導線７０８上に
低レベル信号を生じ、それは４つのデコーダ／ＭＵＸ回
路８００のＡ０入力に与えられる。導線７０２上の高レ
ベル信号と導線７０８上の低レベル信号との組合せは該
デコーダ／ＭＵＸを条件づけ、それ故Ａ２データ入力は
出力導線８０４へ接続され、Ｂ２データ入力は出力導線
８０６へ接続される。バス１５８上の制御ワードのビツ
ト０８〜１５はデコーダ／ＭＵＸ８００の各々のＡ２及
びＢ２入力に与えられる。制御入力１５及び１４は図示
された該デコーダ／ＭＵＸのＢ２及びＡ２入力に与えら
れ、残余のビツ口３〜０８は図示されていない３つのデ
コーダ／ＭＵＸのＢ２及びＡ２入力に与えられる。４つ
のデコーダ／ＭＵＸ８００からの８ケの出力は、８ケの
ＮＯＴ回路８０８を通過して信号１／０１５乃至１／０
０８となる。

第６図に於て、これらの信号はケーブル８１０を経て４
つのテーブルの内の１つのアドレスを選択するためＣＤ
メモリに与えられる。何れのテーブルがアドレスされる
かを選択する回路が第８図の右側部分に示されている。

制御バス１５８からの制御ワード・ビツト０５及び０６
はＭＵＸ８１２のＣ１及びＤ１入力に与えられる。信号
１Ｃはチヤネル・タリア動作の間を除き低レべルであり
、従つてＭＵＸは付勢される。導線７０８上の信号は書
込み５７動作の間低レベルにあり、それ故上述の如くＭ
ＵＸ８１２のＡ１，Ｂ１，Ｃ１，Ｄ１入力はＡ，Ｂ，Ｃ
及びＤ出力に接続されている。ＭＵＸ８１２のＣ出力は
ＯＲ８１４を通過して２つのＡＮＤ８１６及び８１７の
ーつの入力に与えられる。ＭＵＸ８１２のＤ出力はＯＲ
８２０を介してＡＮＤ８１７の１つの入力と更なるＡＮ
Ｄ８１８のーつの入力に与えられる。ＭＵＸ８１２のＣ
出力は直接にＡＮＤ８１８の１つの入力及び更なるＡＮ
Ｄ８１９の１つの入力に与えられている。ＭＵＸ８１２
のＤ出力は直接にＡＮＤ８１６及び８１９の第２入力に
与えられている。各ＡＮＤ２１６〜８１９の出力は、参
照数字８２２により集合して表わされている４ケのＡＮ
Ｄのーつの入力に与えられている。該ＡＮＤ８２２は書
込み５７動作の間高レベルにある導線７１０上の信号５
０−Ｌ１５によつて更に状態づけられる。４つのＡＮＤ
８２２からの出力信号はＣＤ ＴＡＢＬＥ ＳＥＬＥＣ
Ｔ信号である。

これらの信号はバス８２４を介してＣＤメモリ６００へ
与えられて、ＣＤメモリに於ける何れのテーブルがバス
８１０上に現われているアドレスによりアドレスされる
のかを選択する。該ＣＤメモリは、それが導線７１２上
の書込み付勢信号を受け取るまでその中にデータを書込
ませることができない。

此の信号は第７図に由来する。導線上の信号ＳＹＮＣ
ＡＣＫは、タイミング及びシーケンス制御回路１２０に
より発生され、ＴＰ８乃至ＴＰ１４に於て高レベルにあ
る。此の信号はＮＯＴ７１４により反転されてＡＮＤ７
１６の１つの入力に与えられる。該ＡＮＤは低レベル書
込５７命令により更に条件づけられて導線７１８上に高
レベル出力を生じ、それはＮＯＴ７２０及びＯＲ７２２
を通過してＡＮＤ７２４の１つの入力を条件づける。低
レベル・タイミング・パルスＴＰ１３〜１４ＮＯＴ７２
６を介してＡＮＤ７２４の第２入力に与えられ、それ故
該ＡＮＤは低レベル信号書込み付勢ＣＤテーブル（ＷＥ
ＣＤ ＴＡＢ）を生ずる。此の信号は導線７１２を介
して与えられてＣＤメモリ６００を付勢し、それ故メモ
リへの書込は時間ＴＰ１３〜１４の間に行なわれる。Ｃ
Ｄメモリヘ書込まれる５ケのデータ・ビツトはバス１５
８上の制御ワードのビツト０〜４である。

これらのビツトは５ケのＮＯＴ８２６に与えられ、そこ
でそれらは反転されて信号１／０００〜Ｉ／００４にな
る。これらの信号はバス８２８を介してＣＤメモリ６０
０のデータ入力に与えられる。Ｃ■テーブルのロード 書込５０命令はＣＩメモリ６０２をロードするのに用い
られる。

ＣＭＭ／ＳＰＭインタフエイスは命令書込５０を発生し
、制御バス１５８上に第８Ｂ図に示されたフオーマツト
を持つ制御ワードを乗せる。ＣＩテーブルに特定のアド
レスをロードするのに、実際は２つの制御ワードが必要
である。ロードは第１の書込５０動作によつて達成され
、その動作で該制御ワードのビツト１４はＯであり、従
つて該制御ワードのビツト０〜７が選択されたアドレス
の８ケの最下位ビツトにロードされるべきことを特定す
る。これに続いて第２の書込５０動作が行なわれ、この
動作で該制御ワードのビツト１４は１であり、それによ
つて制御ワードのビツト０〜３が選択されたアドレスの
４ケの最上位ビツトにロードされるべきことを示す。該
制御ワードのビツト８及び９は、４つのテーブルの内の
何れがロードされるべきアドレスを含むかを定義し、制
御ワードのビツト１０〜１３はロードされるべきアドレ
スを定義する。ＣＭＭ／ＳＰＭインタフエイスからの書
込５０命令は第７図に投入され、既述の書込５７命令と
同様の態様でＯＲ７００に与えられる。

斯くて０Ｒ７００及びＡＮＤ−０Ｒインバータ７０４か
らの出力信号は導線７０２及び７０８に現われて、ＣＤ
テーブルをロードするのと同様にしてデコーダ／ＭＵＸ
８００を条件づける。即ち、Ａ１及びＢ１入力が選択さ
れ、その結果制御ワードのビツト０８〜１５は該デコー
ダ／ＭＵＸを通過して信号１／００８乃至１／０１５を
発生する。該信号１／０１５は第７図に与えられ、そし
て該制御ワードのビツト１５はＯであるので、信号１／
０１５は高レベルにある。

該信号はＮＯＴ７２８を通過し、そしてＡＮＤ７３０の
１つの入力を条件づける。ＡＮＤ７３０の第２入力は書
込５０命令により条件づけられ、従つてＡＮＤ７３０は
導線７３２上に高レベル出力信号５０・Ｌ１５を生ずる
。第６図に於て、この信号はＮＯＴ６０９の入力及びＯ
Ｒ６１０，６１１，６１２及び６１３の各々のーつの入
力に与えられる。信号１／０１０及至１／０１３は夫々
ＯＲ６１０乃至６１３の第２入力に与えられる。従つて
ＯＲ６１０〜６１３の出力は制御ワードのビツト１０乃
至１３に含まれる値に相当する信号の組合せである。こ
れらの信号は、５ケのＯＲ６１６の内の４ケヘバス６１
５を介して与えられ、第５のＯＲはＮＯＴ６０９の出力
を受け取る。４ケのＯＲの出力はバス６１７を経てＣＩ
メモリ６０２へ与えられる前に４ケのＮＯＴ６１８を通
過する。

該４つの信号の組合せはＣＩメモリに於けるテーブルの
１６アドレスの内の１つを選択する。ＮＯＴ６０９の出
力はＯＲ６１６の内の１つを通過するが、ＣＩメモリへ
のアドレス信号として与えられない。その代り、それは
信号ＣＣ０４となり、そしてそれは第９図に与えられて
その図に於ける幾つかのゲート機能を可能にさせる。他
のＯＲ６１６の出力は信号ＣＣ００〜ＣＣ０３であり、
それらは第９図に与えられる。該ＣＩテーブルを付勢す
るために、ＡＮＤ７３０の出力はＮＯＴ７３０及びＯＲ
７３６を通過してＡＮＤ７８３のーつの入力に至る。

信号ＴＰ１０〜１４は各マイナ・サイクルのＴＰ１０〜
１４の間高レベルにあり、ＡＮＤ７３８を更に条件づけ
る。ＡＮＤ７３８からの結果的な低レべル出力はＮＯＴ
７４０により反転されて信号ＣＩＴＡＢＬＥＥＮになる
。この信号は第６図に与えられ、そこでそれは導線７１
２を通過して、ＣＩメモリに於けるテーブルへの読出し
ゲートを付勢する。本説明の目的に関して、比の読出し
は利用されない。第８Ｂ図に示された如く、制御ワード
のビツト０８及び０９は何れのテーブルがロードされる
かを決定する。

第８図に於て、制御ビツト０８及び０９はデコーダ／Ｍ
ＵＸ８００を通過して信号１／０８及びＩ／０９となる
。これらの信号は導線８３２及び８３４によりＭＵＸ８
１２のＡ１及びＢ１入力に与えられる。前述の如く、Ｍ
ＵＸ８１２のＳ０ターミナルに与えられる導線７０８の
信号は低レベルにあるから、該ビツトＩ／００８及びＩ
／００９はＭＵＸ８１２を通過して出力導線８３６及ぴ
８３２上に信号ＳＥＬ０及びＳＥＬ・１として現われる
。第７図に於て、これらの信号は４つのＸ出力と４つの
Ｙ出力を有するデコーダ７４４のアドレス入力に与えら
れる。該デコーダのＸデータ入力は高レベル電圧源に接
続され、ＳＸ入力は低レベル源に接続されており、それ
故、Ａ０及びＡ１に与えられる信号の組合せに依存して
、バス７４６に於ける４つのＸ出力の１つは低レベルに
ある。バス７４６上の信号は第６図に与えられ、そこで
それはＣ１メモリ内の４つのテーブルの内の１つを選択
する。第７図に於て、信号ＳＹＮＣＡＣＫがロード動作
の間高レベルになると、それはＮＯＴ７１４に於て反転
され、デコーダ７４４のＳＹ入力に与えられる。

これが該デコーダを付勢して、入力Ａ０及びＡ１に与え
られるアドレス信号の組合せに依存してバス７４８に於
ける４つの出力ラインの内の１つにＹ入力に於ける低レ
ベル信号を導びく。書込５０動作が実行されており、該
制御ワードのビツト１５がＯであるから、ＡＮＤ７３０
の両入力は低レベルにあり、従つて該ＡＮＤの高レベル
出力はＮＯＴ７３４を通過して検出器７４４の４つのＹ
入力を条件づける。デコーダ７４４の４つのＹ出力は４
つのＡＮＤ７５０に与えられ、そして各ＡＮＤ７５０の
第２入力は低レベル・タイミング信号ＴＰ１３〜１４に
より条件づけられる。ＡＮＤ７５０の出力は４つのＡＮ
Ｄ７５２及び更に４つのアンド７５４に与えられる。第
８図に由来する信号１／０１４はＡＮＤ７５２の各々の
１つの入力に与えられる。信号１／０１４はＮＯＴ７５
６を通過してＡＮＤゲート７５４の各々へ与えられる。
該制御ワードのビツト１４がＯであれば、該信号１／０
１４は高レベルにあり、従つてＡＮＤ７５２の全てを条
件づける。

ＡＮＤ７５２の１つは低レベル出力信号ＷＥＣＩ ＴＡ
ＢＬＥ（０〜７）を生じ、そしてこの信号は第６図に与
えられ、そこでそれは選択されたテーブルのビツト位置
００及至０７を付勢する。一方該制御ワードのビツト１
４が１であれば、信号１／０１４は低レべルであり、該
信号はＮＯＴ７５８を通過して４つのＡＮＤ７５４を条
件づける。ＡＮＤ７５４の内の１つは低レベル出力信号
ＷＥＣＩＴＡＲ（０８〜１１）を生じ、そして此の信号
は第６図に与えられ、そこでそれは４つのテーブルの内
のーつのビツト位置８及至１１への書込を可能にさせる
。ビツト０〜３かビツト０〜７かの何れかを制御バス１
５８からＣＩメモリヘゲートするための回路は第８図の
右側部分に示されている。制御ビツト００〜０４は制御
バス１５８から５つのＮＯＴ８２６を通過して信号１／
０００〜Ｉ／００４になる。これらの信号は第６図に与
えられ、そこでそれらはバス８４２を介して該メモリの
ビツト００乃至０４のデータ入カヘ送られる。該制御ワ
ードのビツト１４が１であれば、それ故該メモリのビツ
ト０８〜１１のみが書込付勢信号を受信していれば、信
号１／０００〜Ｉ／００３のみが該メモリに投入され、
これらのビツトは、該アドレス・テーブル・ワードのビ
ツト位置０８〜１１に入る。一方該制御ワードのビツト
位置１４がＯであれば、信号１／０００〜Ｉ／００４の
全てが該アドレス・テーブル・ワードに投入されるが該
ワードのビツト位置０〜４に入る。加うるに、該アドレ
ス・テーブル・ワードのビツト位置０５，０６，０７は
下記の如く満たされる。該制御ワード・バス１５８から
のビツト位置０７はＮＯＴ８４４に接続され、そしてこ
のＮＯＴの出力は信号１／００７である。

比の信号は第６図に与えられて、そこでそれはバス８４
２を介して該アドレス・テーブル・ワードのビツト位置
０７へ至る。制御ワード・バス１５８からのビツト位置
０５及び０６はＭＵＸ８１２のＣ１及びＤ１入力に接続
されており、そして該ＭＵＸのＳ０入力に与えられてい
る信号は低レベルであるから、これらの信号は該ＭＵＸ
（７）Ｃ及びＤ出力に現われる。該信号はＯＲ８１４及
び８２０を通過して信号１／００５及びＩ／００６とな
る。これら後者の信号は第６図に与えられ、そこでそれ
はバス８４２を通過して該アドレス・テーブル・ワード
のビツト位置０５及び０６に至る。ＣＤ及びＣＩテーブ
ルの通常動作 １マイナ・サイクルに於て、該ＣＤメモリが１入カポー
トにサービスしているとき、該メイン・メモリ１１０の
組立／分解領域２１０〜３１０からビツト０１〜０８に
よつてそれはアドレスされる。

一方、該ＣＤメモリが出力ポートにサービスしている１
マイナ・サイクルに於て、それはビツ卜００〜０７によ
りメイン・メモリ１１０の蓄積領域からアドレスされる
。メイン・メモ１月００に於ける制岬ワードからのバイ
ト１のビツト０２は、その制御ワードによつて制御され
ているポー卜が入カポートであるか又は出力ポートであ
るかを特定する。該制御ワードが入カポートと関連して
いるとき、該信号ＲＢＹＴＥ１ ０２（第７図）は低レ
ベルにあり、ＮＯＴ７０６により反転されてＯＲ７００
へ高レベル信号を与える。此のＯＲはまた、命令ＷＲＩ
ＴＥ５０及びＷＲＩＴＥ５７がアクチブでないので、他
の入力にも低レベル信号を受け取る。０ＲＴ００は導線
７０２上に低レベル出力信号を生じ、それはデコーダ／
ＭＵＸ８ＯＯのＡ１アドレス入力に与えられる。

加うるに、０ＲＴ００の低レベル出力はＡＮＤ−０Ｒイ
ンバータＴＯ４への第２ＡＮＤ入力をプロツクし、その
結果導線ＴＯ８上に高レベル信号が現われる。此の信号
はデコーダ／ＭＵＸ８ＯＯのＡＯ入力に与えられる。導
線ＴＯ８上の高レベル信号と導線ＴＯ２上の低レベル信
号との組合せはデコーダ／ＭＵＸ８ＯＯを付勢し、その
結果Ａ１及びＢ１入力は出力８０４及び８０６に接続さ
れる。斯くて組立／分解領域からのビツト０１〜０８は
ＭＵＸ８ＯＯをゲートされて通過し、ＮＯＴ８Ｏ８によ
る反転の後アドレス信号Ｉ／００８〜Ｉ／ ０１５にな
る。これらの信号は第６図に於けるＣＤ・メモリに与え
られて４つのＣＤテーブルの各々に於ける一つをアドレ
スする。選択される特定のＣＤテーブルは、該メイン・
メモリ１１０内の制御ワードのバイト２のビツト０６及
び０７により決定される。

第８図に於て、バイト２のビツト０６及び０ＴはＭＵＸ
８ｌ２のＣＯ及びＤＯ入力に与えられる。導線ＴＯ２上
の信号は前述の通り低レベルであり、それ故これらの入
力は、ＭＵＸ８ｌ２のＣ及びＤ出力に導びかれる。ＭＵ
Ｘ８ｌ２のＣ及びＤ出力は０Ｒ８１４及び８２０並びに
ＡＮＤ８ｌ６〜８１９によりデコードされて、４つのＡ
ＮＤ８ｌ２の内の１つの入力導線を付勢する。このとき
導線ＴＩＯ上の信号は高レベルにあり、それ故ＡＮＤ８
２２の内の１つは１つの出力信号を生じ、それはバス８
２４を介して与えられてＣＤメモリ６００に於けるテー
ブルの内の１つを選択する。バス８２４上のＣＤテーブ
ル選択信号とバス８４２上のアドレス信号との組合せは
、（’ Ｄメモリに於ける選択されたテーブルから選択
されたアドレスを読出すのに充分である。

該メモリは５ビツト・ワードを出力し、それは０Ｒゲー
ト６１６を通過して信号ＣＣＯＯ及至ＣＣＯ４になる。
後述の如く、これらの信号は第９〜１１図のゲート回路
に与えられて幾つかの機能を制御する。更に、選択され
たＣＤメモリ・ワードの４つの低順位出力ビツトは４つ
のＮＯＴ６ｌ８を介して与えられてＣＩメモリ６０２に
於ける４つのテーブルの各々に於ける１６ケの１２ビツ
ト・ワードの内の１つをアドレスする。選択される特定
のテーブルは、メイン制御ワードに於けるバイト３のビ
ツト０６及び０７により決定される。

第８図に於て、バイト３のビツト０６及び０ＴはＭＵＸ
８ｌ２のＡＯ及びＢＯ入力に与えられる。導線ＴＯ２上
の信号は低レベルにあるので、該バイト３のビツト０６
及び０Ｔ信号はＭＵＸ８ｌ２を通過して信号ＳＥＬＥＣ
ＴＯ及びＳＥＬＥＣＴｌになる。第Ｔ図に於て、信号Ｓ
ＥＬＥＣＴＯ及びＳＥＬＥＣＴＩはデコーダＴ４４のア
ドレス入力に与えられる。信号書込５０は高レベルにあ
るから、ＡＮＤ７３Ｏは低レベル出力信号を生じ、それ
はＮＯＴＴ３４により反転されてデコーダＴ４４のＹ入
力に高レベル信号を与える。従つて、該デコーダのアド
レス入力に与えられる信号の組合せに拘りなく、全Ｙ出
力は高レベルに留まり、ＡＮＤゲートＴ５Ｏをプロツク
してＣＩテーブルのＷＲＩＴＥＥＮＡＢＬＥを妨げる。
一方該デコーダのＸ入力が高レベル電圧に接続され、そ
れ故信号ＳＥＬＯ及びＳＥＬＩの組合せに依存して、バ
スＴ４６に於ける４つの導線の１つに低レベル信号を生
ずる。この信号はバス７４６を介して該ＣＩメモリに与
えられ、該ＣＩメモリ内の何れのテーブルがＣＤメモリ
からの信号に応答して読出されるワードを持つているか
を選択する。出力ポートに関連するＣＤ及びＣＩテーブ
ルのアドレスは下記の例外を除いて入カポートの場合と
本質的に同等である。

出力ポートの場合、バイト１のビツト０２は低レベルに
ある。第Ｔ図に於て、信号バイト１０２はＡＮＤ−０Ｒ
インバータＴＯ４の一つの入力を付勢する。０ＲＴ００
への全人力は高レベルにあり、得られた低レベル出力信
号はＮＯＴＴ６２により反転されてＡＮＤ−０Ｒインバ
ータＴＯ４の第２入力を条件づける。

低レベル出力信号が導線７０８上に生じ、デコーダ／Ｍ
ＵＸ８ＯＯのＡＯアドレス入力として与えられる。０Ｒ
Ｔ００の低レベル出力は導線ＴＯ２を介してデコーダ／
ＭＵＸ８ＯＯのＡ１アドレス入力に与えられ、導線ＴＯ
２及び７０８上の信号の組合せは、該デコーダ／ＭＵＸ
のＡＯ及びＢＯ入力をその出力として選択する。

第８図に示されているように、メイン・メモリの蓄積領
域のビツト００〜０７はデコーダ／ＭＵＸ８００のＡ０
及びＢ０入力に与えられる。デコーダ／ＭＵＸ８００の
出力は、前出の入力動作と同様にしてＣＤメモリヘアド
レス入力として与えられる。ＣＤテーブル選択、及びＣ
Ｉテーブル・アドレス並びに選択は入力動作に於けると
同様に達成される。蓄積領域４１０に於ける出力キヤラ
クタはそれに付加されたパリテイ・ビツトを持たないが
、組立／分過領域２１０〜３１０に於ける入カキヤラ夕
夕はそれを持つているので、同一の意義（ｓｉｇｎｉｆ
ｉｃａｎｃｅ）を有する出力キヤラクタと入カキヤラク
タとは、パリテイ・ビツトが１であるときＣＤテーブル
に於ける異なつた位置をアドレスすることが理解される
。

ＣＤテーブルのクリア 該ＣＤテーブルは、１メジヤ・サイクルの間、タイミン
グ及び走査制御回路１２０によつて１群としてクリアさ
れ得る。

該回路は高レベル信号ＩＣを発生し、一方該走査カウン
タは全アドレスを通じて連続的にステツプする。第７図
に於て、信号■ＣはＡＮＤ−０Ｒインバータ７０４をブ
ロツクし、ＯＲ７００に高レベル出力を生じさせ、その
結果導線７０２及び７０８上の信号は両方とも高である
。第８図に於て、これらの信号は、該タイミング及び走
査制御回路により与えられたタイミング信号Ａ，Ｂ，Ｃ
，Ｄ，ＥＥ，ＦＦ，ＧＧ及びＣＯＮＴＣＯＮＦ００を有
する処のＤ／ＭＵＸ８００のＡ３及びＢ３入力を選択す
る。斯くて、信号１／００８〜Ｉ／０１５はＣＤテーブ
ルに於ける位置を連続してアドレスする。第８図に於て
、高レベル信号１ＣはＭＵＸ８１２を滅勢し、その結果
その全出力は低レベルにある。これらの出力は、０Ｒ８
１４及び８２０に与えられた信号■Ｃと組合わせられて
、４つのＡＮＤ８２２を付勢して、４つのＣＤテーブル
の全てを選択する。このとき該信号（５０−Ｌ１５）は
高であり、ＡＮＤ８２２の全てを付勢する。第７図に於
て、該信号■ＣはＮＯＴ７０６及びＯＲ７２２を通過し
てＡＮＤ７２４を付勢する。各マイナ・サイクルの時間
ＴＰ１３〜１４に、該ＡＮＤは信号ＷＲＩＴＥＥＮＡＢ
ＬＥＣＤＴＡＢＬＥを生ずる。バス１５８上にデータは
何もないので、信号１／０００〜１／００４（第８図）
は高レベルにあつて、各ＣＤテーブルワード内にそれが
アドレスされるときＯを書込む。第９〜１１図は、ＣＤ
メモリからの出力ビツトＣＣ００〜ＣＣ０４をデコード
し、またＣＩメモリからの出力ビツトＣ■００〜ＣＩｌ
１をデコードして若干のゲート機能を制御するゲート回
路を示している。

しかし、該回路を詳細に述べる前に、次の概説に留意さ
れたい。ＣＤテーブルから読出される各ワードのビツト
００〜０３は、該ワードのビツト４が二進０であるとき
或る種のハード・ワイヤ機能を制御する。

それらが制御する異なつたコードと機能とは次の如くで
ある。その他 不作動 ＣＤテーブルから読出されるワードのビツト０４が二進
０であるとき、ビツト００〜０３は次の如きハード・ワ
イヤ機能を行なわせる。

加うるに、ビツト４が二進１であるとき、ビツ卜００〜
０３は、メイン制御ワードに於けるバイト３のビツト０
６及び０７によつて指定されたＣＩテーブルに於ける１
６アドレスの内の１つをアドレスする。

該ＣＩテーブルから読出されたワードの各ビツ卜は実行
さるべき別の機能又は動作を制御する。

これらの機能が以下に論ぜられる。ＣＩワードに於ける
所与のビツトが二進１であるとき、それは対応する動作
を行なわせる。ビツトの異なつた組合せはＣＩテーブル
からワードが読出される度毎に実行さるべき幾つかの機
能を行なわせるための組合わせであり得る。第９〜１１
図を参照すると、ＣＤ及びＣＩテーブルの出力はＥ０Ｃ
時を除いて有効にブロツクされている。

信号ＥＯＣ及びＶＡＬＩＤＤＡＴＡＲＥＣＥＩＶＥＤが
第９図に於けるＡＮＤ９００を付勢するのはＥＯＣ時に
於てのみである。他の全ての時に、ＡＮＤ９００の出力
は高レベルにあり、ＡＮＤ９０１をブロツクする。ＡＮ
Ｄ９０１の低レベル出力はＡＮＤ９０２及び９０３をブ
ロツクする。ＡＮＤ９０３の出力は信号ＤＬＥＦ−ＲＦ
ＬＡＧ０２であり、この信号は第１０図に与えられて、
ＡＮＤ１０００をブロツクする。ＡＮＤ１０００の低レ
ベル出力はＡＮＤ１００１及び１００２をブロツクする
。ＡＮＤ１００１のその出力はＡＮＤ１００３のーつの
入力をブロツクする。ＡＮＤ９０１の信号はＤＬＥＦで
ある。

ＡＮＤ９０１がブロツクされるとき、この信号は第１０
図に与えられてＡＮＤ１００４，１００５及び１００６
をブロツクする。加うるに、信号ＤＬＥＦはＡＮＤ−０
Ｒインバータ１００７のーつのアンドをブロツクする。
第９図に於て、高レベル信号ＥＯＣＯＮはＯＲ９０８を
通過してＡＮＤ９０９をブロツクし、その結果信号ＣＣ
０３・０４は高レベルにある。此の後者の信号は第１０
図に与えられ、ＡＮＤ１００８及び１００９をブロツク
する。該ＥＯＣ０Ｎ信号はまた第１０図に与えられ、そ
れが高レベルにあるとき、それはＡＮＤ１０００をブロ
ツクし、導線１０１０を通過しそしてＯＲ１０１２をも
通過して低レベル信号ＦＵＮＣＴＩＯＮＤＩＳＡＢＬＥ
を発生する。

該ＦＵＮＣＴＩ０ＮＤ１ＳＡＢＬＥ信号は第９図に与え
られてＮＯＴ９０４を通過しＡＮＤ９０５を滅勢する。
ＡＮＤ９０５から得られる出力はＡＮＤ９０２及び９０
６を滅勢する。該ＦＵＮＣＴＩＯＮＤＩＳＡＢＬＥ信号
はまたＡＮＤ９０７にも与えられてこのゲートをブロツ
クする。ＡＮＤ９０７は斯くて高レべル信号ＣＩＥＮＡ
ＢＬＥ信号を生ずる。この信号はＯＲ７３６に与えられ
、そして此のＯＲの第２入力もまた高レベルにあるから
、０Ｒ７３６は低レベル出力を生じてＡＮＤ７３８をブ
ロツクする。ＡＮＤ７３８の出力はＮＯＴ７４０により
反転され、斯くて信号ＣＩＴＡＢＬＥＥＮＡＢＬＥを高
レベルに駆動する。先にも述べた様に、此の信号はＣ■
メモリの出力ゲートに与えられ、そしてそれが高レベル
にあるとき、それはＣＩメモリからの如何なる出力をも
有効にブロツクする。第９〜１１図のゲート回路は、前
述の如く全て有効にブロツクされるが、１つだけ例外が
ある。

入力動作が開始するとき、同期化が設定される必要があ
る。メイン・メモリの組立／分解領域で入来データのビ
ツトが組立てられるとき、各ビツトが挿入された後、そ
れが１ＳＹＮキヤラクタを表わし得るビツト組合せを含
んでいるか否かを判断するため此の領域は検査される。
該組立／分解領域のビツト０１〜０８はデコーダ／ＭＵ
Ｘ８００へ与えられ、上述の如き態様でＣＤテーブルを
アドレスする。該組立／分解領域に於けるビツト組合せ
がＳＹＮキヤラクタを蓄積しているＣＤテーブル・ワー
ドをアドレスするとき、１ＳＹＮキヤラクタが該組立／
分解領域に受け取られたことが推定される。該ＣＭＭの
内部で、該ＳＹＮキヤラクタはビツト組合せ１００００
により表わされる。此のコードがＣＤメモリから読出さ
れるとき、それは第９図に信号ＣＣ０４〜ＣＣ００とし
て与えられる。その３つの低順位ビツトＣＣ０２〜ＣＣ
００はデコーダ９１０のＡ２，Ａ１及びＡ０入力に与え
られる。これらの信号は全て低レベルにある。しかし、
ＡＮＤ９０２がブロツクされているので、それはデコー
ダ９１０のＡ３入力に高レベル信号を与え、その結果該
デコーダは信号ＮＵＭ８を生ずる。この信号が第１０図
に与えられて、それはＡＮＤ１０１３の１つの入力を付
勢する。第９図に於て、信号ＣＣ０４は高レベルにあり
、従つてＡＮＤ９１１の１つの入力を条件づける。該信
号ＣＣ０３は低レベルにあり、ＮＯＴ９１２による反転
の後、ＡＮＤ９１１の第２入力を条件づける。ＡＮＤ９
１１は低レベル信号ＣＣ０４・０３を生じ、これは第１
０図に与えられてＡＮＤ１０１３の第２入力を条件づけ
る。該ＡＮＤは高レベル出力信号ＳＹＮＣＨＡＲＡＣＴ
ＥＲＢｌＴＢＹＢＩＴを生じ、そして此の信号は該キヤ
ラクタ・フレーミング及びＳＹＮＣ回路に与えられて１
ＳＹＮキヤラクタが見出されたと思われることを示す。
此の信号が利用される態様及び同期化が設定される態様
が以上に記述された。一旦設定されると、エンド・オブ
・キヤラクタ・カウンタは各データ・クロツクをカウン
トし、各キヤラクタが組立てられた後ゲート９００を付
勢し、その結果ＣＤ及びＣＩメモリは付勢され得る。１
つの出力動作で、同期化は設定される必要はなく、そし
て１キヤラクタがメイン・メモリ１１０の蓄積領域内に
ロードされる１メジヤ・サイクルの後の１メジヤ・サイ
クルを生ずるマイナ・サイクルにゲート９００は付勢さ
れる。

該アドレスされたＣＤテーブルから読出されたワードの
最上位ビツトが１に等しいとき、その４つの低順位ビツ
トはＣＩテーブルに於けるワードのアドレスとして用い
られる。加うるに、下記の３つのハード・ワイヤ機能が
開始される。これらは該ＣＩテーブルに於けるエントリ
にのみ依存する命題である。１０００（ＳＹＮ） ＣＣ０４が１であり、そしてＣＣ０３〜ＣＣ００が全て
Ｏであるとき、該選択されたＣ■テーブルのワードがア
ドレスされる。

因みに、信号ＳＹＮは次の如く発生される。第９図に於
て、ＣＣ０４は高レベルにあり、ＡＮＤ９０５をブロツ
クし、従つてＡＮＤ９０６及び９０２をもブロツクする
。ＡＮＤ９０２は高レベル出力信号をデコーダ９１０の
Ａ３入力に与える。ＣＣ００乃至ＣＣ０２は全て低レベ
ルであり、これらの信号はデコーダ９１０のＡ２，Ａ１
及びＡ０入力に与えられる。デコーダ９１０は低レベル
信号ＮＵＭ８を生じ、それは第１０図に与えられてＡＮ
Ｄ１００９の１つの入力を付勢する。第９図に於て、高
レベル出力信号ＣＣ０４はＡＮＤ９０９の１つの入力を
付勢する。該低レベル信号ＣＣ０３はＮＯＴ９１２によ
り反転されてＡＮＤ９０９の第２入力を付勢する。ＡＮ
Ｄ９００からの信号ＥＯＣＯＮはＯＲ９０８で反転され
てＡＮＤ９０９を付勢し、その結果それは低レベル出力
信号ＣＣ０３・０４を生ずる。此の後者の信号は第１０
図に与えられて、ＡＮＤ１００９の第２入力を付勢する
。ＡＮＤ１００９は高レベル信号ＳＹＮＣＨＡＲＡＣＴ
ＥＲを生ずる。該ＡＮＤ１００９′０の出力はＮＯＴ１
０１４を通過して低レベル信号ＳＹＮＣＨＡＲＡＣＴＥ
Ｒになる。

１０００１（ＤＬＥ） 該ＣＤメモリから読出されたワードがこの値を有すると
き、それは選択されたＣＩテーブルに於けるワード１を
アドレスし、更に信号ＤＬＥＣＨＡＲＡＣＴＥＲを発生
する。

該ＤＬＥ（データ・ライン・エスケープ）信号は下記の
如くに発生される。第９図に於て、信号ＣＣ０２及びＣ
Ｃ０１は共に低レベルにあり、デコーダ９１０のＡ２及
びＡ１入カヘ与えられる。

高レベル信号ＣＣ００はデコーダ９１０のＡ０入力に与
えられる。信号ＣＣ０４は高レベルにあり、ＡＮＤ９０
５をブロツクし、順次ＡＮＤ９０２をもブロツクし、そ
の結果高レベル信号がデコーダ９１０のＡ３入力に与え
られる。該デコーダは信号ＮＵＭ９を生ずる。信号ＮＵ
Ｍ９は第１０図に与えられてＡＮＤ１００８の１つの入
力を付勢する。第９図に於て、高レベル信号ＣＣ０４は
ＡＮＤ９０９の１つの入力を付勢する。低レベル信号Ｃ
Ｃ０３はＮＯＴ９１２により反転されたＡＮＤ９０９の
第２入力を付勢する。ＡＮＤ９００からの信号ＥＯＣＯ
ＮはＯＲ９０８で反転されてＡＮＤ９０８を更に付勢し
てそれにより低レベル信号ＣＣ０３・０４を発生する。
この信号は第１０図に与えられて、ＡＮＤ１００８の第
２入力を付勢し、高レベル信号ＤＬＥ ＣＨＡＲＡＣＴ
ＥＲを生ずる。１０１１１（ＥＯＴ） 該ＣＩテーブルに於いてアドレスされたワードが此のコ
ードを有するとき、それは該ＣＩテーブルのワード７を
アドレスし、更に信号ＤＩＳＣＯＮＮＥＣＴ ＦＲＯＮ
ＬＩＮＥを発生する。

第９図に於てＣＣ０４，ＣＣ０２，ＣＣ０１及びＣＣ０
０は全て高レベルにあり、従つてＡＮＤ９００の４つの
入力を条件づける。低レベル信号ＣＣ０３はＮＯＴ９１
２により反転されてＡＮＤ９２０の第５の入力を条件づ
ける。導線９２２上の信号ＲＲＹＴＥ１ ０２は入力動
作が実行されているとき高レベルにあり、それ故ＡＮＤ
９２０は低レベル出力信号を生じ、それはＯＲ９２４を
通過して命令ＤＩＳＣＯ ＮＮＥＣＴ ＦＲＯＭＬＩＮ
Ｅとなる。此の命令もまた、高レベル信号イニシヤルＩ
ＣがＯＲ９２６に与えられているときはいつも発生され
る。該ＣＤテーブルからのＳＹＮ，ＤＬＥ又はＥＯＴの
１コード出力はＣＩテーブルの出力ゲートを下記の如く
付勢する。

第９図に於て、ＣＣ０４は高レベルにあり、ＡＮＤ９０
７の１つの入力を条件づける。信号ＦＵＮＣＴ１０ＮＤ
１ＳＡＢＬＥ及びＴＡＢＬＥ ＥＮＡＢＬＥは共に高レ
ベルであり、ＡＮＤ９０７の他の入力を条件づける。Ａ
ＮＤ９０７は低レベル信号ＣＩ ＥＮＡＢＬＥを生じ、
それは第７図に与えられてＯＲ７３６を通過し、ＡＮＤ
７３８を付勢する。タイミング・パルスは、インターバ
ルＴＰ１０〜１４の間のＡＮＤ７３８の第２入力を付勢
し、ＡＮＤ７３８からの低レべル出力はＮＯＴ７４０に
より反転されて信号ＣＩＴＡＢＬＥ ＥＮＡＢＬＥとな
る。この信号は第６図に与えられて、Ｃ１メモリ６０２
の出力ゲートを付勢する。ＡＮＤ９０７の出力はＯＲ９
２８をも通過して命令ＣＯＮＴＲＯＬ ＣＨＡＲＡＣＴ
ＥＲになる。

この命令は第３６図に与えられて、該制御キヤラクタの
パリテイ検査を制御する。信号ＴＡＢＬＥＥＮＡＢＬＥ
が低レベルにあり、キヤラクタ・フレーミング及びＳＹ
ＮＣ動作の間に最初の有効キヤラクタが見出された後ま
でＡＮＤ９０７をブロツクするので、ＮＯＴ１０１４か
ら得られた命令ＳＹＮ ＣＨＡＲＡＣＴＥＲはＯＲ９２
８へも与えられ、その結果命令ＣＯＮＴＲＯＬＣＨＡＲ
ＡＣＴＥＲが該パリテイ検査回路へ与えられて最初にフ
レームされた（即ち第２番目に受け取られた）ＳＹＮキ
ヤラクタのパリテイの検査を制御する。命令ＣＯＮＴＲ
ＯＬＣｌ−［ＡＲＡＣＴＥＲはまた第１０図にも与えら
えて、ＡＮＤ１０２０の１つの入力を付勢する。

ＡＮＤ１０２０の出力は信号Ｃ０ＮＴＲ０ＬＣＨＡＲＡ
ＣＴＥＲＲＥＱＵＥＳＴである。

此の信号は該メイン・メモリのＩ／０リクエスト領域内
に負荷され、そしてＣＤテーブルをアドレスするキヤラ
クタが外部的に特定されたアドレスにより該ＳＰＭに於
ける特別の位置へ転送されるようにさせるために引続い
て用いられる。通常はＣＤテーブルをアドレスし、そし
てＣＩテーブルを順次アドレスさせる全てのキヤラクタ
は信号ＣＯＮＴＲＯＬＣＨＡＲＡＣＴＥＲＲＥＱＵＥＳ
Ｔを発生させる。しかし、該キヤラクタがＳＹＮ，ＤＥ
Ｅ又はＥＯＴキヤラクタの何れか１つであるときは、信
号ＣＯＮＴＲＯＬＣＨＡＲＡＣＴＥＲＲＥＱＵＥＳＴは
発生されない。ＮＯＴ１０１４の出力は１ＳＹＮキヤラ
クタがＣＩテーブルをアドレスするときＡＮＤ１０２０
をブロツクする。検出されたキヤラタタがＤＬＥである
ときは、ＡＮＤ１００８の高レベル出力はＮＯＴ１０２
２により反転されてＡＮＤ１０２０をブロツクする。Ｃ
Ｉテーブルに於けるアドレスされたワードのビツト２が
セツトされるとき、これは通常入カデータ・リクエスト
により制御キヤラクタがＳＰＭへ転送されるべきことを
示す。信号Ｃ１０２はＮＯＴ１０２４により反転され、
この状況に於てＡＮＤ１０２０をブロツクする。該ＣＤ
テーブルから読出されたワードの高順位ビツト（ＣＣＯ
４）がＯであれば、下記の如く幾つかの・・−ド・ウエ
ア機能を開始する。

００１１（キヤラクタ阻止） 此のコートは、受信されたキヤラクタがホスト・コンピ
ユータベ転送されるべきでないことを示し、従つてそれ
はメイン・メモリ１１０からＳＰＭへ送られない。

出力動作に於て、此のコードは何等の活動をも生じさせ
ない。命令ＳＵＰＰＲＥＳＳＣＨＡＲＡＣＴＥＲは下記
の如くに発生される。第９図に於て、信号ＣＣ０４は低
レベルにあり、ＡＮＤ９０５の１つの入力を条件づける
。ＡＮＤ９０５の他の入力は、信号ＦＵＮＣＴＩＯＮＤ
ＩＳＡＢＬＥが高レベルにあるので条件づけられている
。

ＡＮＤ９０５の出力はＡＮＤ９０６の１つの入力を条件
づける。信号ＣＣ０３は低レベルにあり、それ故ＮＯＴ
９１２の出力はＡＮＤ９０６の第２入力を付勢する。

信号ＲＤＬＥＦＬＡＧは低レベルにあり、その結果ＮＯ
Ｔ９３０の出力はＡＮＤ９０６の第３入力を条件づける
。

最後に信号ＴＡＢＬＥ ＥＮＡＢＬＥは高レベルにあシ
、従つてＡＮＤ９０６を更に条件づけ、その結果それは
デコーダ９３２のＡ３入カへの低レベル出力信号を生ず
る。高レベル信号ＣＣ００及びＣＣＯ１はデコーダ９３
２のＡ２及びＡ１に入力に与えら江一方低レベル信号Ｃ
Ｃ０２が該デコーダのＡ２の入力に与えられる。

従つて該デコーダは出力信号ＤＩＧＩＴ３を生ずる。第
１１図に於て、此の信号はＯＲ１１００及び１１０１を
通過して命令ＳＵＲＰＰＲＥＳＳＣＨＡＲＡＣＴＥＲと
なる。この命令は第２３図′ ｙに与えられて、組立て
られた入カキヤラクタが組立／分解領域からメイン・メ
モリ１１０の蓄積領域へ転送されるのを制御するゲート
回路をブロックする。

従つて、該メモリの組立／分解領城から該キヤラクタが
読出されるとき、それは消失する。０１００（スメート
●エンド） このコードは、単一のキヤラクタ転送（ＡＣＫ又はＮＡ
Ｋの如き）として受信され又は送信され得るキヤラクタ
を同定し、その結果適切な状態がホスト・コンピユータ
に報告され得るようにさせる為に用いられる。

この機能は、キヤラク夕が指定されたメツセージのスメ
ートとメツセージ●キヤラクタのエンドとの間に生ずる
とき開始されない。該命令ＳＴＡＲＴ−ＥＮＤは下記の
如く発生される。第９図に於て、ＡＮＤ９０６への全入
力は、ＳＵＰＰＲＥＳＳ ＣＨＡＲＡＣＴＥＲコードの
場合と同様に条件づけられている。ＡＮＤ９０６は低レ
ベル出力をデコーダ９３２のＡ３入カヘ与えている。

信号ＣＣＯ０及びＣＣＯ１は共に０であＶ１低レベル信
号をデコーダ９３２のＡ０及びＡ１入力に与え、一方Ｃ
Ｃ０３は入力Ａ２に高レベル信号を与える。デコーダ９
３２は低レベル信号ＤｌＧＩＴ４を生じ、この信号は第
１１図に与えられてＡＮＤ１１０２の１つの入力を条件
づける。信号ＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＢ
は高レベルにあり、指定されたメツセージ●キヤラクタ
のスタートとメツセージ●キヤラクタのエンドの間のイ
ンターバルの間ＡＮＤ１１０２をブロツクする。

それ臥外はそれは低レベルにあり、それ故信号ＤＩＧＩ
Ｔ４が生ずるとき、ＡＮＤ１１０２は高レベル出力信号
を生ずる。ＡＮＤ１１０２のその出力はＯＲ１１０３及
び１１０４を通して命令ＥＮＤ ＯＦＭＥＳＳＡＧＥと
なる。

ＡＮＤ１１０２のその出力はまたＮＯＴ１１０５及びＯ
Ｒ１１０６をも通過して命令ＳＴＡＲＴ ＯＦ ＭＥＳ
ＳＡＧＥとなる。０１０１（モニタ） このコードは、送信又は受信の際、表わされるべき状態
を生ぜめるキヤラクタを同定する。

受信されたキャラクタの場合には、該キヤラクタは状態
が報告される前に蓄積される。出力キヤラクタの場合に
は、該キヤラクタが送信される前に状態が蓄積される。
該ＭＯＮＩＴＯＲ命令は下記の如σＵくに発生される。

第９図に於て、ＡＮＤ９０６からの低レベル出力は、低
レペル信号ＣＣＯ１及び高レベル信号ＣＣＯＯ及びＣＣ
０２との組合せで、デコーダ９３２に信号ＤＩＧＩＴ５
を生ぜしめる。第１１図に於て、信号ＤＩＧ１Ｔ５はＯ
Ｒ１１０７を通過して命令ＭＯＮＩＴＯＲとなる。１０
１０（エンド・キヤラクター） このコードはキヤラクタがＤＬＥに直ちに引続いて送信
され又は受信されるとき、側えはＤＬＥ０又はＤＬＥ１
の如き２つのキヤラクタ・シーケンスの終了を示すーつ
のキャラクタを同定する。

この機能は、メツセージの指定されたスタートと、メツ
セージ●キヤラクタのエンドとの間にシーケンスが生ず
るとき開始されない。ＥＮＤＣＨＡＲＡＣＴＥＲ命令は
次の如く発生される。

第９図に於て、先行キヤラクタがＤＬＥであれば、信号
Ｒ ＤＬＥ ＦＬＡＧは高レベルにある。従つてＮＯＴ
９３０の出力はＡＮＤ９０１の１つの入力を条件づける
。ＡＮＤ９０１は信号ＥＯＣＯＮによク条件づけられて
高レベル出力信号を生じてＡＮＤ９０２を付勢する。信
号ＣＣ０３は高レベルにありＡＮＤ９０２の第２入力を
条件づける。信号ＦＵＮＣＴＩＯＮ ＤＩＳＡＢＬＥは
高レベルにあり、その結果ＮＯＴ９０４の出力はＡＮＤ
９０５を条件づけ、そしてそれは低レベル信号ＣＣ０４
により更に条件づけられる。ＡＮＤ９０５の出力はＡＮ
Ｄ９０２の第３入力を条件づけ、その結果低レベル信号
がデコーダ９１０のＡ３入力に与えられる。ＣＣ００及
びＣＣ０２はデコーダ９１０のＡ０及びＡ２入力に低レ
ベル入力信号を与え、一方信号ＣＣ０１はＡ１入力に高
レペル信号を与える。デコーダ９１０は信号ＮＵＭ２を
生じてそれは第１１図に与えられ、ＮＯＴ１１０８を通
過してＡＮＤ１１０９の１つの入力を条件づける。信号
ＴＡＢＬＥ ＥＮＡＢＬＥはまた、このとき高であｂ．
ＡＮＤ１１０９の第２入力を条件づける。エンド●オブ
●キヤラクタがメツセージのスタートとメツセージ・キ
ヤラクタのエンドとの間に生じないときは、信号ＭＥＳ
ＳＡＧＥ ＣＯＮＴＲＯＬＦＬＡＧＢはＮＯＴ１１１０
による反転の後高レべルにあり、ＡＮＤ１１０９の第３
入力を条件づける。ＡＮＤ１１０９の出力はＯＲ１１０
４を通過してＥＮＤＯＦＭＥＳＳＡＧＥとなる。１０１
１（ＬＲＣ中止） σ１ このキャラクタは、ＤＬＥに直ちに引続くとき、ＲＥＳ
ＵＭＥ ＬＲＣシーケンスが検出されるまでＬＲＣ検査
又は発生を中止させる。

命令ＳＵＳＰＥＮＤ ＬＲＣは下記の如く発生される。

第９図に於て、ＡＮＤ９０２は、ＥＮＤＣＨＡＲＡＣＴ
ＥＲコードの場合と同様にして付勢され、斯くて低レベ
ル信号をデコーダ９１０のＡ２入力に与える。

低レベル信号ＣＣ０２及び高レベル信号ＣＣＯ０及びＣ
Ｃ０１は該デコーダのＡ２，Ａ１及びＡ０入力に与えら
れる。デコーダ９１０は低レベル出力信号ＮＵＭ３を生
じ、それは第１１図に与えられてＡＮＤ１１１１の１つ
の入力を条件づける。ＭＥＳＳＡＧＥ ＣＯＮＴＲＯＬ
ＦＬＡＧＢがセツトされるとき、ＮＯＴ１１１０の出力
はＡＮＤ１１１１の第２入力を条件づけ、そしてそれは
高レベル出力信号を排他的ＯＲ１１１２に対して生ずる
。

信号ＣＩ１１・ＤＬＥ Ｆが高レベルにあれば、ＮＯＴ
１１１３は低レベル信号を排他的０Ｒ１１１２の第２入
力に与える。従つて、ＡＮＤ１１１１が高レベル出力信
号を生ずるとき、排他的０Ｒ１１１２は高レベル命令Ｓ
ＵＳＰＥＮＤ ＬＲＣを生ずる。１１００（ＬＲＣ回路
） このコードは、その直前をＤＬＥ＆ｌ（：よつて先行さ
れるとき、ＬＲＣ検査又は発生を回復させる。

命令ＲＥＳＵＭＥ ＬＲＣは下記の如くに発生される。
第９図に於て、ＡＮＤ９０２はＳＵＳＰＥＮＤＬＲＣ及
びＥＮＤＣＨＡＲＡＣＴＥＲの場合と同様にして付勢さ
れ、斯くて低レベル信号をデコーダ９１０のＡ３入力に
与える。

該デコーダのＡＯ及びＡ１入力に与えられた信号ＣＣＯ
０及びＣＣ０１は共に低レベルにあｂ１一方該デコーダ
のＡ２入力に与えられた信号ＣＣ０２は高レベルにある
。該デコーダは従つて命令ＲＥＳＵＭＥ ＬＲＣを生ず
る。１１０１（モニタ） このコードは、その直前をＤＬＥにより先行されるとき
、上述の０１０１コードと同等に機能する。

このＭＯＮＩＴＯＲ命令は下記の如く発生される。第９
図に於て、ＡＮＤ９０２はＥＮＤ ＣＨＡＲＡＣＴＥＲコードに関して上に述べた如くに付
勢され、デコーダ９１０のＡ３入力に低レべル信号を与
える。

Ａ０及びＡ２入力は高レベル信号ＣＣ００及びＣＣ０２
を受信し、一方Ａ１入力は低レベル信号ＣＣ０１を受信
する。デコーダ９１０は低レベル信号ＮＵＭ５を生じ、
この信号は第１１図に与えられてＯＲ１１０７を通過し
て命令ＭＯＮＩＴＥＲとなる。前述の如く、Ｃ■テーブ
ル・ワードに於ける各ピツトは、ＣＭＭ論理機能を開始
すべく独立して動作し、ＣＤテーブ出力の場合と同様、
コード・ワードとして集合的に考察されるものではない
。

該ＣＭＭ論理機能は、下記の如くＣＩテーブル・ワード
に於けるビツトによｂ制御される。ビツト０（スタート
・オブ・メツセージ ＳＯＭ）このビツトは受信された
キヤラクタをしてスタート・オブ・ヘツダー（ＳＯＨ）
又はスタート・オブ・テキスト（ＳＴＸ）機能を実行す
ることを可能にさせる。

この状態は、受信されつ＼あるメツセージに関してＳＯ
Ｍが既に検出されている場合に無視される。該ビツトは
、同期システムと共に用いらねぅ且つスタート・キヤラ
クタがバイト１により特定されるとき意昧を有する。命
令ＳＯＭは、ビツトＣＩ００を第１１図に与えることに
より発生され、そこでそれはＮＯＴ１１１４及びＯＲ１
１０６を通過して命令ＳＯＭとなる。ビツト１（モニタ
）このビツトは、特定のキヤラクタが出力メツセ−ジヘ
送られつ＼あることを示す。

該モニタ回路はＳＯＭとメツセージ・エンドの間に於て
のみ付勢される。第１１図に於て、ＣＩ０１はＡＮＤ１
１１５の１つの入力に与えられている。

ＡＮＤ１１１５の第２入力は、出力動作の間高レベルに
ある信号Ｒバイト１０２によつて条件づけられる。ＡＮ
Ｄ１１１５の出力はＯＲ１１０７を通過して命令ＭＯＮ
ＩＴＥＲとなる。ビツト２（制御キヤラクタ阻止） このビツトは受信モードのみに用いられて、制御キヤラ
クタ命令を阻止し、その結果キヤラクタは制御キヤラク
タ・リクエストではなく、通常の入カデータ・リクエス
トを用いて転送される。

第１０図に於て、ビツトＣＩ０２はＮＯＴ１０２４を通
過してＡＮＤ１０２０をブロツクし、命令ＣＯＮＴＲＯ
Ｌ ＣＨＡＲＡＣＴＥＲ ＲＥＱＵＥＳＴの発生を妨げ
る。ビット３（阻止） このビツトは、受信されたキヤラクタが蓄積されるのを
妨げる。

阻止されるキヤラクタは、ビツト８もまた１に等しくな
い限ｂブロツク・キヤラクタ検査（ＬＲＣ又はＣＲＣ）
に含まれる。第１１図に於て、信号ＣＩ０３はＯＲ１１
０１を通過して命令ＳＵＰＰＲＥＳＳ ＣＨＡＲＡＣＴ
ＥＲとなる。ビツト４（スタートＬＲＣ／ＣＲＣ蓄積）
此のビツトは蓄積が既にスタートしていないとき無視さ
れる。

スタート・キヤラクタは、ライン制御ワードに於ける制
御パラメータによつて決定されるよう該蓄積に含まれて
いても良く含まれていなくても良い。該命令は入カモー
ド又は出力モードの何れかに用いら江バイト３のビツト
００〜０３がコードに関してセツトされているときそれ
はＢＣＣを用いる。第１１図に見られるように、ビツト
ＣＩ０４は、如何なるゲートをも通過することなく信号
ＳＴＡＲＴ ＣＲＣ／ＬＲＣとなる。更に、ビツトＣＩ
０４はＮＯＴ１１１６で反転し、０Ｒ１１１７を通過し
て信号ＣＩ０４＋ＣＩ０６となる。ビツト５（アボート
） このキヤラクタがＳＯＭキヤラクタによつて先行される
とき、該キヤラクタが受信されるときアボート状態（ａ
ｂｏｒｔｓｔａｔｕｓ）がセツトされる。

入力動作も終結される。ＡＢＯＲＴ命令は第１０に於て
ＡＮＤ１０２２により発生される。ビツトＣＩ０５はＡ
ＮＤ１０２２の１つの入力を条件づける。信号ＴＡＢＬ
Ｅ ＥＮＡＢＬＥは高レベルにあｂＮＡＮＤ１０２２の
第２入力を付勢する。入力動作の間、信号Ｒバイト０２
は低レベルにあり、ＮＯＴ１０２３によう反転された後
ＡＮＤ１０２２の第３入力を条件づける。ＡＮＤ１０２
２の第４入力はＯＲ１０２４の出力に接続されている。
ＯＲ１０２４は高レベル出力を生じて２つの条態の何れ
かの下でＡＮＤ１０２２を付勢する。その１つは、透明
モード（ｔｒａｎｓｐａｒｅｎｔｍｏｄｅ）で動作して
いないとき、信号Ｒフラグ０２は低レベルにセツトされ
、斯くてＯＲ１０２４の出力を高レベルに駆動する。そ
の２は、現在のキヤラクタの直前のキヤラクタがＤＬＥ
であつたとき、ＡＮＤ９０１は高レベル信号ＤＬＥＦを
生じてＡＮＤ１００６の１つの入力を付勢する。ＡＮＤ
１００６の第２入力はＮＯＴ１０２３の出力によつて付
勢さ江その結果ＡＮＤ１００６は低レベル出力信号を生
じ、それはＯＲ１０２４を通過して、先行キヤラクタが
ＤＬＥであつた入力動作の際ＡＮＤ１０２２を付勢する
。

ビツト６（エンド●キヤラクタ） このキヤラクタが送信又は受信されているとき、エンド
状態が表わされる。

更に、入力動作に於て、新たなＳＹＮＣサーチが開始さ
れる。第１１図に於て、ビツトＣＩ０６はＮＯＴ１１１
８及びＯＲ１１０４を通過して命令ＥＯＭとなる。更に
ＮＯＴ１１１８の出力はＯＲ１１１７を通過して信号Ｃ
Ｉ０４＋ＣＩ０６となる。ビツト７（中間エンド・キヤ
ラクタ） このキヤラクタが送信され又は受信されるとき、ＩＴＢ
状態が表わされる。

入力の際、ＳＹＮＣサーチは開始されない。出力の際、
ＩＴＢ状態が示された後キヤラクタ・リクエストがなさ
れる。新たなＢＣＣ蓄積がスタートされ、それは識別さ
れた次の非ＳＹＮキヤラクタ（ｎｃｘｔｎｏｎ−Ｓｙｎ
ｃｈａｒａｃｔｅｒｓｅｅｎ）を含んでいる。出力の際
）ＩＴＢキヤラクタの検出はＢＣＣの転送をもたらし、
ホスト●コンピユータから次のキヤラクタが受信される
とき新たなＢＣＣ蓄積がスタートされる。第１０図に於
て、ＣＩ０７はＡＮＤ１０３０の１つの入力を付勢する
。ＡＮＤ１０３０の第２入力は、ビツト６に関して上述
した状態の下で０Ｒ１０２４の出力により付勢される。
ＡＮＤ１０３０は低レベル出力信号を生じ、それはＯＲ
１０３２を通過して命令ＣＬＥＡＲＴＲＡＮＳＰＡＲＥ
ＮＴ ＦＬＡＧ（ＴＳＰＴＦ）となる。

此の命令は第１１図に与えられ、ＯＲ１１０３及ぴＯＲ
１１０４を通過して命令ＥＯＭとなる。ビツト８（ＢＣ
Ｃ阻止）このビツトは、送信され又は受信されるキャラ
クメがＢＣＣ蓄積から排除されるようにさせる。

この機能は透明モードに於ては付勢され得ない。該キヤ
ラクタは、ビツト３もまた１に等しくない限り、ホスト
●コンピユータに転送される。此のビツトは、ＳＹＮキ
ヤラクタをＢＣＣから排除するようＳＹＮキヤラクタに
関してセツトされなければならない。ビツトＣＩ０８は
第１０図に与えられ、ＡＮＤ１０３４の１つの入力を付
勢する。ＡＮＤ１０３４の第２入力は、透明モード・フ
ラグがセツトされていないか、又は該ポートが入力σ０
モードで動作して｝り且つ先行キヤラクタがＤＬＥであ
つた場合に、０Ｒ１０２４の出力によつて付勢される。

ＡＮＤ１０３４の出力は０Ｒ１０３６を通過して命令Ｅ
ＸＣＬＵＤＥＦＲＯＭ ＢＣＣとなる。

ビツト９（透明モードのセツト） このビツトを得るべくＣＩテーブルヘアクセスするキヤ
ラクタはＤＬＥによつて先行されなければならない。

該キヤラクタがＤＬＥの直後に受信され又は送信される
とき、該ピツトは透明モード・フラグをセツトする。ビ
ツトＣＩ０９は第１８図に直接与えられ、そこでそれは
該制御ワードのＦＬＡＧ０２をセツトすべくゲートを通
過する。更に、ビツトＣＩ０９は第１０図に与えら江Ｎ
ＯＴ１０３６を通過してＡＮＤ１０３８の１つの入力を
付勢する。ＡＮＤ１０３８の第２入力は、信号ＲＤＬＥ
ＦＬＡＧであｂ１それは先行キヤラクタがＤＬＥであ
つたとき低レベルにある。ＡＮＤ１０３８は出力を生じ
てＡＮＤ−０Ｒインバータ１００７の１つの入力を付勢
する。ＡＮＤーＯＲインバータ１００７は、ＩＴＢフラ
グ又は透明モード・フラグがセツトされるときＯＲ１０
４０の出力によわ更に付勢される。

ＡＮＤ−０Ｒインバータ１００７は低レベル出力信号を
生じてＯＲ１０３６を通過し、信号ＥＸＣＬＵＤＥＦＲ
ＯＭ ＢＣＣとなる。

ビツト１０（透明モードのクリア） ＣＩワードのこのビツトがセツトされ、該ワードを読出
すキヤラクタがＤＬＥの直後に受け取られるとき、該透
明モード・フラグはクリアされる。

第１０図に於て、ビツトＣＩ１０はＡＮＤ１００４の１
つの入力に与えられる。ＡＮＤ１００４の第２入力は、
先行キヤラクタがＤＬＥであつたときＡＮＤ９０１に由
来する信号ＤＬＥＦにより付勢される。入力動作の際、
ＮＯＴ１０２３の出力は高レベルにあり、その結果ＡＮ
Ｄ１００４は低レベル出力信号を生じ、それはＯＲ１０
３２を通過して命令ＣＬＥＡＲＴＲＡＮＳＰＡＲＥＮＴ
ＦＬＡＧとなる。第１８図に於て、この命令はＡＮＤ１
８３２をブロツクし、ＦＬＡＧＯ２ビツトが制御ワード
内に再蓄積されるのを防止する。ビツト１１（ＬＲＣ中
止）この機能を開始するキヤラクタがその直前にＤＬＥ
により先行されているとき、両者はＬＲＣ蓄積から排除
される。

このビツトはＳＯＭキヤラクタの検出の後及びＥＯＭの
検出の前にのみアクチブであり得る。第１０図に於て、
ビツトＣＩ１１はＡＮＤ１００５の１つの入力に与えら
れる。

ＡＮＤ１００５の第２入力は、先行キヤラクタがＤＬＥ
であつたとき、信号ＤＬＥＦにより付勢される。ＡＮＤ
１００５は信号ＣＩ１１・ＤＬＥＦを生じ、それは第１
１図に与えられて、それはＮＯＴ１１１３及び排他的０
Ｒ１１１２を通過して命令ＳＵＳＰＥＮＤ ＬＲＣとな
る。手続き／ユテイリテイー・タイマ第１Ｂ図に示され
ている様に、メイン・メモリ１１０内の各制御ワードは
、手続又はユテイリテイー・タイマとして使用するため
準備される領域を有している。

この領域は、タイマ００−３３と呼ばれる４ビツトを含
む。各制御ワードのタイマ領域は、単に蓄積領域として
動作する。ポートがアドレスされる度に、タイマ領域内
の値は、ＴＰー０で 読み出される。それは、制御ワー
ドの休止がメモリに戻されるとき、時間ＴＰ１３−１４
で、増加され、メイン・メモリ内に再蓄積されてもよく
、又は、増加、再蓄積されなくともよい。該タイマは、
グロス・タイマ、応答タイマ、レシーブ・タイマ、又は
ユテイリテイ・タイマとして動作する。タイマは、制御
ワードのバイト４によつて制御され、標準は、上記のバ
イト４に関するフオーマツトに形成される。

バイト４のビツト０７−０４は、時間値を示す２進表示
でロードされる。バイト４のビツト０は、ビツト０７−
０４によつて表わされる処の時間値の範囲を決定する。
ビツト０２は、こ＼で考案されるタイマ機能に関して、
０である。更に、０ＵＴＣＯＮＴＲＯＬ ＦＬＡＧビツ
ト０９は、タイマがライン手続タイマ（即ち、グロス、
レシーバ、又は応答）或いはユテイリテイー・タイマと
して動作するかを決定する。第２９図を参照すると、制
御ワードのバイト４ビツト０７−０４にプログラムロー
ドされた処のタイマ値は、制御ワードがアドレスされる
度に、アダ−２９００に読み出される。信号ＲＴＩＭＥ
Ｒ００乃至ＲＴＩＭＥＲ０３は、マイナ・サイクルのＴ
Ｐ０で開始する保持レジスタ１１２から読み出され、こ
れらの信号は、次のマイナ・サイクルのＴＰ０まで、ア
ダ−２９００の入力で利用可能である。

レジスタ１１２から読み出される値が、バイト４ビツト
０７−０４によつてセツトされる限界値に達しなかつた
と仮定すると、それは、下記の条件の下で、アダ−２９
００内の１によつて増加さわぅ時間ＴＰ１３−１４で、
メモリ内に再蓄積される。アダーの出力は、４つのＮＯ
Ｔ２９σ４，２９０６，２９０８及び２９１０と、メイ
ン・メモリ１０への４つのＡＮＤ２９１２，２９１４，
２９１６及び２９１８を通過する。導線３０９８上の信
号０ＬＥＡＲＴＩＭＥＲは、仮にレジスタ１１２を介し
てメモリから読み出される値が、バイト４ビツト０７−
０４によつて表わされる如き限界値に達していなければ
、或いは、仮にタイムされる状態が、リクエストされた
制御キヤラクタを感知することによつて終了しなければ
、ＡＮＤ２９１２，２９１４，２９１６及び２９１８を
付勢するため、低レベルにある。アダ−２９００は、仮
にバイト４ビツト０２が低レベルにあると、存在してい
る処のＮＯＴ２９０２からの高レベル出力によつて、増
ｃ加される。

メイン・メモリのタイマ領域が読み出される度に、増加
される前に、値は、バイト４ビツト０７−０４に蓄積さ
れる値と比較される。

信号ＲＴＩＭＥＲ００乃至ＲＴＩＭＥＲ０３は、４つの
ニ排他的０Ｒ回路２９２８，２９３０，２９３２及び２
９３４に供給される。信号ＢＹＴＥ４０７乃至ＢＹＴＥ
４０４は、ＮＯＴ２９２０，２９２２，２９２４及び２
９２６を介して、各排他的０Ｒの第２入力に進む。従つ
て、仮に、メモリのタイマ５領域から読み出される値が
、バイト４ビツト０７−０４から読み出される値に等し
いと、全ての排他的０Ｒ２９２８，２９３０，２９３２
及び２９３４は、ＡＮＤ２９３８に高レベル信号を供給
する。ＡＮＤ２９３８は、バイト４ビツト０７ ：−０
４が０００１よｂ大きい限ｂ．ＡＮＤ２９３６からの高
レベル信号を受け取るュ従つて、ＡＮＤ２９３８は、タ
イムされたインターバルを終了するための制御キヤラク
タが、バイト４、ビツト０７−０４によつて示される時
間内に生じな４かつたということを示すために、低レベ
ル信号ＷＲＩＴＥＳＴＡＴＵミ２０４を発生する。

信号ＷＲＩＴＥＳＴＡＴＵＳ２０４は、第３０図に供給
され、そこで該信号は、信号０ＬＥＡＲσσＴＩＭＥＲ
になるため、ＯＲ３０３０を通過する。

ＡＮＤゲート２９１２，２９１４，２９１６及び２９１
８をブロツクし、それによつて制御ワードのタイマ領域
へのアダ−２９００の読み出しを妨げるため、これらの
ＡＮＤゲートに供給されるのは、信号０ＬＥＡＲＴＩＭ
ＥＲである。この様にして、マイナ・サイクルの時間Ｔ
Ｐ１３−１４に於いて、制御ワードの休止がメイン・メ
モリに読み戻されるとき、ＡＮＤ２９１２，２９１４，
２９１６及び２９１８の出力が全て低レベルにあるので
、タイマ領域は、００００にセツトされる。導線２９４
０上の信号ＷＲＩＴＥＳＴＡＴＵＳ２０４は、第１９図
に供給され、そこで該信号は、信号ＷＲＩＴＥＥＮＡＢ
ＬＥＳＴＡＴＵＳ２を発生するため、０Ｒ１９５８を通
過する。この信号は、制御ワードのＳＴＡＴＵＳ２領域
への書き込みを付勢する処の付勢信号を発生するため、
マルチプレクサ５００と同様のマルチプレクサに供給さ
れる。このことは、信号ＷＲＩＴＥＳＴＡＴＵＳ２ ０
４が制御ワードのＳＴＡＴＵＳ２領域に書き込まれるの
を許す。第２４図に於いて、信号ＷＲＩＴＥＥＮＡＢＬ
ＥＳＴＡＴＵＳ２は、導線２４９４上の信号ＷＲＩＴＥ
ＳＴＡＴＵＳ２ＲＥＱＵＥＳＴになるため、ＡＮＤ２４
４０を通過し、導線２４９２上の信号ＷＲＩＴＥＳＴＡ
ＴＵＳ２ＲＥＱＵＥＳＴになるため、ＯＲ２４４８によ
つて反転される。

導線２４９４上の信号は、第２３図に供給され、そこで
該信号は、信号ＰＥＲＭＩＴＰＲＩＯＲＩＴＹＲＥＱＵ
ＥＳＴを発生するため、ＯＲ２３１４を通過する。この
ことは、前述の様に、優先リクエストを設定する。導線
２４９２上の信号は、それが蓄積される処のメイン・メ
モリのＩ／Ｏリクエスト及びアウト制御領域に供給され
る。ＯＲ３０３０が信号ＣＬＥＡＲＴＩＭＥＲを発生す
るときに、この信号は、信号ＷＲＩＴＥＥＮＡＢＬＥ
ＴＩＭＥＲになるため、０Ｒ３０２２とＯＲ３０１６と
を通過する。

この信号は、タイマ領域への書き込みを付勢するための
付勢信号を発生するため、ＭＵＸ５００の様なマルチプ
レクサに供給される。信号０ＬＥＡＲＴＩＭＥＲが、Ａ
ＮＤ２９１２，２９１４，２９１６及び ″２９１８を
ブロツクしているので、このことは、値００００がタイ
マ領域に書き込まれるようにする。上述の様に、アダ−
２９００の出力で与えられる増加されたタイマ値は、メ
モリに戻されないが、拾てられ、メモリ内の古い値はそ
こに保持される。

第３０図の信号ＷＲＩＴＥＥＮＡＢＬＥＴＩＭＥＲ ５
は、メモリのタイマ領域への増加された値の書き込みを
付勢するために、高レベルになければならない。ライン
手続タイマ機能を選択するため、Ｒ出力制御ビツトが、
Ｏであるときに関して仮定する。

Ｊ更に、バイト４、ビツト０２がゼロであり、バイト
４、ビツト００が１であると仮定する。これらの条件の
下で、信号ＲＢＹＴＥ４００（第３０Ｄは低レベルにあ
り、ＮＯＴ３０００による反転の後に、ＡＮＤ３００２
と３００４の１入力を付勢．する。ＡＮＤ３００４は更
に、各７１ミリ秒に１度、タイミング回路１２０によつ
て発生される処の信号７１によつて付勢される。ＡＮＤ
３００４はまた、タイマ領域のビツト０２及び０３が１
を含むとき、低レベルにある処の信号ＲＴＩＭＥＲ０２
とＲＴＩＭＥＲ０３とを受け取る。タイマが値００００
を含むということを仮定する。

ポートが走査される各時間に、この値は、４ビツト・ア
ダ−２９００へ読み出され、増加される。しかし、該値
は、０Ｒ３０１６がＷＲＩＴＥＥＮＡＢＬＥ信号を発生
しなければ、メモリに書き戻されない。この様に、値０
０００は、幾つかのメジヤー・サイクルの間、タイマ領
域に留まる。７１ミリ秒の後、信号７１ＭＳは、タイマ
領域がメモリから読み出されるとき、高レベルにあり、
従つて、ＡＮＤ３００４は、メモリの夕イマ領域ヘの増
加された値の書き戻しを付勢するため、０Ｒ３０１６を
通過する処の低レベル出力信号を発生する。

今や、タイマ領域は、０００１のカウントを含む。この
値は、次の信号７１ＭＳが生じる前に、アダ−２９００
に読み出され、増加される。これらの増加された値は、
ＡＮＤ３００４がブロツクされるので、メモリに書き戻
されない。従つて、値０００１は、メモリ●タイマ領域
に保持される。第１の信号７１ＭＳ後の７１ミリ秒に、
第２の信号７１ＭＳが生じ、タイマ領域がメモリから読
み出されるとき、それは再びアダー２９００によつて増
加さわぅＡＮＤ３００４がＷＲＩＴＥＥＮＡＢＬＥＴＩ
ＭＥＲ信号になるためノ０Ｒ３０１６を通過する処の出
力信号一を発生するので、増加された値００１０は、メ
モリ領域に蓄積される。

再び、値００１０は、数回、タイマ領域から読み出され
、増加される。

しかし増加された値は、タイマ領域に戻されない。７１
ミリ秒の他の経過の後、信号７１ＭＳは再びＡＮＤ３０
０４を付勢し、０Ｒ３０１６を介して、タイマ領域に書
き込まれるべき増加された値を付勢するために、ＷＲＩ
ＴＥＥＮＡＢＬＥＴＩＭＥＲ信号を発生する。

このとき、タイマ領域は、値００１１を有する。他の７
１ミリ秒の後、信号７１ＭＳは再びＡＮＤ３００４を付
勢し、タイマ領域からの出力は、タイマ領域に値０１０
０を入れるため、アダー２９００によつて増加される。

信号７１ＭＳが生じる次のときに、信号ＲＴＩＭＥＲ０
−２が低レベルにあるので、信号７１ＭＳは、ブロツク
されるＡＮＤ３００４を見出す。

然し乍ら、信号２８４ＭＳは、７１ＭＳ信号を発生する
処の同じカウンタによつて発生され、信号２８４ＭＳは
、７１ＭＳ信号のーの周波数で発生される。従つて、７
１ＭＳ信号がＡＮＤ３００４でブロツクされるのと同時
に、第１の信号２８４ＭＳは、高レベル信号ＲＴＩＭＥ
Ｒ０２とＲＴＩＭＥＲ０３によつて、このときに付勢さ
れる処のＡＮＤ３００２に供給される。

ＡＮＤ３００２の出力は、ＷＲＩＴＥＥＮＡＢＬＥＴＩ
ＭＥＲ命令を発生するために、ＯＲ３０１６を通過し、
それによつて、メモリのタイマ領域に入れられるべきア
ダ−２９００からの増加された出力を付勢する。このこ
とは、メモリ・タイマ領域に値０１０１を置く。２８４
ミリ秒後、信号２８４ＭＳは再び ＡＮＤ３００２を通過し、タイマ領域への値０１１０の
ゲーテイングを付勢する。

あと２つの２８４ミリ秒のインターバルの後、タイマ領
域内のカウントは、１０００になる。タイマ領域内のカ
ウントが値１０００に達した後、ＡＮＤ３００２に供給
される信号ＲＴＩＭＥＲ０３は、タイマ領域が読み出さ
れる度毎に低レペルにあるので、２８４ＭＳ信号は、最
早ＡＮＤ３００２を通過しない。

然し乍ら、信号１．１３６ＳＥＣは、７１ＭＳ及び２８
４ＭＳ信号を発生する処の同じカウンタによつて発生さ
江１．１３６ＳＥＣ信号は、２８４ＭＳ信号の±の周波
数で発生される。２８４ＭＳ信号がＡＮＤ３００２によ
つてブロックされると同時に、信号１．１３６ＳＥＣは
、信号ＷＲＩＴＥＥＮＡＢＬＥＴＩＭＥＲになるため、
ＯＲ−ＡＮＤインバータ３０１４及びＯＲ３０１６を通
過する。

これは、メモリのタイマ領域に入れられるべきアダ−２
９００の出力からの増加された値１００１を付勢する。
全ての１．１３６秒の後、出力は、タイマ領域への増加
された値の書き込みを付勢するため、０Ｒ３０１６を介
してＯＲ−ＡＮＤインバータ３０１４から発生される。
これは、１１１１の最大値がタイマ領域に書き込まれる
まで継続し得る。以上の記載は、フル・カウントまでの
タイマ増加動作を述べている。

然し乍ら、バイト４、ビツト０７−０４が１１１１より
小さい値を含んでいると、上述のカウント動作は、終了
し、状態２０４ビツトは、前述の様に、導線２９４０上
の信号によつてセツトされる。また、タイムされたイン
ターパルが終了するということを合図するため、メツセ
ージ内に、適当な制御キヤラクタが生じると、タイマは
リセツトされる。バイト４、ビツト０２及び００の双方
がゼロであり、制御ビツト９もまたゼロであると、該タ
イマは、グロス・タイマとして機能する。

この場合、全てのＡＮＤ３００２，３００４，３００６
，３０１２及び３０１８は、高レベルにある信号ＲＢＹ
ＴＥ４００或いは、低レベルにある信号ＲＯＵＴＣＯＮ
ＴＲＯＬＯ９によつて、ブロツクされる。幾つかのマイ
ナ・サイクルの際、値が、アダ−２９００ヘタイマ領域
から読み出されるとき、信号１．１３６ＳＥＣは、０Ｒ
−ＡＮＤインバータ３０１４の両サイドを通過し、それ
が、信号ＷＲＩＴＥＥＮＡＢＬＥＴＩＭＥＲになるため
、ＯＲ３０１６を通過する処の低レベル出力信号を発生
するようにする。それ故、全ての１．１３６秒で、タイ
マ領域内のカウンタは、増加さねぅタイマ領域に戻され
る。これは、タイマ領域内の値がバイト４、ビツト０７
−０４へのセツトの如き値に等しくなるまで、継続する
。出力モードに於いて、タイマ領域は、０ＵＴＣＯＮＴ
ＲＯＬＢＩＴ０９を１にセツトすることによつてユテイ
リテイー●タイマとして使用される。

バイト４、ビツト０２は、アダーを増加するため、ゼロ
にセツトされ、バイト４、ビツト００は、タイマ範囲を
選択するため、ゼロにセツトされる。第３０図に於いて
、高レベル信合ＲＢＹＴＥ４００は、ＡＮＤ３０１８の
１入力を付勢する。高レベル信号ＲＯＵＴ ＣＯＮＴＲ
ＯＬ０９は、ＡＮＤ３０１８の第２入力を付勢する。

ＡＮＤは、その第３入力で、高レベル信号１７ＭＳを受
け取る。この信号は、タイミング制御回路１２０によつ
て発生され、全ての１７ミリ秒に１度、生じる。信号１
７ＭＳが発生するとき、ＡＮＤ３０１８は、信号ＷＲＩ
ＴＥ ＥＮＡＢＬＥＴＩＭＥＲになるため、ＮＯＴ３０
２９，ＯＲ３０２２及びＯＲ３０１６を通過する処の、
低レベル出力信号を発生する。先述の説明より、このこ
とが、全ての１７ミリ秒に一度、タイマ領域に戻される
べく、タイマ領域から読み出され、アダ−２９００によ
つて増加される値を、付勢するということが明らかであ
る。このことは、タイマ領域内のカウントがバイト４、
ビツト０７−０４にセツトされる値に等しくな，るまで
、或いは、タイマをクリアする状態が生じるまで、継続
する。ユテイリテイー・タイマはまた、バイト４、ビツ
ト００をゼロ値にセツトすることによつて、上方範囲で
動作する。

この場合、該タイマは、それがライン手続タイマとして
使用されるときと同様のものを正確にカウントする。前
述の様に、タイマ領域内のカウントが、バイト４、ビツ
ト０７−０２にセツトされる値に等しいとき、信号ＷＲ
ＩＴＥ ＳＴＡＴＵＳ２ ０４は、第２９図に発生され
る。

これは、不所望の状態を表わす。何故なら、それは、発
生すべき幾つかの情況が、バイト４、ビツト０７−０４
にプログラムされる時間内に生じなかつたということを
意昧する。通常、１つの状態がタイマｘタイムス●アウ
ト（ｔｉｍｅｓｏｕｔｙ′前に生じ、この状態は、第３
０図の回路がタイマを値００００にリセツトする信号０
ＬＥＡＲ ＴＩＭＥＲを発生するようにする。タイマを
スタートし、そしてそれをクリア又はリセツトするため
の回路は、第３０図の右部に示されている。

通常、０Ｒ３０２８への全ての入力は、高レベルにあり
、ＯＲからの低レベル出力がヲＯ信号０ＬＥＡＲＴＩＭ
ＥＲを発生するために通過する、ということが理解され
る。

これは、タイマを値００００に保持する。タイマは、グ
ロス・タイマ、応答タイマ、レシーバ・タイマ又はユテ
イリテイー・タイマとして動作し、夫々の使用は、タイ
マをスタートし、そしてそれをクリア又はリセツトする
ための異つた１組の状態を含む。これらの状態は、今や
、タイマの夫々の可能な使用に関して記述される。タイ
マは、入力又は出力のいずれかで、グロス・タイマとし
て使用され、通信チヤネル上の減勢状態の長い期間を検
知するのに有用である。

グロス・タイマは、スイツチ回路網の動作のために必要
である。それは、万−データ転送を生じない誤数又は他
の接続の場合には、分離を容易にする。それはまた、シ
ーケンスＤＬＥＥＯＴが認識されず、或いは遠隔ターミ
ナル又は通信回路網の問題のため、データ伝送が停止す
るとき、分離する。同期化シーケンスの検知で、再スタ
ートすべくその能力の実行によつて、それはまた、これ
らのシーケンスに関して要求される３秒インターバルを
タイムするため、ＢＳＣ内で有用である。グロス・タイ
マのスタート条件は、以下の通りである。制御バイト４
、ビツト≧００１０制御バイト４、ビツト２＝０ 制御バイト４、ビツト０＝０ データ・セツト準備 第３０図に於いて、信号ＲＢＹＴＥ４ ００は、高レベ
ルにあり、ＡＮＤ３０３２の１入力を条件付ける。

バイト４、ビツト０７−０４が００１０より大きいカウ
ントを有していると、信号ＴＩＭＥ＝００００は、高レ
ベルにあり、ＡＮＤ３０３２の第２入力である。

データ・セツトが準備されると、信号ＡＤＡＰＴＳＴＡ
Ｔ３ＣＫは高レベルにあり、従つてＡＮＤ３０３２は付
勢され、０Ｒ３０３０へのＯＲ３０２８を通過する処の
低レベル出力信号を発生する。０Ｒ３０３０ヘの他の入
力は、このとき高レベルにあＶ１従つてＯＲ３０３０は
、導線３０９８上の高レベル信号０ＬＥＡＲＴＩＭＥＲ
を終了させる。

これは、カウントを開始させるため、タイマを付勢する
。タイマは、同期モードで動作するとき、ＳＹＮキヤラ
クタの検知で、リセツトさ江即ちゼロにクリアされ、且
つステツプされない。ＡＮＤ３０３２ｙ４の低レベル出
力は、ＡＮＤ３０３６の１入力を付勢するため、ＮＯＴ
３０３４で反転される。

ＡＮＤは更に、ポートが同期モードで動作すると、信号
ＲＢＹＴＥ４ ０１によつて付勢される。ＳＹＮキヤラ
クタの検知で、導線１０９６上の信号ＳＹＮＣＨＡＲＡ
ＣＴＥＲは、高レベルになｂ１それによつて、ＡＮＤ３
０３６がＯＲ３０３０の出力を高レベルに駆動する処の
低レベル出力信号を発生するようにし、かくして信号０
ＬＥＡＲＴＩＭＥＲを発生する。データ・セツト準備信
号が低レベルに下降し、又は、バイト４、ビツト０８−
０４内の値が００１０以下にセツトされると、タイマは
、ステツプされ、ゼロ状態にクリアされる。

これらの状態のいずれかは、ＡＮＤ３０３２をブロツク
し、高レベル信号をＡＮＤからＯＲ３０２８に供給する
。グロス●タイマが、バイト４、ビット０７ー０４にセ
ツトされる値にカウント・アツプすると、前述の様に、
状態リクエストが発生さ江 バイト２、ビツト４が１に
セツトされる。タイマは、信号０ＬＥＡＲ ＴＩＭＥＲ
を発生するため、０Ｒ３０３０を通過する処の導線２９
４０上の信号ＷＲＩＴＥ ＳＴＡＴＵＳによつてクリア
される。スタート状態がまだ有効であると、タイマは、
カウント動作を回復する。タイマは、入力でのみ、応答
タイマとして動作する。

しかしタイマは、出力モードにあるときスタートされる
。応答タイマは、応答が伝送後に予期されるとき使用さ
れる。メイマは、出力モードにある間、出力メツセージ
・エンド状態が示されるとき、スタートされる。このこ
とは、それが使用されると、エンド・キヤラクタとして
定義されるどのキヤラクタでも、且つ関連のＬＲＣ又は
ＣＲＣを送出した後に、生じる。入カスタート・キヤラ
クタの特定されたセツトの１つが見出されないと、タイ
ム・アウトが生じる。応答タイマは、無効の応答又はタ
ーミナルからの無応答に対して保護するために使用され
る。応答タイマ・スター卜条件は以下の通りである。制
御バィト４、ビット０７−０４≧００１０制御バイト４
、ビット０２ｏ０制御バイト、ピツト０１＝１ 出力メツセージ●エンド状態セツト 第３０図に於いて、信号１Ｃ・０ＵＴは、低レ′＜）Ｌ
′ゝあｌ））ＡＮＤ３０５０をブロツクする。

それ故高レベル信号は、ＯＲ３０５２の１入力に供給さ
れる。信号ＲＬＩＮＥＯＮＦＬＡＧは、このとき高レベ
ルにあり、従つて、０Ｒ３０５２は、低レベル入力を、
ＡＮＤ３０４８に供給した。低レベル信号１Ｃ・０ＵＴ
は、ＮＯＴ３０２４によつて反転され、ＡＮＤ３００８
の１入力を条件付ける。低レベル信号ＲＢＹＴＥ４ ０
０は、ＮＯＴ３０００によつて反転さｈぅＡＮＤ３００
８の他の入力を条件付ける。バイト４、ビツト０７ー０
４にセツ．トされる値は、００１０より大きい。それ故
、信号ＴＩＭＥ＝００００は、ＡＮＤ３００８を更に条
件付けるため、高レベルにある。最後に、信号ＭＡＳＳ
ＡＧＥＥＮＤＡが生じるとき、該信号は、１２８ピツト
・メモリ３０５４の１位置に単一ビツトを書き込むため
に、ＡＮＤ３００８、ＯＲ３０４４，ＮＯＴ３０４６及
びＡＮＤ３０４８を通過する。このメモリは、メイン・
メモリをアドレスし、入力及び出力ポートを選択する処
の走査アドレス信号によつて、アドレスされる。該メモ
リは、マイナ・サイクルの時間ＴＰ１２−１３で、そこ
に１ビツトを書き込むために付勢される。１メジヤー・
サイクル後、時間ＴＰＯ−７で、メモリに読み出される
ビツトは、それがマイナ・サイクルの終ｂまで留まる処
のラツチ３０５６内に蓄積される。

ラツチからの低レベル出力は、高レベル入力をＯＲ３０
３０に供給するため、０Ｒ３０２８を通過する。

ＯＲ３０３０の他の全ての入力は、このとき高レベルに
あｂ１それ故、高レベル信号０ＬＥＡＲ ＴＩＭＥＲが
終了し、応答タイマがカウント動作を開始する。各メジ
ヤー・サイクルで、ラツチ３０５６の出力は、メモリ３
０５４に１ビツトを再蓄積するため、０Ｒ３０４４、Ｎ
ＯＴ３０４６及びＡＮＤ２０４８を介して、フイード・
バツクされる。

ＡＮＤ３０４８が、メモリ３０５４に蓄積されるビツト
の再循環を妨げるためにブロツクされるとき、応答タイ
マは停止される。このことは、入カスタート・キヤラク
タの検知の際に、生じる。出力モードが終るとき、信号
１Ｃ・０ＵＴは、高レベルになる。この信号は、ＡＮＤ
３０５０の１入力を付勢する。スタート・オブ・メツセ
ージ・キヤラクタが受け取られるとき、ＡＮＤ３０５０
は、ＡＮＤ３０４８をブロツクするため、ＯＲ３０５０
を通過する処の低レベル出力信号を発生する。

これは、再循環していたビツトが、メモリに戻されるこ
とを妨げる。それ故、１メジヤー・サイクル後、メモリ
が読み出されるとき、ラツチ３０５６は、高レベル出力
信号を０Ｒ３０２８に発生する。高レベルにある他の全
ての入力により、０Ｒ３０２８は、命令０ＬＥＡＲＴＩ
ＭＥＲになるため、０Ｒ３０３０を通過する処の低レベ
ル出力信号を発生する。タイマは、後述の様に、今や応
答タイマとして使用される。応答タイマが、バイト４、
ビツト０７−０４にセツトされる限界値にカウント●ア
ツプすると、該タイマはまた、停止され、ゼロ状態にク
リアされる。

更に、カウンタが限界値に達するとき、前述の様に、状
態リクエストが発生さ江バィト２、ビツト４がセツトさ
れる。タイマは、入カモードに於いてのみ、レシーバ・
タイマとして動作する。

それは、受信のとき、エンド・キヤラクタ（例えばＥＴ
Ｂ又はＥＴＸ）の非認識に対して保護するために使用さ
れる。レシーバ・タイマ・スタート条件は、以下の通り
である。制御バイト４、ビツト０７−０４≧００１０制
御バイト４、ビツト０２＝０制御バイト４、ビツト００
＝１ 入カスタート・キヤラクタの検知 レシーバ・タイマは、メモリ３０５４内の低レべル信号
を蓄積するため、ＡＮＤ３０５０，０Ｒ３０５２、及び
ＡＮＤ３０４８を通過する処のＳＴＡＲＴＯＦＭＥＳＳ
ＡＧＥ信号によつて、前述の様に、スタートされる。

１メジヤー・サイクル後、ラツチ３０５６は、０Ｒ３０
２８をブロツクするため、高レベル出力信号を発生し、
このＯＲからの得られた低レベル出力は、信号ＣＬＥＡ
ＲＴＩＭＥＲになるため、０Ｒ３０３０を通過する。

次のメジヤー・サイクルは、高レベルで、信号ＲＭＥＳ
ＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＡを見出し、ＡＮＤ３
０１０への他の全ての入力が高レベルにあるので、ＡＮ
Ｄ３０１０は、高レべル入力をＯＲ３０３０に供給する
ため、ＯＲ３０２８を通過する処の低レベル出力信号を
発生する。０Ｒ３０３０への他の全ての入力が高レベル
にあるので、それは、導線３０９８上のＣＬＥＡＲＴＬ
ＭＥＲ信号を低レベルに駆動し、レシーバ・タイマは、
カウントを開始する。

メツセージの終りで、信号ＲＭＡＳＳＡＧＥＣＯＮＴＲ
ＯＬＦＬＡＧＡは、低レベルに下降し、ブロツクされた
０Ｒ３０２８への全ての入力により、それは、信号ＣＬ
ＥＡＲＴ［ＭＥＲになるため、０Ｒ３０３０を通過する
処の低レベル出力信号を発生する。

タイム・アウト後、即ち、レシーバ・タイマがバイト４
、ビツト０７−０４にセツトされる値に等しい値にカウ
ントするとき、該カウンタはまた、停止され、ゼロ状態
にクリアされる。タイム・アウトが生じるとき、前述の
様に、１にセツトされるバイト２、ビツト４で発生され
、該タイマは停止され、００００にクリアされる。バイ
ト４、ビツト０７−０４にセツトされるタイム値は、タ
イム・アウト検知に優先するあらゆる時間で変更される
ということが、理解されるべきである。

このことは、ＳＴＡＲＴＯＦＭＥＳＳＡＧＥが受け取ら
れた後にタイマを割り込むことなく、応答時間間隔をレ
シーブ時間間隔に変更することを許す。

タイマは、イントラ・ブロツクＮＵＬＬフイル（ｉｎｔ
ｒａ−ｂｌｏｃｋＮＵＬＬｆｉ１１）の如き、出力シー
ケンスをタイムするための、ユテイリテイー・タイマと
して使用される。

ユテイリテイー・タイマは、出力内のキヤラクタ・シー
ケンスの挿入の便宜として、提供される。１にセツトさ
れる制御ビツト９を伴うあらゆるキヤラクタは、タイマ
をスタートし、それがタイム・アウトするまでそれを経
続させる。

この点に関して、データ・キヤラクタが、メイン・メモ
リの蓄積領域に、ＳＰＭから転送されるとき、８ビツト
制御ワードは、メモリの■／０出力及びリクエスト領域
にロードされる ということが理解されるべきである。
タイム・アウトに於いて、キヤラクタ・シーケンスが終
了され、次のキヤラクタは、Ｏにセツトされる制御ビツ
ト９を伴つて現われる。ユテイリテイー・タイマは、以
下の条件の下でスタートされる。制御バイト４、ビツト
０７−０４≧００１０アウト制御フラグ・ビツト０９＝
１ポートは出力モードに関して セツトされる。

これらの条件の下で、ＡＮＤ３０２６への全ての入力は
、高レベルにあり、それは、ＯＲ３０３０をブロツクす
るため、ＯＲ３０２８を通過する処の低レベル出力信号
を発生する。

これは、信号ＣＬＥＡＲＴＩＭＥＲを低レベルに下降さ
せ、従つてタイマがスタートされる。ユテイリテイー・
タイマは、制御ビツト０９を０にセツトすること、又は
タイマがバイト４、ビツト０７−０４に蓄積された値に
カウントすることによつて、停止される。

後者の場合、状態リクエストが発生され、バイト２、ビ
ツト０４が、１にセツトされる。ユテイリテイー・タイ
マがバイト４、ビツト００−０で動作している場合、制
御ビツト９がＯにセツトされるとき、グロス・タイヤは
、そのスタート条件をまだ満足していると、動作をスタ
ートする。

ＤＬＥ／ＳＹＮメモリ ＤＬＥ／ＳＹＮメモリは、第６図に示され、２つの３２
ビツト・ランダム・アクセス・メモリを含んでいる。

各メモリは、夫々４ビツトの８ワードを蓄積する。各メ
モリ内の８ワードのうち、４ワードがＤＬＥキヤラクタ
のために使用され、４ワードがＳＹＮキヤラクタのため
に使用される。２つのランダム・アクセス・メモリは、
並列にアドレスされ、それ故、ＤＬＥ／ＳＹＮメモリが
アドレスされる度毎に、それは、８ビツト出力を発生す
る。

ＤＬＥ／ＳＹＮメモリは、信号１／０６，１／０５及び
ＡＤ０２によつてアドレスされる。

メモリの読み出しのために、信号ＡＤ０２は、高レベル
信号ＳＥＬＥＣＴＳＹＮが１つのＡＮＤ入力に供給され
るとき、ＡＮＤ−０Ｒインバータ７７６によつて発生さ
れ、導線１１９４上の信号ＳＵＳＰＥＮＤＬＲＯが低レ
ベルにあるとき、提供される。

第８図に於いて、ＤＬＥ／ＳＹＮメモリを通常アドレス
するための信号１／０６及び１／０５は、ＭＵＸ８１２
の出力で発生され、バイト２、ビツト０６及び０７にセ
ツトされるビツトの組合せによつて決定される。

ＤＬＥ／ＳＹＮメモリをロードするとき、信号１／０６
及びＩ／０５は、バス１５８上の制御ワードのビツト０
５及び０６によつて決定される。

制御ワードは該バスに置かれ、ＷＲ［ＴＥ５７命令が発
生される。第７図に於いて、この命令は、ＡＮＤ７１６
を付勢し、信号ＳＹＮＣ ＡＣＫの発生の際、ＡＮＤ７
１６は、ＡＮＤ−０Ｒインバータ７７６の１入力を付勢
するため、高レベル出力信号を発生する。制御ワードの
ビツト００がＯであると、導線８６６上の信号１／００
０は、アドレス信号ＡＤ０２を発生するため、ＡＮＤ−
ＯＲインバータ７７６を付勢する。ＤＬＥ／ＳＹＮメモ
リは、そこに情報を書き込ませるために、導線７７２上
の信号ＷＲＩＴＥＥＮＡＢＬＥ ＤＬＫ／ＳＹＮをリク
エストする。

この信号は、第７図に発生され、そこでＡＮＤ７１６の
出力は、ＡＮＤ７７０の１入力を付勢する。バス１５８
上の制御ワードのビツト０１，０２及び０３が全て１で
あり、ビツト０４がＯであると、ＡＮＤ７６６及び７６
８は付勢され、ＡＮＤ７６８の出力は、ＡＮＤ７７０の
１入力を付勢する。このＡＮＤは更に、ＡＮＤ７１６の
高レベル出力によつて付勢され、時間ＴＰ１３−１４で
、ＮＯＴ７２６の高レベル出力は、ＡＮＤ７７０の第３
入力を付勢する。

ＡＮＤ７７０の出力は、アドレス信号１／０６，１／０
５及びＡＤ０２と組合つて、ＤＬＥ／ＳＹＮメモリへの
データのロードを付勢する。データは、Ｉ／Ｏビツト０
８−１５を移動させる処のバス８１０上で、ＤＬＥ／Ｓ
ＹＮメモリに供給される。

第８図に於いて、信号１／００８−１５は、バス１５８
土の制御ワードのビツト０８ー１５を受け取る処のデコ
ーダ／ＭＵＸ８００から与えられる。デコーダ／ＭＵＸ
８００がアドレスされる方法が、０１及びＣＤメモリの
負荷及ぴ動作と関連して、先に説明された。第４６図は
、パリテイー発生器／チエツカー４６００を示し、それ
は、ＤＬＥ／ＳＹＮメモリ６０４のパリテイーを発生し
、検査するために使用される。

メモリ出力のビツト位置００−０５は、パリテイー・チ
エツカーのＤＯ−Ｄ４入力に接続される。ＤＬＥメモリ
位置５，６及び７は、３つのＯＲ４６０２，４６０４及
び４６０６に供給される。信号ＲＢＹＴＥ ２０４及び
ＲＢＹＴＥ２０５は、ＡＮＤ４６０８に供給される。１
ラインが５ビツト・キヤラクタを処理するためにプログ
ラムされるとすると、ＡＮＤ４６０８への両人力は、高
レベルにあり、それは、ＯＲ４６０２，４６０４及び４
６０６を通過する処の低レベル出力信号を発生する。

０Ｒ４６０２及び４６０４の出力は、２つのＮＯＴ４６
１０及び４６１２を介して、パリテイ発生器／チエツカ
ーのＤ５及びＤ６入力に進む。

更に、ＯＲ４６０６，４６０４及び４６０２の出力は、
ＡＮＤ／ＯＲインバータ４６１４，４６１６及び４６１
８への入力として供給される。低レベル信号７ＬＥＶＥ
Ｌ（ま、ＯＲ４６０６及びＡＮＤ−０Ｒインバータ４６
１４の１人力に供給される。高信号７ＬＥＶＥＬは、Ａ
ＮＤ−０Ｒインバータ４６１４の入力に供給される。低
信号６ＬＥＶＥＬは、ＡＮＯ−０Ｒ４６１６の１人力と
同様、ＯＲ４６０４及ぴ４６０６に供給される。高信号
６ＬＥＶＥＬは、ＡＮＤ−０Ｒインバータ４６１６の他
の入力に供給される。６及び７ＬＥＶＥＬ信号は、全て
第３５図で発生され、ポートによつて処理されるキヤラ
クタの長さの表示を提供する。

例えば、ボートが、パリテイーを排除した５ビツト・キ
ャラクタを処理するためにプログラムされる、と仮定す
る。

ＤＬＥ／ＳＹＮメモリ出力ワードの低順位５ビツトは、
パリテイ発生器／チエツカ−４６００に直接供給される
。ＡＮＤ４６０８の出力は、ＡＮＤ−０Ｒインバータ４
６１４，４６１６及び４６１８への右手入力を付勢する
ため、ＯＲ４６０２，４６０４及び４６０６を通過する
。更に、０Ｒ４６０２及び４６０４の出力は、パリテイ
ー発生器／チエツカーのＤ５及びＤ６人力にゼロを供給
するため、ＮＯＴ４６１０及び４６１２を通過する。パ
リテイー発生器／チエツカーは、その入力ＤＯ−Ｄ７に
供給される８ビツトの奇数又は偶数パリテイーのいずれ
かを発生し、このことは、それが低レベル信号０ＤＤＰ
ＡＲＩＴＹ又は低レベル信号ＥＶＥＮＰＡＲ［ＴＹを受
け取るかによつて決定される。

ノマリティー発生器／チエツカーからのパリテイー出力
ビツトは、ＡＮＤ−０Ｒインバータ４６２０の入力に供
給される。ＡＮＤ−０Ｒインバータの一方は、高レベル
信号１ＮＶＥＲＴＣＯＮＴＲＯＬ ＣＨＡＲＡＣＴＥＲ
ＰＡＲ［ＴＹを受け取り、然るに、他方は、該信号がＮ
ＯＴ４６２２を通過した後、この同じ信号を受け取る。
得られたパリテイー・ビツトは、ＡＮＤ−０Ｒインバー
タ４６１４，４６１６及び４６１８に供給される。ＡＮ
Ｄ４６０８の出力は、ＡＮＤ−０Ｒインバ一夕４６１８
の１入力を付勢するため、ＮＯＴ４６２４で反転される
。

ＡＮＤ−０Ｒインバータ４６２０のパリテイー・ビツト
出力が高レべルにあると、ＡＮＤ−０Ｒインバータ４６
１８は、ＤＬＥ／ＳＹＮ０５を示す低レベル信号を発生
する。ビツト位置０５で、組立／分解領域２１０に書き
込まれるのは、この信号である。５ビツト・キヤラクタ
を処理するためにプログラムされる代りに、ポートが６
ビツト・キヤラクタを処理するためにプログラムされる
と、ＤＬＥ／ＳＹＮメモリの出力からのビツト０５−０
０は、パリテイー発生器／チエツカーに供給され、ビツ
ト０５は、Ｄ５入力に供給されるべく、ＯＲ４６０２及
びＮＯＴ４６１０を通過する。

低６レベル信号は、ＡＮＤ−０Ｒインバータ４６１６へ
の右人力をブロツクし、一方、高６レベル信号は、ＡＮ
Ｄ−０Ｒインバータ４６１６の左側の１入力を付勢する
。従つて、パリテイー・ビツトがＡＮＤ−０Ｒインバー
タ４６２０によつて発生されるとき、それは、ＤＬＥ又
はＳＹＮキヤラクタに対するパリテイー・ビツトとして
組立／分解領域に入れられる処のＤＬＥ／ＳＹＮ０６信
号になるため、ＡＮＤ−０Ｒインバータ４６１６の左側
を通過する。７レベルが選択されるとき、回路の動作は
、前述の説明から明らかである。

メツセージ制御フラグ メイン・メモリ１１０内の各制御ワードの４つのビツト
は、ＣＭＭがメツセージに関するものである処の、トラ
ツクを保持するために提供される。

メツセージ制御フラグＡ，Ｂ，Ｃ及びＤを示す、これら
４つのビツトは、メツセージ内に生じる処の種々の制御
キヤラクタによつてセツトされる。これらのフラグの１
つの目的は、水平冗長検査回路及び巡回冗長検査回路の
動作を制御することである。メツセージの終りで、５つ
の異つた伏況は、ＣＲＣ又はＬＲＣがキヤリー・アウト
される様な、それが人力又は出力メツセージであるか、
そして工ラー検査のいかなる型かに依存して、発生し得
る。種々の動作条件に関するフラグの状態は、以下に示
されている。メツセージ制御フラグＡ，Ｂ，Ｃ又はＤ、
或いはこれらのいかなる組合せも、信号ＷＲＩＴＥＥＮ
ＡＢＬＥＭＥＳＳＡＧＥ ＣＯＮＴＲＯＬ ＦＬＡＧＳ
の発生時にのみ、メイン・メモリ内の制御ワードに書き
込まれる。

この信号は、第４２図のＯＲ４２００の出力で発生され
、メイン・メモリのメツセージ制御フラグ領域への書き
込みのための付勢信号を発生するため、ＭＵＸ５００の
様なマルチプレクサに、ＴＰ１３−１４パルスで混合さ
れる。

信号ＷＲＩＴＥＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴＲ
ＯＬＦＬＡＧＳは、幾つかの条件の下で発生される。ラ
イン・オン・フラグがセツトされる各ＦＯＣサイクルで
、信号ＷＲＩＴＥＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴ
ＲＯＬＦＬＡＧＳは、インターバルＴＰ８−１５の間に
、発生される。第４４図に於いて、ＡＮＤ４４００への
全ての人力は、付勢され、それは、信号ＷＲＩＴＥＥＮ
ＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳを発
生するため、導線４４９６に沿つてＯＲ４２００に供給
される処の低レベル出力を発生する。該信号はまた、ラ
インがターン・オフされると、発生される。即ち、ライ
ン・オン・フラグがリセツトされると、該信号が発生さ
れる。信号ＲＬＩＮＥ０ＮＥＦｌＡＧは、高レベルにあ
り、信号ＷＲＩＴＥ ＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯ
ＮＴＲＯＬＦＬＡＧＳになるため、０Ｒ４２０２とＯＲ
４２００とを通過する。信号ＷＲＩＴＥＥＮＡＢＬＥＭ
ＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳはまた、ＡＮＤ
４２０４の出力が高レベルにあると、発生される。この
ことは、メツセージ制購〃ラグＢ，Ｃ及ぴＤ、ラインが
ＬＲＣ又はＣＲＣを検査するためにプログラムされるか
、また該ラインが入力又は出力に関してプログラムされ
るか、によつて決定される様な、多くの条件の下で起り
得る。信号１Ｃ・０ＵＴは、デコーダ４２０６のＸ及び
Ｙデータ人力に供給される。信号ＲＭＥＳＳＡＧＥＣＯ
ＮＴＲＯＬＦＬＡＧＢ及びＲＭＥＳＳＡＧＥＣＯＮＴＲ
ＯＬＦＬＡＧＣは、デコーダのＡＯ及びＡ１入力に供給
される。デコーダが付勢され、それ故それは、メツセー
ジ制御フラグＤがセツトされる場合にのみ、デコーダの
Ｘ又はＹ出力の１つで低レベル信号を発生する。メツセ
ージ制御フラグＤがセツトされると、デコーダ４２０６
は、ポートが出力モードで動作していると、そのＸ出力
の１つで低レベル出力信号を発生する。他方、メツセー
ジ制御フラグＤがセツトされ、ポートが入カモードで動
作していると、デコーダ４２０６は、そのＹ出力の１つ
で、低レベル信号を発生する。付勢される特別なＸ又は
Ｙ出力は、メツセージ制御フラグＢ及びＣの組合せによ
つて決定される。デコーダ４２０６のＸ１，Ｘ２，Ｘ３
，Ｙ０及びＹ２出力は、デコーダ／マルチプレクサ４２
０８のＡＯ，Ａ１，Ａ２，Ｂ１及びＢ２に人力に接続さ
れる。

Ｄ／ＭＵＸ４２０８は、ＡＢＯＲＴキャラクタが検知さ
れないかぎり、ＮＯＴ４２１０からの低レベル出力によ
つて付勢され、それ故、ＣＩ及びＣＤメモリ・ゲート回
路は、低レベル信号ＡＢＯＲＴを発生する。Ｄ／ＭＵＸ
４２０８は、デコード・ゲート回路３４３２によつて発
生される処の信号ＣＫＬＲＯ及びＣＫＣＲＣによつてア
ドレスされる。第３４図に於いて、デコーダ／デマルチ
プレクサ３４３０は、永続的に付勢され、制御ワードの
バイト３領域からの信号を受け取る。Ｄ／ＭＵＸ３４０
０は、バイト３信号をデコードし、デコーダ・ゲート回
路３４３２への出力信号を発生する。この回路は順次、
ＣＭＭの種々の検査モードを制御するための信号を発生
する。第４２図に戻ると、Ｄ／ＭＵＸ４２０８のＡ及び
Ｂ出力は、ＡＮＤ４２０４の２つの入力に供給され、Ｄ
／ＭＵＸ４２０８の出力のいずれかが低レベルにあると
、ＡＮＤ４２０４は、信号ＷＲＩＴＥＥＮＡＢＬＥＭＥ
ＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳになるため、ＯＲ
４２０２及ぴＯＲ４２００を通過する処の高レベル信号
を発生する。

ＥＯＣＯＮ２信号は、低レベル信号ＥＯＭＡを発生する
ため、ＡＮＤ４２１２に於いて、ＥＯＭ信号で混合され
る。

この信号は、ＡＮＤ４２１６を付勢するため、ＮＯＴ４
２１４を通過する。ＡＮＤ４２１６は、信号ＥＯＭ−１
Ｎを発生するため、信号１Ｃ−０ＵＴによつて更に付勢
される。ＡＮＤ４２１６の出力はまた、Ｄ／ＭＵＸ４２
０８のＢＯ入力に供給される。デコーダ４２０６のＸ０
及びＸ１の出力は、高レベル信号（ＲＤ１１＋ＲＤ１３
）ＯＵＴになるため、０Ｒ４２１８を通過する。

デコーダ４２０６のＹ１出力は、低レベル信号ＲＤ１３
１Ｎである。制御ワード内のメツセージ制御フラグＤを
セツトするための回路がまた、第４２図に示されている
。メツセージ制御フラグＡ及びＣがセツトされ、フラグ
Ｂが制御ワード内でセツトされないと、ＡＮＤ４２２０
への全ての入力は、高レベルにあり、それは、ＯＲ４２
２２を介してＡＮＤ４２２４の１入力に進む処の出力信
号を発生する。ＥＯＣ０Ｎ２信号の発生の際、ＡＮＤ４
２２４は更に付勢され、それは、ＯＲ−ＡＮＤインバー
タ４２２６の１入カへの低レベル出力を発生する。ＯＲ
ーＡＮＤインバータの他側は、ＷＲｌＴＥＥＮＡＢＬＥ
ＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳ信号又は、Ａ
ＮＤがブロツクされる場合はＡＮＤ４２２８の出力の、
いずれかによつて付勢される。最後に、メツセージ制御
フラグＤが、制御ワード内でセツ卜されると、ＯＲ−Ａ
ＮＤインバータ４２２６の１入力が付勢される。ＡＮＤ
４２２６の出力は、信号ＷＲｌＴＥＭＥＳＳＡＧＥＣＯ
ＮＴＲＯＬＦＬＡＧＤであり、この信号は、信号ＷＲＩ
ＴＥＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡ
ＧＳも存在していると、それが時間ＴＰ１３−１４でメ
モリに書き込まれる処のメイン・メモリ１１０のメツセ
ージ制御フラグ領域に供給される。ＯＲ−ＡＮＤインバ
ータ４２２６の出力は、信号ＷＲＤになるため、ＮＯＴ
４２３０を通過する。

この信号は、以下に説明される様に、メツセージ制御回
路内で使用される。メツセージ制御フラグＤがセツトさ
れる条件の下で、他の条件がある。

これらの１つは、信号ＥＯＭ−ＬＢ−ＢＣＣが、ＯＲ４
２２２を介してＡＮＤ４２２４に進むために、低レベル
にあるかということである。ＡＮＤ４２２４のこの入力
はまた、メツセージ制御フラグＡがセツトされず、メツ
セージ制御フラグがセツトされると、ＡＮＤ４２４０及
ぴＯＲ４２２２によつて付勢される。

然し乍ら、前述の様に、０Ｒ４２２２を通過するいかな
る信号も、信号ＥＯＣＯＮ２が高レべルになければ、Ａ
ＮＤ４２２４を通過し得ない。メツセージ制御フラグＣ
をセツトするための回路は、第４１図に示されている。
０Ｒ−ＡＮＤインバータ人力０Ｒの双方が、少くとも１
つの低レべル入力を受け取ると、０Ｒ−ＡＮＤインバー
タ４１００は、高レベル信号ＷＲＩＴＥＭＥＳＳＡＧＥ
ＣＯＮＴＲＯＬＦＬＡＧＣを発生する。

ＯＲ−ＡＮＤインバータ４１００の出力は、低レベル信
号ＷＲＣを発生するため、ＮＯＴ４１０２を通過する。
メモリへのフラグＣの書き込みを付勢するために必要で
ある処の高レベル信号ＷＲＩＴＥＥＮＡＢＬＥＭＥＳＳ
ＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳは、ＯＲ−ＡＮＤイン
バータ４１００の右０Ｒ入力に供給される、ということ
が理解されるべきである。

それ故、ＯＲ−ＡＮＤインバータに対して、信号ＷＲＩ
ＴＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＣを発生す
るため、ＯＲ４１０４が、高レベルで、その全ての入力
を有することが必要であり、従つてそれが低レベル信号
を０Ｒ−ＡＮＤインバータ４１００に供給することがで
きる。この様にして、０Ｒ４１４０への入力を提供する
ゲート回路は、条件を定め、か＼る条件の下で、メツセ
ージ制御フラグＣはセツトされない。例えば、低レベル
信号ＣＬＥＡＲＦＬＡＧＳは、ＯＲ４１０４の出力を高
レベルに，駆動し、この信号は、高レベル信号ＷＲｌＴ
ＥＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧ
Ｓと組合つて、ＯＲ−ＡＮＤインバータ４１０４をブロ
ツクする。従つて、その出力は低レベルに留まり、フラ
グがメイン・メモリに書き込まれるとき、メツセージ制
御フラグＣは、ゼロにセツトされる。ＡＮＤ４１０６，
４１０８，４１１０，４１１２及び４１１４、そしてＯ
Ｒ４１１６は、他の条件を定め、か＼る条件の下で、メ
ツセージ制御フラグＣのセツトは、禁止される。

信号ＲＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＳ Ｃは
、ＮＯＴ４１１８を通過し、ＯＲ−ＡＮＤインバータ４
１１０に供給され、従つて、制御ワードから読み出され
るフラグＣは、そこに蓄積され、その条件は、このこと
が、ＯＲ４１０４からの高レベル出力によつて禁止され
ないことである。

制御フラグＣが、ＯＲ−ＡＮＤインバータ４１００ヘメ
イン・メモリから読み出されないと、ＯＲーＡＮＤイン
バータ４１００がフラグＣをセツトし得る唯一の方法は
、ＡＮＤ４１２０が低レベル出力を発生するかどうかと
いうことである。このことは、信号ＥＯＣＯＮが高レベ
ルにある場合にのみ、生じることができ、ＯＲ４１２２
は、少なくとも１つの低レベル入力を受け取る。メツセ
ージ制御フラグＡ及びＢがセツトされ、信号ＳＵＳＰＥ
ＮＤＬＲＣが高レベルにあると、ＡＮＤ４１２４は、低
レベル信号をＯＲ４１２２に供給する。

バイト３、ビツト０４がセツトされず、信号ＳＴＡＲＴ
が低レベルにあると、ＡＮＤ４１２６は、低レベル入力
をＯＲ４１２２に供給するため、０Ｒ４１２８を通過す
る処の出力を発生する。

メツセージのスタート・キヤラクタがＢＣＣから排除さ
れるべきであるとすると、バイト３、ビツト０４は、ゼ
ロにセツトされる。信号ＷＲＢ及びＥＸＣＬＵＤＥＣＨ
ＡＲＡＣＴＥＲが共に低レベルにあると、ＡＮＤ４１３
０は、低レベル入力をＯＲ４１２２に供給するため、Ｏ
Ｒ４１２８を通過する処の出力信号を発生する。ＡＮＤ
４１３０の出力は、高レベル信号ＥＸＣＬＵＤＥＣＨＡ
ＲＡＣＴＥＲであり、０Ｒ４１２８の出力は、低レベル
信号ＥＸＣＬＵＤＥである。

メツセージ制御フラグＡ，Ｂ及びＤがセツトされ、信号
１ＴＢＦＬＡＧが高レベルにあると、ＡＮＤ４１３２は
、低レベル信号をＯＲ４１２２に供給するため、ＮＯＴ
４１３４及びＯＲ４１３６を通過する処の出力信号を発
生する。信号ＣＨＥＣＫＣＲＣ及び（ＥＯＭ−ＬＲＤＢ
）が共に低レべルにあると、ＡＮＤ４１３８は、低レベ
ル人力をＯＲ４１２２に供給するため、ＯＲ４１３６を
通過する処の出力信号を発生する。

メツセージ制御フラグＡ及びＢをセツトするための回路
は、第３９図に示されている。

メツセージ制御フラグＢをセツトするための回路は、Ａ
ＮＤ３９００及びＡＮＤ−０Ｒインバータ３９０２を有
する。ＡＮＤ−０Ｒインバータ３９０２が低レベル出力
信号を発生しないという条件で、メツセージ制御フラグ
Ｂは、信号ＷＲ［ＴＥＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯ
ＮＴＲＯＬＦＬＡＧＳの発生の際に、セツトされる。

信号ＷＲＩＴＥ ＥＮＡＢＬＥＭＥＳＳＡＧＥＣＯＮＴ
ＲＯＬＦＬＡＧ及びＣＬＦ）ＡＲＢが共に、同時に高レ
ベルにあると、ＡＮＤ−０Ｒインバータ３９０２の１側
は、付勢され、それは、メツセージ制御フラグＢをクリ
アするため、低レベル出力信号を発生する。高レベル信
号ＣＬＥＡＲＢの不存在で、ＡＮＤ０Ｒインバータ３９
０２の入力は、減勢される。メツセージ制御フラグＢが
すでにセツトされるか、或いは、信号ＳＥＴＢが信号Ｅ
ＯＣＯＮで同時に生じると、メツセージ制御フラグＢの
セツトを許すため、ＡＮＤ−０Ｒインバータ３９０２の
左人力は、減勢される。ＡＮＤ−０Ｒインバータ３９０
２の出力は、信号ＷＲＢになるため、０Ｒ３９０４を通
過する。

この後者の信号は、導線３９８４上の信号ＳＴ＋ＷＲ
Ｂ＋ＲＢを発生するため、ＯＲ３９０６を１ＵＯ通過す
る。

この信号はまた、低レベル信号ＳＴＡＲＴの発生の際、
或いは、メツセージ制御フラグＢがセツトされると、導
線３９８４上に発生される。

勿論、ＷＲｌＴＥ ＥＮＡＢＬＥＭＥＳＳＡＧＥＣＣＯ
ＮＴＲＯＬＦＬＡＧＳ信号が発生されているという条件
で、ＯＲ−ＡＮＤインバータ３９０８が高レベル出力信
号を発生するとき、メツセージ制御フラグＡは、セツト
される。

高レベル信号ＷＲＩＴＥ ＥＮＡＢＬＥＭＥＳＳＡＧＥ
ＣＯＮＴＲＯＬＦＬＡＧＳは、ＯＲ−ＡＮＤインバータ
３９０８の右０Ｒ入力に供給され、それ故、ＯＲ３９１
０への全入力が高レベルにある場合にのみ、ＯＲＡＮＤ
インバータ３９０８は、高レベル出力信号を発生し得る
。

ＯＲ３９１０は、以下の条件の下で、メツセージ制御フ
ラグＡのセツトを妨げるため、高レベル出力信号をＯＲ
−ＡＮＤインバータ３９０８に供給する。

第１に、導線４０９０上の信号ＣＬＥＡＲＡ−Ｂが低レ
ベルであること。第２に、ＡＮＤ３９１２又はＡＮＤ３
９１４のいずれかが、低レベル出力信号を発生すること
。

低レベル信号ＬＲＣ＋ＣＲＣは、ＡＮＤ３９１２及び３
９１４の夫々の１入力を付勢するため、ＮＯＴ３９１６
を通過する。双方のＡＮＤは、高レベル信号ＥＯＭＡに
よつて更に付勢される。ＡＮＤ３９１２は、高レベル信
号ＥＸＣＬＵＤＥＦＲＯＭＢＣＣによつて更に付勢され
、他方、ＡＮＤ３９１４は、フラグＢがセツトされない
とき、信号ＲＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＢ
によつて更に付勢される。

ＯＲ３９１０の出力が低レベルにあると、フラグが既に
セツトされ、従つて信号ＲＭＥＳＳＡＧＥＣＯＮＴＲＯ
Ｌ ＦＬＡＧＡが、低レベルにある場合、或いは、ＡＮ
Ｄ３９１８が低レベル出力信号を発生させるという条件
がある場合、信号ＷＲＩＴＥＭＥＳＳＡＧＥＣＯＮＴＲ
ＯＬＦＬＡＧＡが発生される。

このことは、信号ＥＯＣＯＮ２がＡＮＤ３９１８の１入
力を付勢するために高レベルにあるとぎにのみ、生じ得
る。ＡＮＤ３９１８の他の入力は、以下の如き幾つかの
条件の１つの下で、付勢される。メツセージ制御フラグ
Ｂがセツトされると、低レベル信号は、ＡＮＤ３９１８
の１入力を付勢するため、ＯＲ３９２０，ＮＯＴ３９２
２及びＯＲ３９２４を通過する。

ＯＲ３９２４の出力は、信号ＳＥＴＡである。メツセー
ジ制御フラグＣがセツトされず、信号ＳＴＯＲＡＧＥＴ
ＯＤＩＳＡＳＳＥＭＢＬＹが発生すると、ＡＮＤ３９２
６は、ＡＮＤ３９１８を付勢するため、ＯＲ３９２４を
通過する処の低レベル出力信号を発生する。

メツセージ制御フラグＣがセツトされず、信号ＡＳＳＥ
ＭＢＬＹＴＯＳＴＯＲＡＧＥが発生すると、ＡＮＤ３９
２８は、ＡＮＤ３９１８を付勢するため、０Ｒ３９２４
を通過する処の低レベル出力信号を発生する。最後に、
メツセージ制御フラグＤがセツトされ、メツセージ・フ
ラグＡがセツトされないと、ＡＮＤ３９３０への両入力
は、付勢され、それは、ＡＮＤ３９１８を付勢するため
、０Ｒ３９２０，Ｎ０Ｔ３９２２及びＡＮＤ３９２４を
通過する処の出力信号を発生する。最後に、信号ＬＲＣ
＋ＣＲＣが低レベルにあり、従つてＮＯＴ３９１６の出
力がＡＮＤ３９３２の１入力を付勢すると、そして、信
号１ＴＢＲＥＳＵＭＥの１つ、又はＲＥＳＵＭＥＬＲＣ
が低レべルにあり、従つてＯＲ３９３４がＡＮＤ３９３
２の第２入力を付勢すると、該ＡＮＤは、ＡＮＤ３９１
８を付勢するため、ＯＲ３９３４を通過する処の低レベ
ル出力信号を発生する。

ＯＲ３９３４の出力は、高レベル信号ＲＥＳＵＭＥであ
る。

この信号が低レベルにあると、それは、ＡＮＤ３９３６
の１入力を付勢し、信号ＥＸＣＬＵＤＥＣＨＡＲＡＣＴ
ＥＲがまた低レベルにあると、ＡＮＤ３９３６は、高レ
ベル信号ＲＥＳＵＭＥＬＲＣを発生する。

フラグ００−０２及びＤＬＥ ＤＬＥキヤラクタは、ＤＬＥキヤラクタをフオローする
キヤラクタがその通常順位（ｓｌｇｎｌｆ１ｃａｎｃｅ
）とは別のあるものを有し、制御キヤラクタとして扱わ
れるべきである、ということを示すために、通信技術で
使用される。

例えば、ゼロ・キヤラクタによつてフオローされるＤＬ
Ｅキヤラクタは、伝送の終りを示す。ＤＬＥフラグをセ
ツトするための回路は、第２０図に示されている。

ラインがオン状態であると、ＡＮＤ２０２０の１入力は
付勢され、ＤＬＥフラグは、低レベル入力をＯＲ２０１
８に供給する処の３つの条件のいずれでも、セツトされ
る。信号ＤＥＣＯＤＥＸ１は、ポートが同期出力動作に
対してプログラムされる処の各マイナ・サイクルで、低
レベルにあり、制御ワードがメイン・メモｌＪ１１０か
ら読み出されるとき、フラグ００及び０２がセツトされ
る。信号ＤＥＣＯＤＥＸ１は、デコーダ２２００によつ
て発生される。ＤＬＥフラグが既にセツトされていると
、ＥＯＣサイクルを除いて、制御ワードが読み出され、
再蓄積される度毎に、該フラグは、制御ワードでメイン
・メモリ内に再蓄積される。

全てのマイナ・サイクルで、ＥＯＣサイクルを除き、Ａ
ＮＤ２０２２は付勢され、信号ＲＤＬＥＦＬＡＧは、更
にか＼るＡＮＤを付勢し、従つてそれは、低レベル出力
信号をＯＲ２０１８に発生する。ポートに関するあらゆ
るマイナ・サイクルで、ＤＬＥフラグが既にセツトされ
ておらず、ＤＬＥキヤラクタがＣＤテーブルによつて検
知され、そしてＡＮＤ２００８の出力が高レベルにある
とすると、ＤＬＥフラグは、セツトされる。フラグ００
，０１及び０２は、第１８図に示された回路によつて、
セツトされる。

ＡＮＤ１８５２の全ての入力が高レベルにあると、それ
は、ＡＮＤ１８１２の１入力を付勢するため、ＮＯＴ１
８５４及びＯＲ１８５６を通過する処の出力信号を生じ
る。

ラインが同期出力モードで動作しており、フラグ０２が
セツトされ、そしてフラグ００及び０１が共にリセツト
されるとき、ＡＮＤ１８１２の第２入力は、低レベルに
なるであろう処の信号ＤＥＣＯＤＥＸＯによつて付勢さ
れる。ＡＮＤ１８１２の出力は、２つのＡＮＤ１８１４
及び１８６０の１入力を付勢する。ＤＬＥフラグがセツ
トされないと、ＮＯＴ１８５８の出力は、ＡＮＤ１８６
０を更に付勢し、それは、フラグ００をセツトするため
、０Ｒ１８４８とＮＯＴ１８５０とを通過する処の出力
信号を発生する。

ＤＬＥフラグがセツトされると、それは、ＡＮＤ１８１
４の第２入力を付勢する。ＡＮＤ１８１４の第３入力は
、信号ＤＵＰＤＬＥ＋ＤＬが高レベルにあるときのみ、
付勢される。

ＡＮＤ１８１４の出力は、フラグ０１をセツトするため
、０Ｒ１８４４及びＮＯＴ１８４６を通過する。同期モ
ードで動作し、フラグ０２が既にセツトされているとき
、信号ＣＬＲＴＳＰＴＦが低レベルにあることを条件と
して、制御ワードが読み出され、制御ワードの休止でメ
モリに再蓄積される度毎に、フラグ０２は読み出される
。

これらの条件の下で、ＡＮＤ１８３２の全入力は付勢さ
れ、出力信号は、フラグ０２をセツトするため、０Ｒ１
８３４及びＮＯＴ１８３６を介して、発生される。

先のキヤラクタがＤＬＥであつた場合にのみ、フラグ０
２は、キヤラクタによつて最初にセツトされ得る。

この場合、キヤラクタが感知され、それがＣＪテーブル
をして信号ＣＩ０９を発生させるとき、ＤＬＥフラグは
、制御ワード内でなおセツトされ、従つて、ＡＮＤ１８
３８への全入力は、付勢され、それは、フラグ０２をセ
ツトするため、０Ｒ１８３４及び１８３６を介して、出
力を発生する。フラグ０２は、透明（ｔｒａｎｓｐａｒ
ｅｎｔ）モード・フラグである。ＡＮＤ１８３８が、フ
ラグを再びセツトさせるため、信号を発生するときに、
フラグ０２が既にセツトされていると、伏態（ＳＴＡＴ
ＵＳ）２０７もまたセツトされる。ＡＮＤ１８３８の出
力は、ＡＮＤ１８４０の１入力を付勢する。そしてフラ
グ０２が既にセツトされていると、ＡＮＤ１８４０は、
信号ＷＲＩＴＥＳＴＡＴＵＳ２０７になるため、ＮＯＴ
１８４２を通過する処の出力信号を発生する。出力制御
フラグ０８及び１１は、本発明とは関係のない目的のた
めに使用される。

出力制御フラグ０９は、前述の様に、手続／ユテイリテ
イー・タイマを制御するために使用される。出力制御フ
ラグ１０は、第１０図で使用される。そしてこのフラグ
がセツトされるとき、それは、ＤＵＰＤＬＥ信号の発生
を妨げる。水平冗長検査 水平冗長検査は、夫々の後続のキヤラクタのビツト位置
に対応する、加算、モジユロ２（合同法２）によつて、
メツセージ上に形成される。

即ち、全てのキヤラクタに関する全てのビツト、ゼロは
水平冗長検査キヤラクタのビツト、ゼロを得るため、モ
ジユロ２で合計される。同様のことが、ビツト１，２，
３等に対して為される。従つて水平冗長検査キヤラクタ
は、展開され、そしてそれは、メツセージ内の全てのキ
ヤラクタと同じ数のビツ卜を有している。メツセージの
終りで転送され又は受け取られ、且つ他のキヤラクタで
算入されるとき、この検査キヤラクタは、全ての位置内
に、ゼロの結果を発生する。この様にして、それは、１
ビツトを落すことによつて、或いはゼロ・ビツ卜を１ビ
ツトに変更する雑音によつて、作られるエラーに対して
保護する。第３２図及び第３３図は、ＬＲＣキヤラクタ
を発生するための第１の回路を示している。

第３２図に於いて、８つのＡＮＤ−０Ｒインバータ３２
００が提供され、そのうちの２つだけが第３２図に示さ
れている。ＡＮＤ−０Ｒインバータ３２００は、４組の
ＡＮＤ入力３２０２，３２０４，３２０６及び３２０８
で提供される。ＡＮＤ３２０２は、保持レジスタ１１２
に接続され、組立／分解領域ビツト０１−０８から読み
出されるキヤラクタを示す信号を受け取る。ＡＮＤゲー
トの第２組は、保持レジスタ１１２に接続され、メモリ
の蓄積領域から読み出されるキヤラクタを示す信号を受
け取る。ＡＮＤゲートの第３組は、ＤＬＶ，／ＳＹＮメ
モリ６０４から読み出される処の信号ＤＬＥ？，／ＳＹ
Ｎ００−０７を受け取る。ＡＮＤゲートの第４組は、後
述される巡回冗長検査モードで使用される処の信号ＣＲ
Ｃ１−８を受け取る。ＡＮＤ−０Ｒインバータ３２００
に関するＡＮＤゲートの組の１つだけが、いつでも付勢
される。

入カモードに於いて、ＡＮＤ３２０２が付勢され、従つ
て、組立／分解領域の内容は、ＡＮＤ−０Ｒインバータ
３２００を介して、１組の８排他的０Ｒ又はモジユロ２
回路３２１０にゲートされる。ボートが、入カモード及
ぴＬＲＣ検査モードに対してプログラムされると、ＡＮ
Ｄ３２１２への両人力は付勢され、それは、ＡＮＤ３２
１４を付勢するため、出力信号を発生する。

キヤラクタが水平冗長検査から排除されるべきではない
とすると、ＡＮＤ３２１４は、低レべルにある処の信号
、中止ＬＲＣによつて更に付勢される。ＡＮＤ３２１４
の出力は、全てのＡＮＤ３２０２を付勢する。出力モー
ドで、ＡＮＤ３２０４は付勢され、従つて、メイン・メ
モリの蓄積領域の内容は、ＡＮＤ−０Ｒインバータ３２
００を介して、排他的０Ｒ３２１０にゲートされる。

信号ＣＫＬＲＣ及びＩＣ−０ＵＴは、ＡＮＤ３２１６の
２つの入力を付勢するため、共に高いレベルにある。エ
ンド・メツセージ・キヤラクタが蓄積内にない場合、或
いは、エンド・オブ・メツセージ・キヤラクタは蓄積領
域にあるが、水平冗長検査から排除されるべきではない
場合でさえ、導線３９８６上の信号は、ＡＮＤ３２１６
を更に付勢するため、高レべルにある。メツセージ制御
フラグＤがセツトされていないと、導線４２９８上の信
号は高レベルにあり、従つてＡＮＤ３２１６は、ＡＮＤ
３２１８への付勢出力信号を発生する。導線１１９４上
の信号が、水平冗長検査は中止されたということを示す
低レベルにあると、ＡＮＤ３２１８は、更に付勢される
。ＡＮＤ３２１８の出力は、全てのＡＮＤ３２０４を付
勢する。導線１１９４上の信号は、水平冗長検査が中止
されるということを示す高レベルにあるということを条
件として、ＡＮＤ３２０６は、ＤＬＥ／ＳＹＮメモリか
らの出力を受け取り、これらの信号をＡＮＤ−０Ｒイン
バータ３２００を介して排他的０Ｒ３２１０に進める。

ＡＮＤ３２０８は、巡回冗長検査のために使用され、導
線３１９４上の信号が、信号ＣＲＣ１−ＣＲＣ８をＡＮ
Ｄ−０Ｒインバータ３２００を介して排他的０Ｒ３２１
０に進めるため、高レベルにあるときはいつでも、付勢
される。

ＡＮＤ−０Ｒインバータ３２００からの出力は、排他的
０Ｒ回路３２１０内の信号ＲＣＲＣ／ＬＲＣ０７乃至Ｒ
ＣＲＱ／ＬＲＣ００と比較される。

排他的０Ｒがその２つの入力信号を比較し、それらが等
しくないということを見出すと、それは、高レべル出力
信号を発生する。これらの出力信号は、第３３図に供給
され、データ・ビツト０乃至データ・ビツト７を示す。
データ・ビツト０−５は、１組の６ＡＮＤ／ＯＲインバ
ータ３３０２の第１組のＡＮＤ３３００に供給される。
ＯＲ３３０６への両入力が、水平冗長検査キヤラクタの
演算中、高レベルにあるので、これらのＡＮＤは、ＮＯ
Ｔ３３０４の出力によつて更に付勢される。

ＡＮＤ−０Ｒインバータ３３０２の出力は、信号ＷＲＩ
ＴＥＣＲＣ／ＬＣＲＯＯ−０５であり、該信号は、メイ
ン・メモリ１１０のＬＲＣ領域に供給され、そこで、Ａ
ＮＤ−０Ｒインバータ３３０２の出力が高レベルにある
処のあらゆる位置に対して、１が書き込まれる。更に、
メモリのＬＲＣ領域が書き込みのために付勢される場合
にのみ、ＡＮＤ一ＯＲインバータ３３０２の出力は、メ
イン・メモリ１１０のＬＲＣ領域に書き込まれ得る。高
レべル信号ＷＲＩＴＥ ＥＮＡＢＬＥＣＲＣ／ＬＲＣは
、第４４図に発生され、それは、時間ＴＰ１３−１４で
メモリに書き込むためのＬＲＣ領域を付勢するために、
ＭＵＸ５００の様なマルチプレクサに供給される。更に
、ＡＮＤ−０Ｒインバータ３３０２の出力は、第４４図
で発生される信号ＣＲＣ／１ＲＬＲＣＣＬＥＡＲが高レ
ベルにあるときのみ付勢される処のＤＡＬＵＸ２０８の
様なＤＡｌｍＪＸを介じζメモリに供給される。このＵ
／ＭＵＸは、更にアドレス信号がメイン・メモリのＬＲ
Ｃ領域にＡＮＤ−０Ｒインバータの出力を通すために必
要とされない処の固定された電圧レベルに接続される、
そのアドレス入力を有している。キヤラクタが、異なつ
た長さを有するようにプログラムされるので、ＣＲＣ／
ＬＲＣビツト０６及び０７へのデータ・ビツト６及び７
の入口は、それがビツト００乃至０５のためのものより
、やや複雑である。

第３２図で発生される信号ＤＡＴＡＢＩＴ６及びＤＡＴ
ＡＢＩＴ７は、デコーダ／マルチプレクサ３３０８に供
給される。

データ・ビツト６は、Ｄ／ＭＵＸ０Ａ０及びＡ２入力に
供給され、他方、データ・ビツト７は、Ａ３及びＢＯ入
力に供給される。Ｄ／ＭＵＸは、永続的に付勢され、２
つ信号６０ＲＳＨ及び７０ＲＳＨによつてアドレスされ
る。これらの後者の信号は、第３５図で与えられ、キヤ
ラクタ長を特定する処のバイト２、ビツト０４及び０５
のデコーデイングを表わす。第３５図を参照すると、信
号Ｒバイト２０４は、ＡＮＤ３５００の１人力に供給さ
れ、ＮＯＴ３５０２によつて反転され且つＡＮＤ３５０
４の１人力に供給される。

信号Ｒバイト２０５は、ＡＮＤ３５０４の第２入力に供
給され、ＮＯＴ３５０８によつて反転され且つＡＮＤ３
５００の第２入力に供給される。ＡＮＤ３５００の出力
は、高レベル信号７ＬＥＶＥＬである。該信号は、低レ
ベル信号７ＬＥＶＥＬになるため、ＮＯＴ３５０８によ
つて反転される。ＡＮＤ３５０４の出力は、高レベル信
号６ＬＥＶＥＬである。それは、低レベル信号６ＬＥＶ
ＥＬになるため、ＮＯＴ３５１０を通過する。ＡＮＤ３
５００の出力は、ＡＮＤ３５１２の１入力を付勢し、他
方、ＡＮＤ３５０４の出力は、ＡＮＤ３５１４の１入力
を付勢する。これら双方のＡＮＤは、ＡＮＤ３５１８が
低レベル出力信号を発生するときのみ、ＮＯＴ３５１６
の出力によつて更に付勢される。このことは、信号ＥＯ
ＭＡ及びＬＲＣ・０ＵＴが共に高レベルにあるときにの
み、生じ得る。この様に、ＬＲＣキヤラクタの演算中、
ＡＮＤ３５１２及び３５１４の出力は、共に高レベルに
あり、０Ｒ３５２０及び３５２２への入力をブロツクす
る。信号ＣＯＭＰＵＴＥＬＲＣは、第３３図より与えら
れ、ＬＲＣキヤラクタの演算、従つてＯＲ３５２０及び
３５２２への他の入力をブロツクする間、高レベルにあ
る。従つて、信号６０ＲＳＨ及びＴＯＲＳＨは、ＬＲＣ
キャラクタの演算上、共に低レベルにある。第３３図に
於いて、信号６０ＲＳＨ及び７０ＲＳＨの双方が低レベ
ルにあると、Ｄ／ＭＵＸ３３０８のＡＯ及びＢ０データ
入力が、選択される。

従つて、データ・ビツト６及びデータ・ビツト７は、Ｄ
／ＭＵＸ３３０８を介して、Ａ及びＢ出力に進む。Ｄ／
ＭＵＸ３３０８のＡ出力は、信号ＷＲＩＴＥＣＲＣ／Ｌ
ＲＣ０６になるため、ＮＯＴ３３１０を各して接続され
る。

この信号は、信号ＤＡＴＡＢＩＴ６が低レベルにあると
、高レべルになる。Ｄ／ＭＵＸ３３０８のＢ出力は、信
号ＤＡＴＡＢ［Ｔ７が低レベルにあると、ＡＮＤ３３１
２の１入力を付勢する。レベル６が選択されると、ＮＯ
Ｔ３３１４の出力はＡＮＤ３３１２をブロツクし、ＡＮ
Ｄ３３１２の出力は、ＣＲＣ／ＬＲＣ０７に１を書き込
む。一方、レベル６が選択されないと、ＮＯＴ３３１４
の出力は、ＡＮＤ３３１２を付勢し、ＣＲＣ／ＬＲＣ０
７に書き込まれる値は、ＤＡＴＡＢＩＴ７信号のレベル
に依存する。パリテイー発生器／チエツカ−３３１８は
、８データ入力Ｄ０−Ｄ７を有する。ＡＮＤ−０Ｒイン
バータ３３０２の出力は、パリテイー発生器のＤ０−Ｄ
５入力に供給される。Ｄ／ＭＵＸ３３０８のＡ及びＢ出
力は、ＯＲ３３２０及び３３２２を介して、Ｄ６及びＤ
７入力に供給される。パリテイー発生器／チエツカーは
、ＬＲＣキヤラクタのパリテイーを発生するため、信号
ＬＲＣＯＤＤＰＡＲＩＴＹ又はＬＲＣＥＶＥＮＰＡＲ［
ＴＹの１によつて付勢される。信号ＬＲＣ ＥＶＥＮＰ
ＡＲＩＴＹ及びＬＲＣＯＤＤＰＡＲｌＴＹは、プログラ
ム制御によつて選択され、第３４図のデコード回路に供
給される処のバイト３、ビツト３−０によつて決定され
る。パリテイー発生器３３３８によつて発生されるパリ
テイーは、Ｄ／ＭＵＸ３３０８のＡ１及びＢ２入力に供
給される。出力メツセージの終りで、信号ＥＯＭＡ及び
ＬＲＣ−０ＵＴがＡＮＤ３５１８を付勢するとき、バィ
ト２、ビッ卜０４及び０５が、夫々１及びＯであると、
パリテイー・ビツトは、Ｄ／ＭＵＸ３３０８を介して、
Ａ出力に進む。バイト２ビツト０４及び０５が、夫々１
及びＯであると、信号７０ＲＳＨＩＦＴは、Ｄ／ＭＵＸ
３３０８を付勢し、従つて、パリテイー発生器の出力は
、Ｂ出力に進む。演算されたＬＲＣキヤラクタは、出力
マルチプレクサを介してライン・アダプタヘ、一時に１
ビツトづつシフト・アウトされる。

各メジヤー・サイクルで一度、ＬＲＣキヤラクタが読み
出され、仮にこれがデータ・クロツクであり、そして、
それは、ＡＮＤ−０Ｒインバータ３３０２を通過するの
で、それがメイン・メモリのＣＲＣ／ＬＲＣ領域に戻さ
れるとき、それは、１位値右にシフトされる。保持レジ
スタ１１２を介してメモリから読み出される低順位ビツ
トＣＲＣ／ＬＲＣ００は、ＡＮＤ−０Ｒインバータ３５
３０に供給される。ビツトは、以下の様に、インバータ
を介してゲー卜される。ポートが同期動作に関してプロ
グラムされると、信号Ｒバイト４０１は、ＡＮＤ−０Ｒ
インバータ３５３２の１入力を付勢するため、高レベル
にある。信号０ＵＴＬＲＣは、高レベルにあり、ＡＮＤ
−０Ｒインバータ３５３２の得られた低レベル出力は、
ＡＮＤ−０Ｒインバータ３５３０の第２入力を付勢する
ためＮＯＴ３５３４によつて反転される。ＡＮＤ−０Ｒ
インバータ３５３０の出力データ・ビツトは、低レベル
信号の連続（ｓｅｒｌａｌ）ＬＲＣ＋ＣＲＣ ＯＵＴで
ある。この信号は、第３図に供給され、そこで該信号は
、０Ｒ３２４及びＭＵＸ３２６を介して、出力マルチプ
レクサ及びライン・アダプタに進む。第３５図に於いて
、信号０ＵＴＬＲＣは、信号ＩＮＨＩＢＩＴ ＤＩＳＡ
ＳＳＥＭＢＬＹＳＥＲＩＡＬＯＵＴになるため、ＮＯＴ
３５３６及び０Ｒ３５３８を通過する。

この信号もまた、第３図に供給され、そこで該信号は、
順次ＡＮＤ−ＯＲインバ．一夕３２０をブロツクするた
め、ＡＮＤ３２２をブロツクする。従つて、メモリの組
立／分解領域からの連続出力データは、禁止される。第
３５図に於いて、ＮＯＴ３５３４の出力は、信号ＳＨ［
ＦＴＬＲＣＯＵＴである。

この信号は、仮に信号１ＴＢＲＥＳＵＭＥが高レベルに
あると、更に付勢される処のＡＮＤ３５４０に供給され
る。ＡＮＤ３５４０の出力は、信号ＬＲＣＥＮＡＢＬＥ
ＳＨＩＦＴである。該信号は、第３３図ｌこ供給され、
そこでそれは、ＡＮＤ−０Ｒインバータ３３０２のゲー
ト３３５０を付勢するため、ＯＲ３３０６を通過する。
更に、データ・ビツト６は、ＣＲＣ／ＬＲＣ０５に蓄積
されるために、位値５に関するＡＮＤ−０Ｒインバータ
３３０２を通過する。信号６０ＲＳＨｌＦＴ及び７０Ｒ
ＳＨＩＦＴの双方が高レベルにあると、データ・ビツト
７はＤ／ＭＵＸ３３０８のＡ３入力を通過し、そこから
、それは、信号ＷＲＩＴＥＣＲＣ／ＬＲＣ０６になるた
め、ＮＯＴ３３１０を通過する。メツセージ制御フラグ
Ａ−Ｄが値１００１を有する場合にのみ、前述の如きＬ
ＲＣキヤラクタの送出は、メツセージの終りで生じ得る
ということが理解される。

これらの条件の下で、デコーダ４２０６は、そのＸ０出
力で、低レベル信号ＲＤ１１０ＵＴを発生する。第４５
図に於いて、この信号は、ＮＯＴ４５０２を介してＡＮ
Ｄ４５００の第２入力に進む高レベル信号ＣＨＥＣＫＬ
ＲＣによつて更に付勢される処のＡＮＤ４５００の１入
力に供給される。ＡＮＤ４５００の出力は、高レべル信
号０ＵＴＬＲＣであり、該信号は、ＬＲＣキヤラクタを
シフト・アウトするために必要な前述の如き信号を発生
するため、第３５図で利用される。ＡＮＤ４５００の出
力はまた、ＡＮＤ４５０４を付勢し、ＡＮＤ４５０４は
、低レベル出力信号ＯＵＴＬＲＣ−ＣＬＯＣＫを発生す
るため、高レベル信号ＤＡＴＡＣＬＯＣＫによつて更に
付勢される。この信号は、第４４図に供給され、そこで
該信号ＷＲ［ＴＥ ＥＮＡＢＬＥＣＲＣ／ＬＲＣになる
ため、０Ｒ４４００を通過する。信号ＷＲＩＴＥＥＮＡ
ＢＬＥ ＣＲＣ／ＬＲＣは、ＡＮＤ−０Ｒインバータ３
３０２からの出力のメモリのＬＲＣ領域への書き込みを
付勢するために、前述の様に使用される。

入力動作で、メツセージ内のキヤラクタの異なつたビツ
ト位置は、モジユロ２で合計され、ＬＲＣキヤラクタが
合計内にＴＥＬまれるとき、オーバオール合計は、全て
０になる。

ＡＮＤ３３６０は、このことが真実であるということを
保証するため、検査する。データ・ビツト０−５は、Ａ
ＮＤ３３６０への入力として供給される。加えて、デー
タ・ビツト６及び７は、それらが存在すると、ＯＲ３３
６２及び３３６４の出力から与えられ、またＡＮＤ３３
６０に供給される。メツセージが、エラーなしで、伝送
されると、ＡＮＤ３３６０は、低レベル出力信号ＬＲＣ
０ＣＨＥＣＫを発生する。

第３６図に於いて、信号ＬＲＣＯＣＨＥＣＫは、ＡＮＤ
３６００の１入力に供給される。

ＡＮＤ３６００の第２入力は、第３４図のバイト３デコ
ード回路から、信号ＣＨＥＣＫＬＲＣを受け取る。

最後に、ＡＮＤ３６００は、以下の様に発生される処の
信号ＬＲＣＤＥＴＥＣＴＶＩＤを受け取る。第４５図に
於いて、信号ＷＲＤは、デコーダ４５０６のＳＹ入力を
付勢するため、低レベルにある。

信号■Ｃ−０ＵＴは、デコーダのＹ入力を付勢するため
、低レベルにある。信号ＷＲＩＴＥＭＥＳＳＡＧＥＣＯ
ＮＴＲＯＬＦＬＡＧＢ及びＷＲＩＴＥＭＥＳＳＡＧＥＣ
ＯＮＴＲＯＬＦＬＡＧＣは、共に低レベルにあり、それ
故、デコーダは、そのＹＯ出力で、低レベル出力信号を
発生する。この信号は、メツセージ制御フラグＣがセツ
トされるので、このとき、更に付勢される処のＡＮＤ４
５０８に供給される。

ＡＮＤ４５０８の出力は、信号５＋６ＷＲ１１１Ｎであ
る。この信号は、第４７図に供給され、そこで該信号は
、ＯＲ４７０８を介して、ＡＮＤ４７１０に進む。この
ＡＮＤは、第３４図のバイト３デコーダによつて発生さ
れる処の信号ＣＨＥＣＫＬＲＣによつて更に付勢される
。ＡＮＤ４７１０の出力は、信号ＩＮＬＲＣ ＤＥＴＥ
ＣＴＥＤである。該信号がＡＮＤ３６００に供給される
とき、それは、信号ＬＲＣ ０ ＣＨＥＣＫをサンプル
する。検査が正しく、従つて信号ＬＲＣ ０ ＣＨＥＣ
Ｋが低レベルにあると、ＡＮＤ３６００からの有意昧な
出力はない。一方、エラーが生じたとすると、信号ＬＲ
Ｃ０ ＣＨＥＣＫは高レベルにあり、ＡＮＤ３６００は
、０Ｒ３６０２を介してＡＮＤ３６０４に進む処の低レ
ベル出力信号を発生する。このＡＮＤは、信号１Ｃ・０
ＵＴによつて更に条件付けられ、該信号は、人力動作中
、高レベルにある。信号１ＳＹＮが高レベルにあると、
ＥＯＣＯＮ２信号は、ＡＮＤ３６０４の第３入力を付勢
するため、ＡＮＤ３６０６及びＮＯＴ３６０８を通過す
る。この様にして、ＡＮＤ３６０４は、低レベル信号Ｄ
ＡＴＡＥＲＲＯＲを発生するため、付勢される。第４５
図を参照すると、デコーダ４５０６のＹ０出力は、０Ｒ
４５１０を介して、デコーダ／マルチプレクサ４５１２
のＢ１人力に進む。Ｄ／ＭＵＸ（７）Ａ０人力に供給さ
れる信号ＣＨＥＣＫＬＲＣは、Ａ１及びＢ１入力を選択
するため、高レベルにある。更に、Ｄ／ＭＵＸ４５１２
のＥＢ入力は、ＥＯＣ０Ｎ２時間で、低レベルに下降し
、それ故、Ｂ１人力に供給される信号は、Ｄ／ＭＵＸを
介してＺ０出力に進み、そこで、それは、排他的０Ｒ４
５１４に供給される。排他的０Ｒの他の入力は、低レベ
ル電圧源に接続され、従つて、高レベル出力信号がＤ／
ＭＵＸ４５１２から生じるとき、排他的０Ｒ４５１４は
、高レベル信号ＭＡＳＳＡＧＥＥＮＤを発生する。

この信号は、第２６図に供給され、そこで該信号は、書
き込み状態１、ビツト０４への１信号を発生し、また信
号ＭＥＳＳＡＧＥＥＮＤＡを発生する。ラインがＬＲＣ
出力モードで動作し、フラグＤーＡが、メツセージの終
りで、値１０１１を有するとき、パツドは、ＬＲＣキヤ
ラクタのプレースに挿人される。

第４５図に於いて、ＡＮＤ４５１６への両入力は、フラ
グＡ及びＤがセツトされているので、高レベルにあり、
それ故、ＡＮＤ４５１６は、デコーダ４５０６のＳＸ入
力を付勢するため、低レベル出力信号を発生する。信号
１Ｃ・ＯＵＴは、デコーダのＸ人力を付勢するため、高
レベルにある。最後に、信号ＷＲ［ＴＥＭＥＳＳＡＧＥ
ＣＯＮＴＲＯＬＦＬＡＧＢは、高レベルにあり、信号Ｗ
ＲＩＴＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＣは、
低レベルにあり、それによつて、高レベル出力信号をＸ
１及びＸ２で発生している間に、デコーダ４５０６がＸ
Ｏで低レベル出力信号を発生するようにする。Ｘ１出力
は、ＥＯＣＯＮ２時間で、導線４４９６上の信号によつ
て付勢される処のＤ／ＭＵＸ４５１２のＡ１入力に接続
される。信号ＣＨＥＣＫＬＲＣは高レベルにあり、他方
、信号ＣＨＥＣＫＣＲＣは低レベルにある。従つて、Ｄ
／ＭＵＸ４５１２のＡ１入力は、ＺＡ出力にゲートされ
、そこからＮＯＴ４５１８を介して、信号ＩＮＳＥＲＴ
ＰＡＤになる。この信号は、第１９図に供給され、そこ
で該信号は、出力動作と関連して、前述された発生パツ
ド（ｔｈｅｇｅｎｅｒａｔｅｐａｄ）信号と同じ方法で
機能する。第４５図の回路は、信号ＭＡＳＳＡＧＥＥＮ
Ｄを発生するが、メツセージの終りで、メツセージ制御
フラグＤ−Ａが値１１０１にセツトされると、ＬＲＣ又
はパツド・キヤラクタのいずれか一方を転送しない。

デコーダ４５０６のＳＸ及びＸ入力は、前述の様に付勢
される。然し乍ら、本例で、信号ＷＲＩＴＥＭＥＳＳＡ
ＧＥＣＯＮＴＲＯＬＦＬＡＧＢは、低レベルにあり、他
方、信号ＷＲＩＴＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦＬ
ＡＧＣは、高レべルにある。低レベル信号は、デコーダ
のＸ２出力で発生され、この信号はＯＲ４５１０を介し
て、Ｄ／ＭＵＸ４５１２のＢ１人力に進む。Ａｌ及びＢ
１人力は、前述の様に選択され、それ故、Ｂ１での高レ
ベル人力は、ＺＯ出力へ通過され、そこから、排他的０
Ｒ４５１４を介して、信号ＭＡＳＳＡＧＥ ＥＮＤにな
る。

ＬＲＣかまたはＣＲＣの、ブロツク検査キヤラクタが、
阻止されるべきである処のこれらの例に於いて、ＡＮＤ
４５１６への両入力は、高レベルにあり、それは、低レ
ベル出力信号ＷＲＤＷＲＡを発生する。

第４７図に於いて、この信号は、信号ＳＵＰＲＥＳＳＢ
ＣＣＣＨＡＲＡＣＴＥＲになるため、ＮＯＴ４７１２及
びＯＲ４７１４を通過する。第９図に於いて、この信号
は、ＡＮＤ９０９をブロツクする。第１１図に於いて、
該信号は、信号ＳＵＰＲＥＳＳＣＨＡＲＡＣＴＥＲにな
るため、ＯＲ１１００及び１１０１を通過する。第４５
図に於いて、ＡＮＤ４５２０は、幾つかの条件の下で、
出力リクエストを禁止するため、高レベル出力信号を発
生する。

ＡＮＤ４５１６が低レベル出力信号を発生すると、該信
号は、ＡＮＤ４５２４への高レベル入力を発生するため
、ＯＲ４５２２を付勢する。０Ｒ４５２２はまた、信号
ＥＯＭＡ又はＲＤ５＋ＲＤ６のいずれかによつて付勢さ
れる。

ラインが出力モードで動作するとき、ＡＮＤ４５２４は
、ＥＯＭＯＮ２時間で、更に付勢される。ＡＮＤ４５２
４の出力は、ＡＮＤ４５２０の１入力を付勢し、Ｄ／Ｍ
ＵＸ４５１２のＺＯ出力が低レベルにあると、１≦１ ＡＮＤ４５２０は、信号１ＮＨＩＢ［ＴＯＵＴＰＵＴＲ
ＥＱＵＥＳＴを発生する。

この信号は、第２４図に供給され、そこで該信号は、デ
ータ・リクエスト０１ビツトのメイン・メモリへの書き
込みを制御する。ＣＲＣ検査 ＣＭＭは、所与のラインで、幾つかの巡回冗長検査のい
ずれかを実行するための手段を自む。

共通の回路が全てのラインに関する検査を実行するため
に使用されるが、各ラインが同じ検査を実行するために
プログラムされるということは、必要としない。巡回冗
長検査は、水平冗長検査と同様のメモリの蓄積領域の使
用を含み、それ故、２つの検査は、所与のラインに対し
て、同時に起るようにはブログラムされ得ない。第１Ａ
図及び第１Ｂ図を参照すると、メイン・メモリ１１０内
の各ワードの１６ビツトは、巡回冗長検査がメツセージ
上で進行するとき、中間値を蓄積するために使用される
。

１６ビツト位置のうち、８ビツト位置は、ＬＲＣの演算
で交互に使用され、他の８ビツト位置は、非同期クロツ
ク・パルス発生器として交互に使用される。

この後者の特徴は、本発明の一部ではない。巡回冗長検
査を実行する目的のために、ＬＲＣ領域は、演算されて
いるＣＲＣキヤラクタの８高順位ビツトに対する蓄積領
域として役立ち、非同期クロツク・パルス発生器領域は
、８抵順位ビツトに対する蓄積領域として役立つ。要約
すると、巡回冗長検査キヤラクタは、メイン・メモリの
ＬＲＣ／ＣＲＣ領域の内容が、読み出され、１位値右へ
シフトされ、そしてメモリ内に蓄積される処の、一連の
ステツプを自んでいる。

更に、組立／分解領域のビツト０１が、ＬＲＣ／ＣＲＣ
領域の低順位ビツトに等しくないと、その結果がメモリ
に戻されるとき、多項式値（ｐｏｌｙｎｏｍｉａｌｖａ
ｌｕｅ）は、ＬＲＣ／ＣＲＣ領域の出力にモジユロ２で
加算″される。

データ・キヤラクタに関連する演算は、データ・キャラ
クタが、組立／分解領域内で右シフトされるとき、遂行
され、それによつて、データ・キヤラクタの各ビツトを
０１ビツト位値に導く。バイト３のフオーマツトと関連
して前に示された様に、４つの多項式値の１つは、バイ
ト３及びバイト２、ビツト０５にセツトされる値に依存
し１≦ｚて、選択される。

第３７図に於いて、バイト３、ビツト０２及び０３は、
共に高レベルになければならず、デコーダ３７０２のＳ
Ｘ及びＳＹ人力を付勢するため、ＡＮＤ３７００を条件
付けねばならない。信号Ｒバイト２ ０５は、デコーダ
のＸ及びＹ入力に供給され、デコーダへのアドレス入力
信号に依存して、デコーダからの４つのＸ出力の１つ、
及び４つのＹ出力の１つが、付勢される。デコーダへの
アドレス入力は、バイト３のビツト００及び０１である
。デコーダ３７０２からの出力は、４つの信号ＣＲＣＰ
ＯＬＹＮＯＭＩＡＬ１乃至ＣＲＣＰＯＬＹＮＯＭＩＡＬ
４のうちの１つを発生する処のゲート回路に供給される
。信号ＰＯＬＹＮＯＭＩＡＬ１は、信号ＣＲＣ２を発生
するためＯＲ３７０６に供給され、信号ＣＲＣＯを発生
するためＯＲ３７０８に供給され、そしてＡＮＤ３７１
２に接続される出力を有する０Ｒ３７１０に供給される
。

信号ＣＲＣＦＥＥＤＢＡＣＫが高レベルにあり、信号Ｃ
ＲＣ１５を発生するとき、ＡＮＤ３７１２は、更に付勢
される。

信号ＰＯＬＹＮ０ＭＩＡＬ２及び４は、同様の方法で発
生され、詳細な説明は、不？と思われる。

ＣＲＣＰＯＬＹＮＯＭＩＡＬ３が選択されるとき、導線
３７１６及び３７１８上の信号は、低レベルに下降し、
プログラマは、単に導線３７１６及び３７１８を、選択
されたＯＲゲート又はＡＮＤの入力に接続することによ
つて、所望のいかなる多項式でも選択できる。このこと
は、配線盤３７２０及び３７２２の、プラグ・ワイヤ又
は、ジヤンパ接続の手段によつて為される。

ＣＩテーブルが信号Ｃ■０４を発生させるということを
、キヤラクタが感知されるとき、巡回冗長検査は、スタ
ートされる。

第１１図に，於いて、これは、高レベル信号ＳＴＡＲＴ
ＣＲＣ／ＬＲＣになる。該信号は第４０図に供給され、
そこでそれは、ＡＮＤ４００４のｌ入力を付勢するため
、ＯＲ４０００及びＮＯＴ４００２を通過する。

第３４図に於いて、検査モード・デコーダは、第３９図
に供給される処の低レベル信号ＬＲＣ＋ＣＲＣを発生し
、そこで該信号は、高レベル信号ＬＲＣ＋ＣＲＣになる
ため、ＮＯＴ３９１６によつて反転される。この後者の
信号は、ＡＮＤ４００４の第２入力に供給される。信号
１ＴＢＦＬＡＧが高レベルであり、メツセージ制御プラ
グＢがセツトされないと、ＡＮＤ４００４は、低レベル
信号ＳＴＡＲＴを発生する。ＳＴＡＲＴ信号は、第４１
図に供給され、そこで該信号は、ＡＮＤ４１２６の１入
力を付勢する。スタート・キャラクタが検査から排除さ
れるべきであると、信号ＲＢＹＴＥ３０４は低レベルに
あり、従つてＡＮＤ４１２６は、信号ＥＸＣＬＵＤＥに
なるため、ＯＲ４１２８を通過する処の高レベル出力信
号を発生する。ＡＮＤ４００４の出力で発生されるＳＴ
ＡＲＴ信号は、信号ＳＥＴＢになるため、ＯＲ４００６
を通過する。

第３９図に於いて、この信号は、ＡＮＤ３９００に供給
され、信号ＥＯＮＯＮ２を伴つて、ＡＮＤ−０Ｒインバ
ータ３９０２の１入力をブロツクする。ＡＮＤ−０Ｒイ
ンバータ ，３９０２は、メツセージ制御フラグＢ
をセツトするため、高レベル出力信号を発生し、それに
よつて、メツセージがスタートされ、ＢＣＣが演算され
、そしてこのキヤラクタがＢＣＣから排除されるべきで
あるということを示す。メツセージ制御２フラグに関す
る先に関する先に与えられたテーブルを参照のこと。メ
ツセージ・キヤラクタのスタートが、ＣＲＣ演算から排
除されるべきでないと仮定すると、０Ｒ３９１０の出力
は、低レベルにあり、従つて２ＯＲ−ＡＮＤインバータ
３９０８の１入力を付勢する。

ＯＲ−ＡＮＤインバータの右側は、ＥＯＣＯＮ２時間で
、ＡＮＤ３９１８の出力によつて付勢される。メツセー
ジ制御フラグＣは、このときＡＮＤ３９２６及び３９２
８を付勢するため、オ３フである。ポートが、出力動作
に関してプログラムされると、信号ＳＴＯＲＡＧＥＴＯ
Ｄ［ＳＡＳＳＥＭＢＬＹは、ＡＮＤ３９２６を付勢する
。

他方、ボートが、入力動作に関してプログラムされると
、信号ＡＳＳＥＭＢＬＹＴＯＳＴＯＲＡＧＥ ３は、Ａ
ＮＤ３９２８を付勢する。これらのＡＮＤのうちの１つ
からの出力は、信号ＷＲ［ＴＥＭＥＳＳＡＧＥＣＯＮＴ
ＲＯＬＦＬＡＧＡになるため、ＯＲ３９２４及びＡＮＤ
３９１８を介して、ＯＲーＡＮＤインバータ３９０８に
進む。先に与えら ４れたフラグ値のテーブルに関して
示された様に、フラグＤ−Ａが値００１１を有するとき
、回路は、ＢＣＣを演算するために、セツトアツプされ
る。第３８図に於いて、入力動作を仮定すると、信号Ｗ
ＲＩＴＥＭＥＳＳＡＧＥＣＯＮＴＲ０ＬＦＬＡＧＢは、
高レベル・データ・クロツクにあり、一方、信号ＷＲＣ
もまた、高レベルにある。従つて、ＡＮＤ３８００は、
信号ＣＯＭＰＵＴＥＣＲＣになるため、ＣＲ３８０２を
通過する処の出力信号を発生する。０Ｒ３８０２の出力
は、ＡＮＤ３８０４の１入力に供給される。

このＡＮＤは、更に２つの入力を有しており、か＼る入
力は、ＣＲＣが演算されている間、高レベルにある処の
信号ＣＨＥＣＫＣＲＣ及びＷＲ１５■Ｎによつて付勢さ
れる。

ＡＮＤ３８０４への第４人力は、信号ＲＡＳＳＥＭＢＬ
Ｙ／ＤＩＳＡＳＳＥＭＢＬＹ ０１であり、該信号は、
１ビツトが、メイン・メモリの組立／分解領域のビツト
位置０１に現われる度毎に、高レベルにある。ＣＲＣ演
算の間、メモリのＣＲＣ／ＬＲＣ領域及びＣＲＣ／非同
期カウンタ領域への書き込みを制御するための回路は、
第４４図に示されている。

導線３８９２上のＣＯＭＰＵＴＥＣＲＣ信号は、ＡＮＤ
−０Ｒインバータ４４０６の１入力に供給される。ＣＲ
Ｃ動作の間、第３４図のデコード回路は、ＡＮＤ４４０
８の１入力を付勢する処の信号ＣＨＥＣＫＣＲＣを発生
する。各データ・クロツク時間で、ＡＮＤ４４０８は、
ＡＮＤ−０Ｒインバータ４４０６を介して、ＯＲ４４０
４及び４４０８に進む処の出力信号を発生する。ＯＲ４
４０４の出力は、信号ＷＲｌＴＥＥＮＡＢＬＥＣＲＣ／
ＬＲＣであり、他方、０Ｒ４４０８の出力は、信号ＷＲ
ＩＴＥＥＮＡＢＬＥＣＲＣ／ＡＳＹＮＣＨＲＯＮＯＵＳ
ＣＯＵＮＴＥＲである。

これらの信号は、Ｄ／ＭＵＸ５００の様なＤ／ＭＵＸに
供給され、ＴＰ１３−１４で、それらは、メイン・メモ
リのＣＲＣ／ＬＲＣ及びＣＲＣ／非同期カウンタ領域へ
の書き込みを付勢するための付勢信号を発生する。信号
ＣＯＭＰＵＴＥＣＲＣ，ＢＪＴ４，ＷＲＩＴＥＥＮＡＢ
ＬＥＣＲＣ／′ＬＲＣ，及ぴＷＲＩＴＥＥＮＡＢＬＥＣ
ＲＣ／ＡＳＹＮＣＨＲＯＮＯＵＳＣＯＣＯＵＮＴＥＲは
、データ・クロツクが生じるとき、マイナ・サイクルで
のみ、発生するということが、理解されるべきである。

第３１図乃至第３３図を参照すると、メイン・メモリの
ＣＲＣ／ＬＲＣ及びＣＲＣ／ＡＳＹＮＣＨＲＯＮＯＵＳ
ＣＯＵＮＴＥＲ領域は、最初、クリア伏態である。

保持レジスタ１１２から与えられる様な、ＣＲＣ／ＬＲ
Ｃ領域からの出力は、排他的０Ｒ３２１０に供給され、
他方、保持レジスタ１１２から再び与えられるＣＲＣ／
非同期カウンタ領域内の値は、１組の排他的０Ｒ３１０
０に供給される。８つの排他的０Ｒ３１００があるが、
そのうちの５つのみが、第３１図に示されている。

第３７図で発生される多項式値は、以下の様に、第３１
図乃至第３３図に供給される。ＣＲＣＯは、ＡＮＤ−０
Ｒインバータ３３５２に供給される。ＣＲＣ１−８は、
ＡＮＤ−０Ｒインバータ３２００のＡＮＤ３２０８に供
給される。ビツトＣＲＣ９−１５は、排他的０Ｒ３１０
０に供給される。各データ・クロツク時で、組立／分解
領域位置０１内のビツトは、ＣＲＣ／非同期カウンタ領
域のビツト００と比較され、２つのビツトが等しくない
と、ＣＲＣ多項式は、ＣＲＣ／ＬＲＣ及びＣＲＣ／非同
期カウンタ領域の内容と、右方への１位置のシフトを伴
つてこれらの領域に戻される結果とに、モジユロ２で、
加算される。第３２図に於いて、信号ＣＲＣＦＥＥＤＢ
ＡＣＫは、ＡＮＤ−０Ｒインバータ３２００のＡＮＤ３
２０８を介して、ビツトＣＲＣ１乃至ＣＲＣ８をゲート
するため、高レベルにあり、ＡＮＤ−０Ｒインバータの
出力は、排他的０Ｒ３２１０で、ＣＲＣ／ＬＲＣ０７乃
至００と比較される。これらの排他的０Ｒの出力は、信
号ＤＡＴＡＢＩＴ０乃至ＤＡＴＡＢ［Ｔ７であり、これ
らの信号は、ＡＮＤ−０Ｒインバ一夕３３０２の人力で
、ＡＮＤ３３５０に供給される。信号ＣＨＥＣＫＣＲＣ
は、低レベルにあり、従つてＯＲ３３０６の出力は、Ａ
ＮＤ３３５０を付勢する。それ故、データ・ビツト５乃
至０は、右方への１位置の有効なシフトを伴つて、ＡＮ
ＤＯＲインバータを通過する。それから、ＡＮＤＯＲイ
ンバータの出力は、ＣＲＣ／ＬＲＣ領域、ビツト位置０
５−００に書き込まれる。データ・ビツト６は、ＣＲＣ
／ＬＲＣ ０５を入れるため、位置５ＡＮＤ−０Ｒイン
バータ３３０２を介してゲートされる。

データ・ビツト７は、Ｄ／ＭＵＸ３３０８のＡ３入力を
介して、出力ＺＡに進み、そこから、それは、信号ＷＲ
ＩＴＥＣＲＣ／ＬＲＣ０６になるため、ＮＯＴ３３１０
を通過する。これは、ビツト７を、ＣＲＣ／ＬＲＣ領域
のビツト位値６にシフトする。信号ＣＲＣＦＥＥＤＢＡ
ＣＫは、第３７図に供給され、ＣＲＣ多項式の他の半分
を、第３１図にゲート・アウトし、そこで、それは、Ｃ
ＲＣ／非同期カウンタ領域の出力に、モジユロ２で加算
される。

か＼る加算は、排他的０Ｒ３１００で起る。排他的０Ｒ
３１００の出力は、ＡＮＤ−０ＲインバータのＡＮＤ３
１０２に供給され、か＼る接続は、排他的０Ｒの出力が
ＡＮＤ−０Ｒインバータを通過するとき、右方への１位
置の有効なシフトが得られるようなものである。このこ
とは、ＣＲＣ／ＬＲＣとＣＲＣ／非同期カウンタ領域と
の間の右シフトを準備する。ＡＮＤ−０Ｒインバータ３
１０４のＡＮＤ入力３１０２は、導線３４０８上の信号
ＣＨＥＣＫＣＲＣが低レベルにあるので、ＮＯＴ３１０
６の出力によつて更に付勢される。

ＡＮＤ−０Ｒインバータ３１０４の出力は、メイン・メ
モリのＣＲＣ／非同期カウンタ領域に供給される処の信
号ＷＲＩＴＩ！）ＣＲＣ／ＡＳＹＮＣＨＲＯＮＯＵＳＣ
ＯＵＮＴＥＲ０７−００である。あらゆるデータ・クロ
ツクで、組立／分解ビツ卜０１が、ＣＲＣ／非同期カウ
ンタ・ビツト００に等しいと、ＣＲＣ／ＬＲＣ及びＣＲ
Ｃ／非同期カウンタ領域内の値は、ＣＲＣ多項式値が加
算されることなく、右方へシフトされる。

この場合、排他的０Ｒ３１００ｏは、低レベル信号ＣＲ
ＣＦＥＥＤＢＡＣＫになるためＯＲ３１０８を通過する
処の高レベル出力信号を発生する。第３２図に於いて、
この信号は、ＡＮＤ３２０８をブロツクする。第３３図
に於いて、それは、ＡＮＤ−０Ｒインバータ３３５２に
供給されるＣＲＣ０ビツトをブロツクする。最後に、第
３７図に於いて、低レべル信号ＣＲＣＦＥＥＤＢＡＣＫ
は、ＣＲＣ多項式ビツト９−１５を発生する処のＡＮＤ
をブロツクする。メツセージの終りで、ＣＭＭの動作は
、メツセ一ジ制御フラグＡ−Ｂをセツトしている処の条
件に依存して、変化する。

第１に、ＣＲＣの計算を伴う入力の条件を仮定する。メ
ツセージの終りで、条件が、メツセージ制御フラグＣ及
びＤをセツトするようなものであると、ＣＭＭは、ＣＲ
Ｃを検査し、メツセージ・エンド信号を出す。第４５図
に於いて、信号１Ｃ・ＯＵＴは、低レベルにあり、デコ
ーダ４５０６のＹ入力を付勢する。信号ＷＲＩＴＥＭＥ
ＳＳＡＧＥＣＯＮＴＲＯＬＦＬＡＧＢは、低レベルにあ
り、他方、ＷＲＩＴＥＭＥＳＳＡＧＥＣＯＮＴＲＯＬＦ
ＬＡＧＣは、高レベルにある。信号ＷＲＤは、デコーダ
のＳＹ入力を付勢するため、低レベルにある。低レベル
出力信号は、デコーダのＹ２出力で発生され、この信号
は、０Ｒ４５３０を介して、Ｄ／ＭＵＸ４５１２のＢ２
人力に進む。高レベル信号ＣＨＥＣＫＣＲＣは、Ｄ／Ｍ
ＵＸをアドレスし、従つて、Ｂ２入力は、ＺＢ出力へ通
され、そこから排他的０Ｒ４５１４を介して、信号ＭＥ
ＳＳＡＧＥ ＥＮＤになる。デコーダ４５０６のＹ２出
力は、導線４５８０上の信号ＷＲ１５［Ｎになり、信号
１ＮＰＵＴＣＲＣＤＥＴＥＣＴＥＤになるため、ＮＯＴ
４５３２を通過する。

信号１ＮＰＵＴＣＲＣＤＥＴＥＣＴＥＤは、第３６図に
供給され、そこで該信号は、ＡＮＤ３６２０のｌ入力を
付勢する。

信号ＷＲ１５１Ｎは、第３８図に供給され、そこで、該
信号は、ＡＮＤ３８０４をブロツクする。

このとき、人来メツセージがエラーを自まなければ、メ
モリのＣＲＣ／ＬＲＣ領域及びＣＲＣ／非同期カウンタ
領域は、全てゼロを含む。

第３３図に於いて、ＡＮＤ３３６０は、ＬＲＣ領域から
の８データ・ビツトを感知する。そしてそれらが全てゼ
ロであると、それは、ＡＮＤ３１１０に供給される処の
低レベル出力信号を発生する。ＣＲＣ／非同期カウンタ
領域の全てのビツトがゼロであると、ＡＮＤ３１１２へ
の全入力は付勢され、それは、ＡＮＤ３１１０を更に付
勢するため、ＡＮＤ出力信号を発生する。ＡＮＤ３１１
０は、エラーが先行のメツセージ内に生じなかつたとい
うことを示す、高レベル出力信号ＣＲＣ ０ＣＨＥＣＫ
を発生する。この信号は、ＮＯＴ３６２２を介してＡＮ
Ｄ３６２０に供給され、該ＡＮＤをブロツクする。エラ
ーがメツセージ内に生じたとすると、信号ＣＲＣ ０Ｃ
ＨＥＣＫは、低レベルとなり、ＤＡＴＡＥＲＲＯＲ信号
を発生するため、ＡＮＤ３６２０を通過する。ＣＲＣ出
力モード中のメツセージの終りで、ＣＭＭは、ＣＲＣ１
，ＣＲＣ２，１パツドを送出し、或いは単に、メツセー
ジ・エンド及びクリアを発生する。

こ＼で使用されるとき、ＣＲＣ／及びＣＲＣ２は、１６
ビツトの計算されたＣＲＣキヤラクタの２つの８ビツト
・バイトに関連している。初めに、ＣＲＣ１が送出され
る場合を考察する。

第４２図に於いて、信号１Ｃ−０ＵＴは、デコーダ４２
０６のＸ入力を付勢する。このとき、フラグＤは、フラ
グＢ及びＣがセツトされる間、ＳＹ入力を付勢するため
にセツトされる。Ｘ０からの低レベル出力は、信号（Ｒ
Ｄ１１＋ＲＤ１３）０ＵＴになるため、０Ｒ４２０８を
通過する。第３１図に於いて、この信号は、ＡＮＤ３１
１４を付勢し、信号ＣＨＥＣＫＣＲＣが低レベルにある
ので、か＼るＡＮＤは、ＮＯＴ３１０６の出力によつて
更に付勢される。ＡＮＤ３１１４は、低レべル信号ＳＥ
ＮＤＣＲＣを発生し、該信号は、高レべル信号ＳＥＮＤ
ＣＲＣになるため、ＮＯＴ３１１６で反転される。ＮＯ
Ｔ３１１６の出力は、ＣＲＣキヤラクタの送出中、ＣＲ
Ｃ多項式の発生を禁止するため、０Ｒ３１１８を通過す
る。第３５図に於いて、信号ＳＥＮＤＣＲＣは、ＡＮＤ
−０Ｒインバータ３５３０の１入力を付勢し、第２入力
は、ＣＲＣ／非同期カウンタ００を受け取る。

第４４図に於いて、信号ＣＲＣは、ＡＮＤ−０Ｒインバ
ータ４４０６の１入力を付勢する。各データ・クロツク
時で、ＡＮＤ−０Ｒインバータは、ＡＮＤ４４０８の出
力によつて更に付勢され、信号ＷＲ［ＴＥＥＮＡＢＬＥ
ＣＲＣ／ＡＳＹＮＣＨＲＯＮＯＵＳ ＣＯＵＮＴＥＲ及
びＷＲＩＴＥＥＮＡＢＬＥＣＲＣ／ＬＲＣを発生するた
め、ＯＲ４４１０及び４４０４を通過する処の低レべル
出力信号を発生する。このことは、右方への１位置のシ
フトを伴うメイン・メモリのＣＲＣ領域に戻されるキヤ
ラクタで、各メジヤー・サイクルで一度、ＣＲＣキヤラ
クタの読み出しを付勢する。ＣＲＣ／非同期カウンタ領
域の低順位ビツトは、ＡＮＤ−０Ｒインバータ３５３０
を通過し、第３図に示された回路を介して、出力データ
・ラインに転送される。ＣＲＣキヤラクタの初めの半分
が、ライン・アダプタに転出されるとき、ＣＲＣキヤラ
クタの他の半分は、メモリのＣＲＣ／非同期カウンタ領
域にシフトされた。

ＣＲＣキヤラクタの初めの半分が転出されるやいなや、
メツセージ制御フラグＤ−Ａが適当にセツトされると、
他の半分は、転送される。

第４０図に於いて、メツセージ制御フラグＡ及びＤがセ
ツトされ、メツセージ制御フラグＢがセツトされないの
で、ＡＮＤ４００８は付勢される。ＡＮＤ４００８の出
力は、ＡＮＤ３９００に供給される処のセツトＢ信号に
なるため、ＯＲ４００６を通過する。

ＥＯＣＯＮ２時間で、ＡＮＤ３９００は、ＡＮＤ−０Ｒ
インバータ３９０２の１入力をブロツクする。信号ＣＬ
ＥＡＲＢは、低レベルにあり、従つて、ＡＮＤ−０Ｒイ
ンバータ３９０２は、高レベル信号ＷＲＩＴＥＭＥＳＳ
ＡＧＥＣＯＮＴＲＯＬＦＬＡＧＢを発生する。該信号は
、低レベル信号ＷＲＢになるため、０Ｒ３９０４を通過
する。１メジヤー・サイクル後、デコーダ４２０６は再
び、ＯＲ４２１８が信号（ＲＤ１１＋ＲＤ１３）０ＵＴ
を発生するようにする。

このとき、メツセージ制御フラグＢがセツトされるので
、それは、信号を発生する処のデコーダのＸ１出力であ
る。次のメジヤー・サイクルの間、一時に１ビツトが再
び、ＣＲＣ／非同期カウンタ００から、ライン・アダプ
タに転送され、この動作は、ＣＲＣキヤラクタの初めの
半分に関してと同様の方法で起る。メツセージの終りで
、メツセージ制御フラグＡ，Ｂ，Ｃ及びＤが全てセツト
されると、１メツセージ・エンドは、ＣＲＣキヤラクタ
を転送することなしに、発生される。第４１図に於いて
、ＡＮＤ４１３２への全ての入力は、高レベルにあり、
それは、出力信号を発生し、該信号は、ＯＲ−ＡＮＤイ
ンバータ４１００の１入力を付勢するため、ＥＯＣＯＮ
２信号によつて付勢されるＮＯＴ４１３４，ＯＲ４１３
６，ＯＲ４１２２及びＡＮＤ４１２２を通過する。

０Ｒ４１０４の全ての入力は、高レベルにあり、それは
、ＯＲＡＮＤインバータ４１００の第２人力を付勢する
。

従つて、それは、高レベル信号ＷＲＩＴＥＭＥＳＳＡＧ
ＥＣＯＮＴＲＯＬＦＬＡＧＣを発生する。

第４５図に於いて、デコーダ４５０６のＳＸ，ＳＹ，Ａ
ト及びＡＯ入力は、全て付勢され、デコーダは、高レベ
ル信号１Ｃ・０ＵＴを受け取る。デコーダ４５０６のＸ
３出力ターミナルからの、得られた低レベル出力は、Ｏ
Ｒ４５３０を介して、Ｄ／ＭＵＸ４５１２のＢ２入力に
進む。Ｄ／ＭＵＸは、アドレス入力Ａ１で高レベル信号
を受け取つており、従つて、Ｄ／ＭＵＸ（７）Ｂ２人力
は、ＺＢ出力にゲートされ、そこから、排他的０Ｒ４５
１４を介して、信号ＭＥＳＳＡＧＥＥＮＤになる。メツ
セージの終りで、メツセージ制御フラグＤーＡは、値１
１０１を有すると、パツドは、ＣＲＣキヤラクタを送る
ことよりむしろ、挿入される。第４５図に於いて、デコ
ーダ４５０６のＳＸ及びＡＯ入力は、低レベル信号を受
け取り、一方、Ｘ及びＡ１入力は、高レベル信号を受け
取る。従つて、デコーダのＸ２出力からの低レベル出力
信号は、Ｄ／ＭＵＸ４５１２のＡ２入力に供給される。
Ｄ／ＭＵＸは、そのＡ１入力に供給される高レベル信号
ＣＨＥＣＫＣＲＣによつてのみアドレスされるので、Ａ
２入力での信号は、ＺＡ出力に通され、そこから、ＮＯ
Ｔ４５１８を介して、高レベル信号１ＮＳＥＲＴＰＡＤ
になる。スタート及びエンド規則 ＣＭＭの動作内の多数の可能な変化にかんがみて、幾つ
かの制御ビツトにセツトされるプログラミングに依存し
て、これら全ての可能性に対して回路を検討する意図は
ない。

然し乍ら、以下の規則が使用され、論理回路を通して以
下の助けとなる。ブロツク検査キャラクタ（ＢＣＣ）の
演算に関して、バイト３、ビツト０４は、スタート・キ
ヤラクタが合計（ｓｕｎｍａｔｉｏｎ）に台まれる否か
を、特定する。

メツセージ・エンド・キヤラクタは、ＣＩテーブルに於
いてビツト８が該キヤラクタのためにセツトされていな
ければ、ＢＣＣ合計に自まれる。ＢＳＣ又はＡＳＣ■■
透明モードのいずれか一方のＣＲＣ演算に関して、以下
の規則が使用される。ＣＲＣ発生は、伝送ブロツクのメ
ツセ一ジ（ａｍｅｓｓａｇｅｏｆｔｒａｎｓｍｉｓｓｉ
・ｏｎ）内のシーケンスＤＬＥＳＯＨ又はＤＬＥＳＴＸ
のいずれかの最初の出現によつてスタートされる。ＣＲ
Ｃの発生は、シーケンスＤＬＥＥＴＢ，ＤＬＥＥＴＸ又
はＤＬＥ ［ＴＢのいずれかの出現によつて停止される
。以下の表は、ＣＲＣ発生内に如が自まれるかを示して
いる。表に示されていない全てのキャラクタが、ＣＲＣ
発生内に含まれる。ＣＭＭは、メツセージ又はシーケン
スの伝送を取り扱うことができ、か＼る伝送は、該伝送
に関するＢＣＣ累積内のはめ込まれたメツセージを自む
ことなく、他の伝送にはめ込まれる。これは、ＬＲＣ検
査にのみ適用し、ＣＲＣ検査に適用しない。これは、Ｃ
Ｉテーブル内のビツトＣＩ０８をセツトすることによつ
て達成される。透明動作の要件は、ＤＬＥがテキスト内
に見出される度毎に、付加的ＤＬＥの挿入である。

これは、スタート及びエンド制御シーケンスに適用しな
い。エンド状態フラグは、この挿人を制御するため、Ｃ
ＭＭに伝送される。このフラグの受け取りは、それが余
分なＤＬＥの挿入を直ちに停止すべきであるということ
を、ＣＭＭに示す。これは、１キヤラクタ速く受け取ら
れるＤＬＥに対するぺンデイングの挿入を含む。いかな
る次のＤＬＥも、エンド・キヤラクタが送出され、新た
な伝送が開始されるまで、再び重複されない。透明動作
に関する規則は、以下の通りである。

ＤＬＥＳＴＸ又はＤＬＥＳＯＨのいずれか一方の、スタ
ート・キヤラクタは、ホスト・コンピユータから到来し
なければならない。ＤＬＥＳＴＸが使用されると、ＤＬ
Ｅ ＥＮＱ，ＤＬＥＥＴＸ，ＤＬＥＥＴＢ，ＤＬＥ Ｉ
ＴＢは、当該ブロツクを終了するため使用される。ＤＬ
ＥＳＯＨが使用されると、ＤＬＥＳＴＸは、ヘツダー（
ｈｅａｄｅｒ）ブロツクを終了し、データ・ブロツクを
スタートする。使用されるときＤＬＥＳＴＸを自む、全
てのエンド・シーケンス、ＤＬＥＥＴＸ，ＤＬＥ ＥＴ
Ｂ，ＤＬＥＩＴＢ，及びＤＬＥＥＮＱは、ホスト・コン
ピユータから到来しなければならない。ＣＭＭは、以下
の方法で、動作する。

第１のＤＬＥ及び次のキヤラクタ、ＳＴＸ又はＳＯＨの
いずれか一方、は、変更することなく、伝送される。あ
らゆる付加的ＤＬＥは、それらが読み出されるやいなや
、伝送される。他のＱＬＥが挿入されるかどうかは、フ
ラグが次のキヤラクタで受け取られるかどうかに依存す
ると、重複ＤＬＥは、もはや送出されない。フラグがセ
ツトされるとき、ＣＭＭは、関連のキヤラクタをデコー
ドしなければならない。

ＳＴＸがセツトされると、ＣＭＭは、ＣＲＣ累積内で調
節させ、そのときＣＲＣの伝送を妨げる。この場合、Ｄ
ＬＥＳＴＸが伝送された後、ＣＭＭは、それが重複ＤＬ
Ｅを送出する処の状態に戻る。ＥＮＱがＤＬＥをフオロ
ーすると、伝送は、ＣＲＣの伝送なしに、終了される。
ＥＴＸ又はＥＴＢがＤＬＥをフオローすると、ＣＲＣ累
積は、送出され、終了によつてフオローされる。ＩＴＢ
がＤＬＥをフオローするとき、ＣＲＣ累積は、送出され
るが、終了はない。この場合再び、ＣＭＭは、ＤＬＥＳ
ＴＸが伝送された後、重複ＤＬＥの送出に戻る。然し乍
ら、この場合は、ＤＬＥ ＩＴＢ及びＤＬＥＳＴＸの双
方の伝送が、エンド状態フラグによつてカバーされねば
ならないので、相違する。ＤＬＥＳＴＸがＤＬＥ ＩＴ
Ｂをフオローしないと、非透明動作は、回復される。状
態（ＳＴＡＴＵＳ）１ 第２６図は、状態１、ビツト０４−０７をセツトするた
めの論理回路を示している。

これらの状態ビツトのいずれかがセツトされると、０Ｒ
２６２０は、高レベル出力信号ＷＲＩＴＥＥＮＡＢＬＥ
ＳＴＡＴＵＳ １を発生するため、付勢される。

第２４図に於いて、この信号は、ポー卜に関する優先を
リクエストする処のＳＴＡＴＵＳ１ＲＥＱＵＥＳＴ信号
を発生するため、ＡＮＤ−０Ｒインバータ２４４４及び
ＯＲ２４５０を通過する。ＡＮＤ−０Ｒインバータ２４
４４の出力は、信号■Ｃ＋ＷＲＩＴＥＥＮＡＢＬＥＳＴ
ＡＴＵＳＯＮＥである。この信号は、第２３図に供給さ
れ、そこで該信号は、ＰＥＲＭＩＴＰＲＩＯＲＩＴＹＲ
ＥＱＴＥＳＴ信号を発生するため、０Ｒ２３３０を通過
する。第２５図に於いて、ＰＥＲＭＩＴＰＲＩＯＲＩＴ
ＹＲＥＱＵＥＳＴ信号は、信号ＷＲＩＴＥＥＮＡＢＬＥ
ＲＥＱＵＥＳＴを発生するため、ＡＮＤ２５００及びＯ
Ｒ２５０２を通過する。この後者の信号は、ＥＮＡＢＬ
Ｅ７信号を発生するため、マルチプレクサ５０８に供給
され、ＥＮＡＢＬＥ７信号は、時間ＴＰ１３−１４で、
メイン・メモリの状態１領域へのリクエストビツトの書
き込みを付勢する。状態１は、ＮＯＴ２６３２とＯＲ２
６３５及び２６３８とを通過する処のＭＥＳＳＡＧＥＥ
ＮＤ信号によつて、セツトされる。伏態１ ０４はまた
、ＯＲ２６３４及び２６３８を通過する処の信号ＡＢＯ
ＲＴの発生で、セツトされる。状態１ ０５はまた、０
Ｒ２６０８及び ＮＯＴ２６１２を通過する処のＡＢＯＲＴ信号によつて
、セツトされる。

ビツトＤＡＴＡＲＥＱＴＥＳＴ００及びＤＡＴＡＲＥＱ
ＴＥＳＴ ０１のいずれか一方がセツトされる間、信号
ＡＳ卦■ＢＬＹＴＯ ＳＴＯＲＡＧＥが発生すると、状
態１ ０５及び状態１ ０６は、共にセツトされる。

リクエスト信号は、ＯＲ２６０２に供給され、その出力
は、ＡＮＤ２６００を付勢するため、２６０４で反転さ
れる。ＡＳＳＥＭＢＬＹＴＯＳＴＯＲＡＧＥ信号は、Ａ
ＮＤ２６００を更に付勢する。ＡＮＤ２６００の出力は
、状態１ ０６をセツトするため、ＯＲ２６０６及びＮ
ＯＴ２６１０を通過し、状態１ ０５をセツトするため
、ＯＲ２６０８及びＮＯＴ２６１２を通過する。状態１
０７は、信号ＭＯＮＩＴＯＲ及びＩＴＢＭＥＳＳＡＧ
ＥＥＮＤのいずれかの発生の際、ＯＲ２６４０の出力に
よつてセツトされる。以上の説明は、ポートを同期的に
動作するための入力及び出力シーケンスを記述したが、
全ての又はいずれかのポートの非同期動作のために提供
することは、本発明の範囲内にあるということが理解さ
れるべきである。特許請求の範囲に含まれる本発明の更
なる変形は、当該技術分野の専門家には明白であろう。
１σ４

【図面の簡単な説明】

第１Ａ図乃至第１Ｃ図は、第１Ｄ図に示される様に配置
されるとき、本発明を用いるＣＭＭのブロツク図を含む
。 第２図は、入力動作中、データのパスを示す論理図であ
る。第３図は、出力動作中、データのパスを示す論理図
である。第４図は、メイン・メモリの蓄積領域と、それ
にマルチプレクスする入力、を示している。第５図は、
選択べ一シスの、メイン・メモリの種々の領域への書き
込みを付勢するために使用される典型的なマルチプレク
サを示す。第６図は、Ｃ■，ＣＤ及びＤＬＥ／ＳＹＮメ
モリを示す。第７図及び第８図は、ＣＩ，ＣＤ及びＤＬ
Ｅ／ＳＹＮメモリ用のアドレス及び制御回路を示す。第
８Ａ図及び第８Ｂ図は、ＣＩ及びＣＤメモリを最初にロ
ードするために使用される制御ワードのフオーマツトを
示す。第９図乃至第１１図は、ＣＩ及びＣＤメモリの出
力をデコードするための第１のゲート回路を示す。第１
２図は、ポートが、入力又は出力モードで、同期又は非
同期モードで動作するか、特定のスタート・オブ・メツ
セージ・キヤラクタ又はいずれかの非−ＳＹＮ・スター
ト・キヤラクタと共に動作するかを、決定するための第
１の制御を示す。第１３図は、ＬＩＮＥＯＮ及びＣＬＥ
ＡＲ論理回路を示す。第１４図は、キヤラクタ同期及ぴ
コンフイデンス・カウンタと、その制御論理とを示す。
第１５図、第１６図及び第１７図は、エンド・オブ・キ
ヤラクタ・カウンタと、その制御論理とを示す。第１８
図、第１９図及び第２０図は、制御ワード内の、ある制
御及び状態フラグをセツトするための論理回路を示す。
第２１図は、種々制御信号の発生を示す論理図である。
第２２図は、制御ワードの幾つかのビツトのデコーデイ
ングを説明している。第２３図、第２４図及び第２５図
は、種々のデータ及び伏態リクエスト信号を発生するた
めの回路を示す。第２６図は、制御ワード内の状態ビツ
トの幾つかをセツトするための論理回路を示す。第２７
図は、出力キヤラクタ内のパリテイー・ビツトを挿入す
るためのデコード論理を示す。第２８図は、有効データ
が受け取られるとき、信号を発生するための論理回路で
ある。第２９図及び第３０図は、プログラム可能な多重
目的タイマと、そのための制御論理を示す。第３１図、
第３２図及び第３３図は、ＣＲＣ及びＬＲＣ検査回路を
示す。第３４図は、検査制御デコーダを示す。第３５図
、第３８図乃至第４２図、及び第４４図乃至第４７図は
、メツセージ制御用の論理回路を示す。第３６図は、パ
リテイー発生器及び検査論理を示す。第３７図は、ＣＲ
Ｃ多項式発生器を示す。第４３図は、パリテイー発生器
を示す。第４８図、第４９図及び第５０図は、■／０入
カリクエスト及び出力リクエスト・シーケンスを説明す
るタイミング図である。符号説明、１１０・・・・・・
メイン・メモリ、１１２・・・・・・保持レジスタ、１
１４・・・・・・共用論理回路、１１６・・・・・・入
力／出力マルチプレクサ、１１８・・・・・・ＳＰＭ／
ＣＭＭインタフエース １２０・・・・・・タイミング
及び走査制御、１２４・・・・・・アドレス・デコード
、１２６・・・・・・ライン・アダプタ、１３２・・・
・・・変復調装置、１４６・・・・・・優先制御、１６
２・・・・・・ホスト・コンピユータ。

Claims (1)

1. 【特許請求の範囲】 １ ホストコンピュータと複数のラインアダプタとの間
   でデータを転送する通信マルチプレクサモジュールにお
   いて、複数の制御ワードを組立てかつ記憶するため組立
   て／分解領域を有するアドレス制御可能なメインメモリ
   を含む手段が設けられており、それぞれのラインアダプ
   タには１つの制御ワードが割当てられ、かつそれにより
   アドレス制御可能であり、それぞれの制御ワードは、制
   御キャラクタテーブル選択ビット、制御判定テーブル選
   択ビット、およびホストコンピュータと複数のラインア
   ダプタの間で転送されているキャラクタを一時記憶する
   領域を有し、データ転送手段は、アドレス制御された制
   御ワードの一時記憶領域と割当てられたラインアダプタ
   またはホストコンピュータとの間でデータを転送するた
   め、ラインアダプタおよびホストコンピュータにアドレ
   ス制御可能なメインメモリを接続し、またアドレス制御
   可能な複数の制御キャラクタテーブルを含む第１のメモ
   リ、アドレス制御可能な複数の制御判定テーブルを含む
   第２のメモリ、制御キャラクタテーブルのうち１つを選
   択するため第１のメモリに制御キャラクタテーブル選択
   ビットを供給する手段、制御ワード内に一時記憶された
   それぞれのキャラクタをアドレスとして第１のメモリに
   供給する手段、制御判定テーブルのうち１つを選択する
   ため第２のメモリに制御判定テーブル選択ビットを供給
   する手段、第１のメモリの出力をアドレスとして第２の
   メモリに供給する手段、およびアドレス制御可能なメイ
   ンメモリに接続されており、制御ワードおよびこれらに
   割当てられたラインアダプタを所定の順序でアドレス制
   御する手段が設けられていることを特徴とする、通信マ
   ルチプレクサモジュール。 ２ 一時記憶したキャラクタは、異つたコードになつて
   いてもよく、かつ第１のメモリのそれぞれの位置に、通
   信マルチプレクサモジュール内で認識可能なコードに所
   定のアドレス制御キャラクタを翻訳したものがロードさ
   れている、特許請求の範囲第１項記載のモジュール。 ３ 第１のメモリのそれぞれの位置に制御キャラクタだ
   けを翻訳したものがロードされている、特許請求の範囲
   第２項記載のモジュール。 ４ 翻訳された制御キャラクタの所定のものが、アドレ
   スとして第２のメモリに供給され、かつ第２のメモリの
   所定のアドレスのところに、それぞれ行うべき異つた制
   御機能を定義する１つまたは複数のビットがロードされ
   ている、特許請求の範囲第３項記載のモジュール。 ５ キャラクタを一時記憶するそれぞれ領域が、組立て
   ／分解領域を含み、かつアドレス制御されたラインアダ
   プタは、データ転送手段を介して割当てられた組立て／
   分解領域にビット直列で入力データを供給し、これらデ
   ータビットは、キャラクタ全体が組立てられるまで、組
   立て／分解領域に一時記憶されており、一時記憶された
   それぞれのキャラクタを第１のメモリに供給する手段は
   、組立て／分解領域の内容に応じてそれぞれの入力キャ
   ラクタをアドレスとして第１のメモリに供給する手段を
   有する、特許請求の範囲第４項記載のモジュール。 ６ キャラクタを一時記憶するそれぞれの領域が、一時
   記憶装置用のデータ転送手段を介してホルトコンピュー
   タから一時に１キャラクタの割合で出力データを受取る
   第１の記憶領域を有し、一時記憶されたそれぞれのキャ
   ラクタを第１のメモリに供給する手段は、第１の記憶領
   域の内容に応じてそれぞれの出力キャラクタをアドレス
   として第１のメモリに供給する手段を有する、特許請求
   の範囲第５項記載のモジュール。 ７ それぞれの制御ワードは、データが当該のラインア
   ダプタに出力されるか、またはデータがラインアダプタ
   から入力されるかを定義するモードビットを含み、かつ
   このモードビットに応じて第１の記憶領域の内容かまた
   は組立て／分解領域の内容を第１のメモリのためにアド
   レスとして選択する手段を含む、特許請求の範囲第５項
   記載のモジュール。 ８ 一方の領域にあるキャラクタが、これに関するパリ
   ティービットを持つことができ、それにより制御キャラ
   クタは、パリティービットが１である場合、入力キャラ
   クタであるかまたは出力キャラクタであるかに応じて２
   つのアドレスのいずれかをアドレス制御できる、特許請
   求の範囲第７項記載のモジュール。 ９ 制御ワードと対応するラインアダプタとの間でキャ
   ラクタ全体が転送される度に、エンドオブキャラクタ信
   号を処理するエンドオブキャラクタ手段、およびエンド
   オブキャラクタ信号に応じて、このエンドオブキャラク
   タ信号の生じた時以外に第１および第２のメモリの出力
   信号を禁示するゲート手段が設けられている、特許請求
   の範囲第７項記載のモジュール。 １０ メモリの出力信号が、第１のメモリをアドレス制
   御した制御ワード内にフラグビットをセットし、それに
   より１つまたは複数のキャラクタのメッセージを制御す
   る、特許請求の範囲第９項記載のモジュール。 １１ 第１のメモリが、ＤＬＥキャラクタを表わすコー
   ドを記憶し、それぞれの制御ワードは、ＤＬＥフラグを
   記憶するため１ビットの場所を有し、またＤＬＥキャラ
   クタを記憶する第１のメモリ位置がアドレス制御された
   時、ＤＬＥキャラクタに応じてＤＬＥフラグをセットす
   る手段が設けられている、特許請求の範囲第１０項記載
   のモジュール。 １２ 第１のメモリが、所定の機能を制御する制御キャ
   ラクタを記憶しており、かつ、ＤＬＥフラグがセットさ
   れていない時にこれら機能を禁止する手段が設けられて
   いる、特許請求の範囲第１０項記載のモジュール。 １３ 第２のメモリが、所定の機能を制御するビツトを
   有し、かつＤＬＥフラグがセットされていない時にこれ
   ら機能を禁止する手段が設けられている、特許請求の範
   囲第１１項記載のモジュール。