JPS5947490B2 - 可変等化器

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【発明の詳細な説明】本発明は、伝送路の特性変動を補償する可変等化器に関
し、回路規模を縮少しＩＣ化すなわち集積回路で構成す
るのに適した構成とすることを目的としたものである。

この種の装置として、第１図に示す構成になるものが従
来多く用いられている。

この回路構成の場合、入力信号Ｖが中間信号Ｖと加
算器１に１ｍおいて加算され、可変係数回路２（係数Ｘ）と補助回路
３（係数ｙ′）を通過して中間信号ｖｍとなる。

この場合、（ｖｊ＋ｖｍ）ｘｙ’ ＝ｖ−°−
°°（１）という関係があり、これをｖｍについて解く
と、となる。

出力信号■。は、中間信号■□が増幅度２の増幅器４を
通過したものと入力信号との加算器５における和である
から、ここで、となり、可変等化性を示す。

しかし、このような回路では、ｙ＝Ｘになると分母が０
に近づくため素子感度が犬になり、素子の誤差がＶ。

に及ぼす影響が極めて大きくなって実用上好ましくない
。

したがって、この回路はＸの可変範囲を小さくして用い
る場合に適している。

このため、所定の可変範囲をカバーするためには複数段
直列接続する必要があり、全体の回路規模を増大させる
欠点があった。

本発明の目的は第１図の回路を簡易な構成によって実現
し、これを複数段直列接続した場合、回路規模を従来よ
りはるかに低減させる点にある。

上記の目的を達成するため、本発明では第２図に示す原
理的回路構成を用いる。

すなわち、入力信号ｖ１は、フィードバック回路１６
で８倍された出力信号Ｖ。

と加算器１１で加算され、増幅器１２で０倍され、２端
子インピーダンス回路１３．１４および可変抵抗器１５
（それぞれのインピーダンス値ｙ１、ｙ２およびＸ′は
可変）で倍されて出力信号Ｖ。

となる。したがって、となる。

ただし、Ｚは任意の実数である。

これが一定係数を除いて（４）式と同じ形をとるためには、ｘ’−ｚ＝
ｘ・・・・・・（５）′なる
関係を満足すればよい。

ここで、たとえばａＧ＝２とし、ｘ’−Ｚ＝ｘとおけば、となり、前記（４）式と同様の可変等化特性を示す。

この場合、加算器１１は増幅器１２と一緒にして差動増
幅器とすることができる。

第３図は第２図の原理的回路構成を実現させるための一
実施例の回路である。

ここで、上記の説明と同様に、ａＧ＝２の場合を考える
。

この場合、差動増幅器１７の利得を−２とすると、第５
式においてａ＝−１、Ｇ−−２となり、第３図の回路に
より、なる関係が実現する。

上記第３図の回路を第１図の従来のものと比較すると、
第１図の回路では、実際には可変係数回路２と補助回路
３との間にバッファ増幅器が必要である。

よって、必要な能動素子は、加算器１と５、上記のバッ
ファ増幅器、増幅器４となり、合計４個の能動素子を要
する。

これに対し、本発明による第３図の回路では、能動素子
として差動増幅器１７を要するのみであり、従来の１／
４である。

したがって、電力消費量も従来の１／４となる。

また全体の素子数としては、第１図では、上記の能動素
子４個に加えて可変係数回路２と補助回路３を要する。

これに対し、第３図では上記の差動増幅器１７の他にイ
ンピーダンス回路１３．１４と可変抵抗器１５を要する
のみで、その製作費は第１図の場合の約１／２となる。

このように、従来の回路は構成が複雑で、直流レベルを
合わせることが困難なため、交流結合を用いており、大
容量の結合コンデンサが必要となる。

このため、ＩＣ化するには適さない。本願発明によれば
回路が簡単なため直流結合とすることができ、ＩＣ化す
るのにきわめて適しており、可変等止器として大きな効
果を有するものである。

以上述べたように、本発明によれば簡易な回路により第
４式が実現でき、装置の簡易化に大きな効果を有するも
のである。

【図面の簡単な説明】

第１図は従来の可変等化器の回路構成図、第２図は本発
明の原理的回路構成図、第３図は本発明の実施例の回路
構成図である。１１・・・加算器、１２・・・増幅器、１３，１４・・
・２端子インピーダンス回路、１５・・・可変抵抗器、
１６・・・フィードバック回路。