JPS5943453A - コンピユ−タシステムの暴走検出装置 - Google Patents
コンピユ−タシステムの暴走検出装置Info
- Publication number
- JPS5943453A JPS5943453A JP57152146A JP15214682A JPS5943453A JP S5943453 A JPS5943453 A JP S5943453A JP 57152146 A JP57152146 A JP 57152146A JP 15214682 A JP15214682 A JP 15214682A JP S5943453 A JPS5943453 A JP S5943453A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はコンピュータシステムの暴走を検出する暴走
検出装置に関する。
検出装置に関する。
近年、各種の分野でマイクロコンピュータ、ミニコンピ
ユータ等が用いられているが、これらのコンピュータを
用いたシステムにおいては、例えば雑音、静電気あるい
はハードウェアの故障等に起因してプログラムが暴走す
ることがある。そして、プログラムが暴走すると、コン
ピュータシステムによってコント四−ルされている被σ
ｉｔ制御体を破損したり、あるいはメモリ内のデータを
破壊する等極めて好ましくない事態が生じる。
ユータ等が用いられているが、これらのコンピュータを
用いたシステムにおいては、例えば雑音、静電気あるい
はハードウェアの故障等に起因してプログラムが暴走す
ることがある。そして、プログラムが暴走すると、コン
ピュータシステムによってコント四−ルされている被σ
ｉｔ制御体を破損したり、あるいはメモリ内のデータを
破壊する等極めて好ましくない事態が生じる。
そこでこの発明は、コンピュータシステムの暴°走を短
時間以内に検出することができるコンピュータシステム
の暴走検出装置を提供するもので、一定周期のｆｆｇ
１パルス信号を出力するパルス発生器と、前記第１パル
ス信号をカウントし、そのカウント値が予め定められて
いる第１の一定値に達したとき検出信号を出力し、また
、第２パルス信号によって第２の一定値にプリセットさ
れるカウンタと、前記カウンタがプリセットされてから
、そのカウント値が前記第】、の一定値に達するまでの
時間より短かい時間を周期とするパルス信号をプログラ
ムに基づいて出力し、ｌＩ記第２パルス信号として前記
カウンタへ供給するコンピュータシステムとをｐ備し、
前記検出信号に基づいて前記コンピュータシステムの準
走を検出するものである。
時間以内に検出することができるコンピュータシステム
の暴走検出装置を提供するもので、一定周期のｆｆｇ
１パルス信号を出力するパルス発生器と、前記第１パル
ス信号をカウントし、そのカウント値が予め定められて
いる第１の一定値に達したとき検出信号を出力し、また
、第２パルス信号によって第２の一定値にプリセットさ
れるカウンタと、前記カウンタがプリセットされてから
、そのカウント値が前記第】、の一定値に達するまでの
時間より短かい時間を周期とするパルス信号をプログラ
ムに基づいて出力し、ｌＩ記第２パルス信号として前記
カウンタへ供給するコンピュータシステムとをｐ備し、
前記検出信号に基づいて前記コンピュータシステムの準
走を検出するものである。
以下、図面を舎照しこの発明の一実施例について説明す
る。
る。
第１図はこの発明の一実施例のぢ７戊を示すプシツク図
であり、この図に示す回路は、マイクロフンピユータシ
ステム（以下、ＯＰＵシステムと略称する）１を内使す
るピアノ自動演奏装置にこの発明による暴走検出装置を
適朋した場合である。
であり、この図に示す回路は、マイクロフンピユータシ
ステム（以下、ＯＰＵシステムと略称する）１を内使す
るピアノ自動演奏装置にこの発明による暴走検出装置を
適朋した場合である。
この図において、符号２は周期２００ ｍ、３ｃｃのパ
ルス信号ｐ、（第１パルス信号；第２図（イ））を出力
するパルス発生器であり、出力されたパルス信号ηはカ
ウンタ３のクロック端子ＯＬＫおよびアンドゲート４の
一方の入力端子へ供給される。カウンタ３はパルス信号
Ｐ８をカウントする４進のカウンタであり、ＯＰＵシス
テム１からリセット＜’ｊｌｊ子Ｒへ供給されるパルス
信号ｐ２（＠ｚパルス信号；第２図（ロ））によってリ
セットされ、また、そのカウント値が「３」からＩ”ｏ
Ｊに変わる時、パルス信号Ｐ！に同期したキャリイ信号
Ｓ１（検ＩＪ５信号；第２図り／））を７リツプ７ｐツ
ブ（以下、Ｆ’Ｆと略称する）５のリセット端子只へ出
力する。ＯＰＵシステム１はピアノ自動演奏装咋をプロ
グラムに従ってコントロールすると共に、システムスタ
ート時にセット信号３．（第２図←））をＦＦ５のクロ
ック端子ＯＬＫへ出力し、またプログラム走行時には、
プログラムに基づいて周期ＡＯＯｍｓｅｃのパルス信号
Ｐ２をカウンタ３のリセット端子Ｒへ出力する。
ルス信号ｐ、（第１パルス信号；第２図（イ））を出力
するパルス発生器であり、出力されたパルス信号ηはカ
ウンタ３のクロック端子ＯＬＫおよびアンドゲート４の
一方の入力端子へ供給される。カウンタ３はパルス信号
Ｐ８をカウントする４進のカウンタであり、ＯＰＵシス
テム１からリセット＜’ｊｌｊ子Ｒへ供給されるパルス
信号ｐ２（＠ｚパルス信号；第２図（ロ））によってリ
セットされ、また、そのカウント値が「３」からＩ”ｏ
Ｊに変わる時、パルス信号Ｐ！に同期したキャリイ信号
Ｓ１（検ＩＪ５信号；第２図り／））を７リツプ７ｐツ
ブ（以下、Ｆ’Ｆと略称する）５のリセット端子只へ出
力する。ＯＰＵシステム１はピアノ自動演奏装咋をプロ
グラムに従ってコントロールすると共に、システムスタ
ート時にセット信号３．（第２図←））をＦＦ５のクロ
ック端子ＯＬＫへ出力し、またプログラム走行時には、
プログラムに基づいて周期ＡＯＯｍｓｅｃのパルス信号
Ｐ２をカウンタ３のリセット端子Ｒへ出力する。
なお、パルス信号Ｐ２の同期はｈ ＯＯｍ５ｅｃに限る
ものではない。要は、カウンタ３がリセットされてから
キャリフイ信号Ｓ１が出力されるまでの時間より小であ
ればよい。すなわち、この実施例においては８００ｍｇ
ｃｃより小であればよい。’ＦＦ５はＤ型フリップフリ
ップであり、そのＤ入力端子には正電圧ＶＤが供給され
、またそのＱ出力信号Ｓ３（”３２ＦＳ１７（〆））は
アンドゲート４の他方の入力端子へ供給される。アンド
ゲート４けＦＦ５のＱ出力信号Ｓ３が” １１”レベル
にある時間状態となり、パルス信号Ｐ１を通過させるゲ
ー！・であり、その出力Ｆ、Ｐ ｉｔ パルスｑ”、・
Ｐｓ（ｆＲ２ｆｆ１ｍ（へ））としてワンショットマル
チバｒブレーク（以下、Ｏ８と略称する）６のトリガ端
子Ｔへ供給される。ＯＳ６けパルス信号Ｐ３の立−［ニ
リでトリガされるリトリガラプルワンショットマルチバ
イプレータであり、その出力パルスｌ１１７１１はコン
デンサ７および抵抗８によって３００ｍＦ＋（ＩＣに設
定されている。なお、Ｏ８６の出力パルスＩＲＩは３０
０ｍ５Ｃｃに限るものではなく、要はパルス信号Ｐ１の
周期２００ｎ＋ＳＣＣより大で、かつ、２００ｍ５ｅｃ
の近辺の値であればよい。そして、このＯ８６の出力信
号Ｓ４（第２図（ト））はリレー駆動回路９へ供給され
る。リレー駆動回路９は、ピアノの各キーに対応して設
けられているキー庫動用のソレノイド１０（１個のみを
図示する）の電源回路に挿入されているリレー接点１１
を開閉制御するも（や の、信号Ｓ４が″Ｈ″レベルの時はリレー接点１１を閉
状態とし、また、信号Ｓ４力げＴＪ″レベルの時（まリ
レー接点１１をυＨｇ状態とする。なお、トランジスタ
１２はソレノイド１０を駆動制御するもので、ＯＰＵシ
ステム１によって階動される。また、第２図けうにリレ
ー接点１１の開閉状態を示す。
ものではない。要は、カウンタ３がリセットされてから
キャリフイ信号Ｓ１が出力されるまでの時間より小であ
ればよい。すなわち、この実施例においては８００ｍｇ
ｃｃより小であればよい。’ＦＦ５はＤ型フリップフリ
ップであり、そのＤ入力端子には正電圧ＶＤが供給され
、またそのＱ出力信号Ｓ３（”３２ＦＳ１７（〆））は
アンドゲート４の他方の入力端子へ供給される。アンド
ゲート４けＦＦ５のＱ出力信号Ｓ３が” １１”レベル
にある時間状態となり、パルス信号Ｐ１を通過させるゲ
ー！・であり、その出力Ｆ、Ｐ ｉｔ パルスｑ”、・
Ｐｓ（ｆＲ２ｆｆ１ｍ（へ））としてワンショットマル
チバｒブレーク（以下、Ｏ８と略称する）６のトリガ端
子Ｔへ供給される。ＯＳ６けパルス信号Ｐ３の立−［ニ
リでトリガされるリトリガラプルワンショットマルチバ
イプレータであり、その出力パルスｌ１１７１１はコン
デンサ７および抵抗８によって３００ｍＦ＋（ＩＣに設
定されている。なお、Ｏ８６の出力パルスＩＲＩは３０
０ｍ５Ｃｃに限るものではなく、要はパルス信号Ｐ１の
周期２００ｎ＋ＳＣＣより大で、かつ、２００ｍ５ｅｃ
の近辺の値であればよい。そして、このＯ８６の出力信
号Ｓ４（第２図（ト））はリレー駆動回路９へ供給され
る。リレー駆動回路９は、ピアノの各キーに対応して設
けられているキー庫動用のソレノイド１０（１個のみを
図示する）の電源回路に挿入されているリレー接点１１
を開閉制御するも（や の、信号Ｓ４が″Ｈ″レベルの時はリレー接点１１を閉
状態とし、また、信号Ｓ４力げＴＪ″レベルの時（まリ
レー接点１１をυＨｇ状態とする。なお、トランジスタ
１２はソレノイド１０を駆動制御するもので、ＯＰＵシ
ステム１によって階動される。また、第２図けうにリレ
ー接点１１の開閉状態を示す。
以上の４ｊ６ ｒｕにおいて、例えば第２閏に示す時刻
ｔｉにスタートスイッチが僅作されたとすると、この時
刻ｔ１かられずかにｊ〒れてＯＰＵシスチムニがセット
信号ジをＦＦ５のクロックシ４子Ｃ＋Ｉ、にへ出力する
。これにより、ＦＦ５がセットされ、Ｑ出力信号カ・３
が”Ｈ”レベルに立上る（第２図（ホ））。
ｔｉにスタートスイッチが僅作されたとすると、この時
刻ｔ１かられずかにｊ〒れてＯＰＵシスチムニがセット
信号ジをＦＦ５のクロックシ４子Ｃ＋Ｉ、にへ出力する
。これにより、ＦＦ５がセットされ、Ｑ出力信号カ・３
が”Ｈ”レベルに立上る（第２図（ホ））。
信号８３力＜ １１ 、、 ｍレベルに立上ると、アン
ドゲート４が閉状態となり、パルス信号Ｐ工がアンドゲ
ート４を介してＯ８６のトリガ端子Ｔへ供給される（ｆ
ｉ２１ｆｉ（−’Ｌ）。これにより、Ｏ５６がトリガさ
れ、その出力信号Ｓ４が′″Ｈ″Ｈ″レベルり、したが
ってリレー接点１１が閉状態となる。
ドゲート４が閉状態となり、パルス信号Ｐ工がアンドゲ
ート４を介してＯ８６のトリガ端子Ｔへ供給される（ｆ
ｉ２１ｆｉ（−’Ｌ）。これにより、Ｏ５６がトリガさ
れ、その出力信号Ｓ４が′″Ｈ″Ｈ″レベルり、したが
ってリレー接点１１が閉状態となる。
以ｉ、ａｐｔｙシステム１が正常に動作している限り０
８６から’Ｈ”レベルの信号Ａが出力さね、したがって
リレー接点１１が閉状態を続ける。すなわち、ＣＰＵシ
ステム１は、正゛常に動作している限り周ｑ ４００
ｍ ｓｅｃのパルス信号Ｐ２をカウンタ３のリセット端
子Ｒへ出力する。この結果、カウンタ３は常にそのカウ
ント値が「３」になる前にリセットされる。したがって
、ＣＰＵシステム１が正常に動作している限り、カウン
タ３からキャリｌ−イ信号もが出力されず、ＦＦ５のＱ
出力信号Ｓ３が６■（”レベルを続け、Ｏ８６のトリガ
端子Ｔへはパルス信号Ｐ１がアンドゲート４を介して連
続的に供給される（＠２図（へ））。ここで、Ｏ８６の
出力パルス幅はパルス信号＆の周期２００ｍ５ｅｃより
大である。したがって、Ｏ８６はその出力が″Ｌ″レベ
ルに立下る前にパルス信号Ｐ１によって再トリガされる
ことになり、この結果、Ｏ８６の出力信号へが”■（”
レベルを続ける。
８６から’Ｈ”レベルの信号Ａが出力さね、したがって
リレー接点１１が閉状態を続ける。すなわち、ＣＰＵシ
ステム１は、正゛常に動作している限り周ｑ ４００
ｍ ｓｅｃのパルス信号Ｐ２をカウンタ３のリセット端
子Ｒへ出力する。この結果、カウンタ３は常にそのカウ
ント値が「３」になる前にリセットされる。したがって
、ＣＰＵシステム１が正常に動作している限り、カウン
タ３からキャリｌ−イ信号もが出力されず、ＦＦ５のＱ
出力信号Ｓ３が６■（”レベルを続け、Ｏ８６のトリガ
端子Ｔへはパルス信号Ｐ１がアンドゲート４を介して連
続的に供給される（＠２図（へ））。ここで、Ｏ８６の
出力パルス幅はパルス信号＆の周期２００ｍ５ｅｃより
大である。したがって、Ｏ８６はその出力が″Ｌ″レベ
ルに立下る前にパルス信号Ｐ１によって再トリガされる
ことになり、この結果、Ｏ８６の出力信号へが”■（”
レベルを続ける。
次に、例えば第２図に示す時刻ｔ、においてＣＰＵシス
テム１に異常が発生し、ブ四グラムが暴走したとする。
テム１に異常が発生し、ブ四グラムが暴走したとする。
この場合、プ四グラムが正規のルーチンを通らないこと
から、ＣＰＵシステム１からパルス信号Ｐ２が出力され
なくなる（第２図（す含照）。
から、ＣＰＵシステム１からパルス信号Ｐ２が出力され
なくなる（第２図（す含照）。
この結果、カラン々３のカウントが進み、そして１カウ
ント値が「３」から「〔）」に変わる時点でキャリイ＠
号町が出力される。これにより、ＦＦ５がリセットされ
、アンドゲート４が開状態となり、Ｏ８６のトリガ端子
Ｔヘパルス信号Ｐ１が供給されなくなる。この結果、Ｏ
８６の出力信号Ｓ４は最後のパルス信号耳によってトリ
ガされた時点から？ ＯＯｍ ５ｅｃ４”９過した時点
で−Ｔ Ｌ″レベル立下り（第２図（ト）金魚）、これ
により、リレー接点１１が開状態となる。
ント値が「３」から「〔）」に変わる時点でキャリイ＠
号町が出力される。これにより、ＦＦ５がリセットされ
、アンドゲート４が開状態となり、Ｏ８６のトリガ端子
Ｔヘパルス信号Ｐ１が供給されなくなる。この結果、Ｏ
８６の出力信号Ｓ４は最後のパルス信号耳によってトリ
ガされた時点から？ ＯＯｍ ５ｅｃ４”９過した時点
で−Ｔ Ｌ″レベル立下り（第２図（ト）金魚）、これ
により、リレー接点１１が開状態となる。
このように、第１図に示すｍＫＱ例はカウンタ３のキャ
リイ信号へか出力された時点でＯ’ＰＵシステム１の暴
走を検知し、リレー接点１１を開とする。これにより、
ソレノイド１０１″（よびトランジスタ１２の破損が防
止される。なお、上述した実施例においてはパルス発生
器２を設けているが、例えばシステムにおいて）四ツビ
仁ティスクドライブが用いられている場合はそのインデ
ックスパルスをパルス信号Ｐ、として用いてもよい。
リイ信号へか出力された時点でＯ’ＰＵシステム１の暴
走を検知し、リレー接点１１を開とする。これにより、
ソレノイド１０１″（よびトランジスタ１２の破損が防
止される。なお、上述した実施例においてはパルス発生
器２を設けているが、例えばシステムにおいて）四ツビ
仁ティスクドライブが用いられている場合はそのインデ
ックスパルスをパルス信号Ｐ、として用いてもよい。
以上説明したように、この発明によればパルス発生器と
、このパルス発生器の出力をカウントするカウンタとを
設け、このカウンタをＯＰＵシステムによって川明的に
プリセット（上記実施例においてはりセット）するよう
にしたので、０２ｇシステムの暴走をカウンタの出力に
基づいて短時間以内に検知することができる利点が得ら
れる。
、このパルス発生器の出力をカウントするカウンタとを
設け、このカウンタをＯＰＵシステムによって川明的に
プリセット（上記実施例においてはりセット）するよう
にしたので、０２ｇシステムの暴走をカウンタの出力に
基づいて短時間以内に検知することができる利点が得ら
れる。
第１図はこの発明の一実棒例の構成を示すブロック図、
第２図は同突ｊ、布例における各部の波形を示すＤ）ε
形図である。 １・・・・・コンビ、１−タシステ／Ａ （ＯＰ Ｕシ
ステム）、２・・・・・パルス発生器、３・・・・・カ
ウンタ。
第２図は同突ｊ、布例における各部の波形を示すＤ）ε
形図である。 １・・・・・コンビ、１−タシステ／Ａ （ＯＰ Ｕシ
ステム）、２・・・・・パルス発生器、３・・・・・カ
ウンタ。
Claims (1)
- 一定周ＪＩＩＪの第１パルス信号を出力するパルス発生
器と、前記第１パルス信号をカウントし、そのカウント
値が予め定められている第１の一定値に達したとき検出
信号を出力し、また、ｆＦｃ２ パルス信号によって第
２の一定値にプリセットされるカウンタと、前記カウン
タがプリセットされてから、そのカウント値が前記第１
の一定値に達するまでの時間より短かい時間を周期とす
るパルス信号をプログラムに基づいて出力し、前記第２
パルス信号として前記カウンタへ供給するコンピュータ
システムとを具備してなり、前記検出信号に基づいて前
記コンピュータシステムの暴走を検ＩＨすることを特徴
とするコンピュータシステムの、Ｖ走検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152146A JPS5943453A (ja) | 1982-09-01 | 1982-09-01 | コンピユ−タシステムの暴走検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152146A JPS5943453A (ja) | 1982-09-01 | 1982-09-01 | コンピユ−タシステムの暴走検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943453A true JPS5943453A (ja) | 1984-03-10 |
Family
ID=15534036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152146A Pending JPS5943453A (ja) | 1982-09-01 | 1982-09-01 | コンピユ−タシステムの暴走検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943453A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
| JPS56123014A (en) * | 1980-03-03 | 1981-09-26 | Takagi Sangyo Kk | Overrun preventing device of program control device |
| JPS5783860A (en) * | 1980-11-14 | 1982-05-25 | Yokogawa Hokushin Electric Corp | Working monitor circuit of processor |
-
1982
- 1982-09-01 JP JP57152146A patent/JPS5943453A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
| JPS56123014A (en) * | 1980-03-03 | 1981-09-26 | Takagi Sangyo Kk | Overrun preventing device of program control device |
| JPS5783860A (en) * | 1980-11-14 | 1982-05-25 | Yokogawa Hokushin Electric Corp | Working monitor circuit of processor |
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