JPH056293A - マイコン暴走検出装置 - Google Patents
マイコン暴走検出装置Info
- Publication number
- JPH056293A JPH056293A JP3183378A JP18337891A JPH056293A JP H056293 A JPH056293 A JP H056293A JP 3183378 A JP3183378 A JP 3183378A JP 18337891 A JP18337891 A JP 18337891A JP H056293 A JPH056293 A JP H056293A
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- Japan
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- signal
- capture
- output
- timer counter
- cycle
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- Pending
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Abstract
(57)【要約】
【目的】 ハードウェア部品による時定数の設定を不要
とするマイコン暴走検出装置を提供する。 【構成】 エッジ検出回路２のエッジ信号を基に測定し
たウォッチドックパルス１の周期をキャプチャ／コンペ
アレジスタ３にキャプチャし、以降はこれを限界値とし
てコンペアする。限界値を超えるパルスが入力された場
合、トリガコントロール回路１５からトリガ信号１２が
出力され、ワンショットパルス出力タイマカウンタ１４
によりＣＰＵリセット信号１３が出力される。 【効果】 リセットされる毎にウォッチドックパルス１
の周期の限界値はマイクンが再設定することになり、ハ
ードウェアによる時定数の設計及び設定が不要となる。
とするマイコン暴走検出装置を提供する。 【構成】 エッジ検出回路２のエッジ信号を基に測定し
たウォッチドックパルス１の周期をキャプチャ／コンペ
アレジスタ３にキャプチャし、以降はこれを限界値とし
てコンペアする。限界値を超えるパルスが入力された場
合、トリガコントロール回路１５からトリガ信号１２が
出力され、ワンショットパルス出力タイマカウンタ１４
によりＣＰＵリセット信号１３が出力される。 【効果】 リセットされる毎にウォッチドックパルス１
の周期の限界値はマイクンが再設定することになり、ハ
ードウェアによる時定数の設計及び設定が不要となる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ
（以下、マイコンという）シスタムの暴走検出装置に関
する。
（以下、マイコンという）シスタムの暴走検出装置に関
する。
【０００２】
【従来の技術】図５は従来の暴走検出装置の一例を示す
回路図であり、図６はその信号のタイミングチャート図
である。第１のワンショットマルチバイブレータ２７は
ＣＰＵが出力するウォッチドックパルス１によりトリガ
される。抵抗Ｒ1及びコンデンサＣ1により決まる時定数
以内の周期で再トリガされているときは、反転出力（Ｑ
1）は“Ｌ”出力のまま固定される。なお、反転信号は
通常記号の上にバーを付して表すが、本明細書の中で
は、便宜上、（ ）で囲んで反転信号とする。但し、図
面上では、通常通り、記号の上にバーを付して反転信号
を表す。ウォッチドックパルス１がＣＰＵの暴走により
出力されなくなると、時定数後、（Ｑ1）は“Ｈ”出力
となる。
回路図であり、図６はその信号のタイミングチャート図
である。第１のワンショットマルチバイブレータ２７は
ＣＰＵが出力するウォッチドックパルス１によりトリガ
される。抵抗Ｒ1及びコンデンサＣ1により決まる時定数
以内の周期で再トリガされているときは、反転出力（Ｑ
1）は“Ｌ”出力のまま固定される。なお、反転信号は
通常記号の上にバーを付して表すが、本明細書の中で
は、便宜上、（ ）で囲んで反転信号とする。但し、図
面上では、通常通り、記号の上にバーを付して反転信号
を表す。ウォッチドックパルス１がＣＰＵの暴走により
出力されなくなると、時定数後、（Ｑ1）は“Ｈ”出力
となる。
【０００３】この（Ｑ1）出力は第２のワンショットマ
ルチバイブレータ２８のトリガ信号となり、抵抗Ｒ2及
びコンデンサＣ2により決まる時定数のワンショットパ
ルスを出力する。このワンショットパルス出力はＣＰＵ
リセット信号１３であり、この信号１３により暴走した
ＣＰＵをリセットする。
ルチバイブレータ２８のトリガ信号となり、抵抗Ｒ2及
びコンデンサＣ2により決まる時定数のワンショットパ
ルスを出力する。このワンショットパルス出力はＣＰＵ
リセット信号１３であり、この信号１３により暴走した
ＣＰＵをリセットする。
【０００４】μＰＤ７４ＨＣ１２３Ａは２個のワンショ
ットマルチバイブレータを１個の集積回路で実現でき、
各ワンショットパルス出力の幅ＰＷ1、ＰＷ2は夫々時定
数Ｃ1Ｒ1、Ｃ2Ｒ2と略々一致する。
ットマルチバイブレータを１個の集積回路で実現でき、
各ワンショットパルス出力の幅ＰＷ1、ＰＷ2は夫々時定
数Ｃ1Ｒ1、Ｃ2Ｒ2と略々一致する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
マイコン暴走検出装置では、時定数を抵抗及びコンデン
サ等によるアナログ回路によって決めているため、部品
定数及び電源電圧等のセット毎のばらつきを考慮する必
要があった。
マイコン暴走検出装置では、時定数を抵抗及びコンデン
サ等によるアナログ回路によって決めているため、部品
定数及び電源電圧等のセット毎のばらつきを考慮する必
要があった。
【０００６】このためウォッチドックパルス出力の周期
はマージンを持って十分に短めに設定する必要があり、
これがソフトウエアの負担となっていた。また、部品定
数を変えて設計し、部品の管理をする工数が必要であ
り、場合によってはセット毎に合わせ込み等の工数をか
ける必要もあった。
はマージンを持って十分に短めに設定する必要があり、
これがソフトウエアの負担となっていた。また、部品定
数を変えて設計し、部品の管理をする工数が必要であ
り、場合によってはセット毎に合わせ込み等の工数をか
ける必要もあった。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、アナログ的にＣＲ時定数を調整するための
工数が不要であり、部品管理工数も削減できるマイコン
暴走検出装置を提供することを目的とする。
のであって、アナログ的にＣＲ時定数を調整するための
工数が不要であり、部品管理工数も削減できるマイコン
暴走検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るマイコン暴
走検出装置は、ウォッチドックパルスのエッジを検出し
てエッジ信号を出力するエッジ検出回路と、エッジ信号
をカウントしてキャプチャタイミングを決めるキャプチ
ャコントロール回路と、タイマカウンタと、前記キャプ
チャコントロール回路の出力及びタイマカウンタの出力
を基に前記エッジ信号の周期を測定し、この周期をキャ
プチャすると共にその後これを限界値としてコンペアす
るキャプチャ／コンペアレジスタと、電源の立ち上がり
を検出するパワーオンリセット回路と、ＣＰＵリセット
信号を出力するワンショットパルス出力タイマカウンタ
と、各カウンタのカウンタクロックとなるクロック信号
を発振する発振回路と、タイマカウンタ出力、エッジ信
号及びパワーオンリセット信号を入力して前記ワンショ
ットパルス出力タイマカウンタのトリガタイミングを決
定するトリガコントロール回路とを有することを特徴と
する。
走検出装置は、ウォッチドックパルスのエッジを検出し
てエッジ信号を出力するエッジ検出回路と、エッジ信号
をカウントしてキャプチャタイミングを決めるキャプチ
ャコントロール回路と、タイマカウンタと、前記キャプ
チャコントロール回路の出力及びタイマカウンタの出力
を基に前記エッジ信号の周期を測定し、この周期をキャ
プチャすると共にその後これを限界値としてコンペアす
るキャプチャ／コンペアレジスタと、電源の立ち上がり
を検出するパワーオンリセット回路と、ＣＰＵリセット
信号を出力するワンショットパルス出力タイマカウンタ
と、各カウンタのカウンタクロックとなるクロック信号
を発振する発振回路と、タイマカウンタ出力、エッジ信
号及びパワーオンリセット信号を入力して前記ワンショ
ットパルス出力タイマカウンタのトリガタイミングを決
定するトリガコントロール回路とを有することを特徴と
する。
【０００９】
【作用】本発明においては、タイマ回路としてディジタ
ルのタイマカウンタを使用し、キャプチャレジスタによ
り最初にＣＰＵ自身のウォッチドックパルス周期の限界
値を測定し、その値をコンペアレジスタの値とする。限
界値を超えるパルスが入力された場合は、タイマカウン
タの値のコンペアによりこれを検出し、ワンショットパ
ルス出力タイマカウンタによりＣＰＵにリセットパルス
を出力する。
ルのタイマカウンタを使用し、キャプチャレジスタによ
り最初にＣＰＵ自身のウォッチドックパルス周期の限界
値を測定し、その値をコンペアレジスタの値とする。限
界値を超えるパルスが入力された場合は、タイマカウン
タの値のコンペアによりこれを検出し、ワンショットパ
ルス出力タイマカウンタによりＣＰＵにリセットパルス
を出力する。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の実施例に係る暴走検出装置
を示すブロック図であり、図２はそのタイミングチャー
ト図である。エッジ検出回路２はウォッチドックパルス
１のエッジを検出する。このエッジ検出回路２の出力で
あるエッジ信号４はキャプチャコントロール回路１６に
入力される。キャプチャコントロール回路１６はエッジ
信号４をカウントしてキャプチャタイミングを決める。
キャプチャ／コンペアレジスタ３はこのキャプチャコン
トロール回路１６の出力とタイマカウンタ９の出力をも
とに、エッジの周期を測定し、これをキャプチャ／コン
ペアする。
を示すブロック図であり、図２はそのタイミングチャー
ト図である。エッジ検出回路２はウォッチドックパルス
１のエッジを検出する。このエッジ検出回路２の出力で
あるエッジ信号４はキャプチャコントロール回路１６に
入力される。キャプチャコントロール回路１６はエッジ
信号４をカウントしてキャプチャタイミングを決める。
キャプチャ／コンペアレジスタ３はこのキャプチャコン
トロール回路１６の出力とタイマカウンタ９の出力をも
とに、エッジの周期を測定し、これをキャプチャ／コン
ペアする。
【００１２】パワーオンリセット回路５は電源の立ち上
がりを検出する。ワンショットパルス出力タイマカウン
タ１４はトリガー信号１２を入力してＣＰＵリセット信
号１３を出力する。発振回路６は各カウンタのカウンタ
クロックとなるクロック信号７を発振する。トリガコン
トロール回路１５はタイマカウンタ９の出力であるオー
バーフロー信号１１と、一致信号１０と、パワーオンリ
セット信号８とを入力してワンショットパルス出力タイ
マカウンタ１４のトリガタイミングを決定する。
がりを検出する。ワンショットパルス出力タイマカウン
タ１４はトリガー信号１２を入力してＣＰＵリセット信
号１３を出力する。発振回路６は各カウンタのカウンタ
クロックとなるクロック信号７を発振する。トリガコン
トロール回路１５はタイマカウンタ９の出力であるオー
バーフロー信号１１と、一致信号１０と、パワーオンリ
セット信号８とを入力してワンショットパルス出力タイ
マカウンタ１４のトリガタイミングを決定する。
【００１３】次に、このように構成された暴走検出装置
の動作について図２も参照して説明する。電源１８の立
ち上がりによりパワーオンリセット回路５はパワーオン
リセット信号８を出力する。トリガコントロール回路１
５はこの信号を入力するとトリガ信号１２を出力する。
ワンショットパルス出力タイマカウンタ１４はＣＰＵリ
セット信号１３を出力する。
の動作について図２も参照して説明する。電源１８の立
ち上がりによりパワーオンリセット回路５はパワーオン
リセット信号８を出力する。トリガコントロール回路１
５はこの信号を入力するとトリガ信号１２を出力する。
ワンショットパルス出力タイマカウンタ１４はＣＰＵリ
セット信号１３を出力する。
【００１４】ＣＰＵからウォッチドックパルス１が出力
されないときは、タイマカウンタ９のカウント値１９は
オーバーフロー２０となり、オーバーフロー信号１１が
トリガコントロール１５に入力されると共に、再度ＣＰ
Ｕリセット信号１３が出力される。
されないときは、タイマカウンタ９のカウント値１９は
オーバーフロー２０となり、オーバーフロー信号１１が
トリガコントロール１５に入力されると共に、再度ＣＰ
Ｕリセット信号１３が出力される。
【００１５】ＣＰＵからウォッチドックパルス１が出力
された場合は、キャプチャコントロール回路１６は１回
目のエッジ信号でタイマカウンタ９のカウント値１９を
キャプチャし、このキャプチャ値２１をキャプチャ／コ
ンペアレジスタ３にストアする。その後、キャプチャ／
コンペアレジスタ３は、コンペアレジスタとして動作す
る。
された場合は、キャプチャコントロール回路１６は１回
目のエッジ信号でタイマカウンタ９のカウント値１９を
キャプチャし、このキャプチャ値２１をキャプチャ／コ
ンペアレジスタ３にストアする。その後、キャプチャ／
コンペアレジスタ３は、コンペアレジスタとして動作す
る。
【００１６】クリアコントロール１７はＣＰＵリセット
信号１３及びエッジ信号４によりタイマカウンタ９を０
クリアする。エッジ信号４によるクリアはタイマカウン
タ９がカウンタクロック７を更に＋１カウントだけカウ
ントした後に行う。これはキャプチャ前に０クリアしな
いためである。
信号１３及びエッジ信号４によりタイマカウンタ９を０
クリアする。エッジ信号４によるクリアはタイマカウン
タ９がカウンタクロック７を更に＋１カウントだけカウ
ントした後に行う。これはキャプチャ前に０クリアしな
いためである。
【００１７】キャプチャ後はキャプチャした値までエッ
ジ信号４が発生しない場合、タイマカウンタ９の値がカ
ウントアップしてキャプチャした値と一致２２する。一
致した場合は一致信号１０がトリガコントロール１５に
入力され、再度ＣＰＵリセット信号１３が出力されるこ
とになる。一致前にエッジ信号４によりタイマカウンタ
９が０クリアされ続ければ、ＣＰＵリセット信号１３は
出力されない。
ジ信号４が発生しない場合、タイマカウンタ９の値がカ
ウントアップしてキャプチャした値と一致２２する。一
致した場合は一致信号１０がトリガコントロール１５に
入力され、再度ＣＰＵリセット信号１３が出力されるこ
とになる。一致前にエッジ信号４によりタイマカウンタ
９が０クリアされ続ければ、ＣＰＵリセット信号１３は
出力されない。
【００１８】図３は本発明の第２の実施例の一部を示す
ブロック図、図４はそのタイミングチャート図である。
ブロック図、図４はそのタイミングチャート図である。
【００１９】本実施例では、キャプチャ／コンペアレジ
スタ（ＭＡＸ）３ａ、キャプチャ／コンペアレジスタ
（ＭＩＮ）３ｂ、キャプチャコントロール１６ａ、キャ
プチャコントロール１６ｂを有する。
スタ（ＭＡＸ）３ａ、キャプチャ／コンペアレジスタ
（ＭＩＮ）３ｂ、キャプチャコントロール１６ａ、キャ
プチャコントロール１６ｂを有する。
【００２０】ＣＰＵリセット信号１３が出力されると、
キャプチャ／コンペアレジスタ（ＭＡＸ）３ａはタイマ
カウンタ９の最大値に、またキャプチャ／コンペアレジ
スタ（ＭＩＮ）３ｂはタイマカウンタ９の最小値、即ち
０に初期化される。
キャプチャ／コンペアレジスタ（ＭＡＸ）３ａはタイマ
カウンタ９の最大値に、またキャプチャ／コンペアレジ
スタ（ＭＩＮ）３ｂはタイマカウンタ９の最小値、即ち
０に初期化される。
【００２１】次に、最初のウォッチドックパルスのエッ
ジ信号４によりキャプチャコントロール１６ａを介し
て、キャプチャ／コンペアレジスタ（ＭＡＸ）３ａにキ
ャプチャＭＡＸ２５（図４参照）がキャプチャされる。
この場合に、タイマカウンタ９の最大値までにウォッチ
ドックパルスのエッジ信号４がこないときは、最大値に
よる一致信号１０ａがトリガコントロール１５に入力さ
れ、トリガ信号１２が出力され、ＣＰＵリセットが行わ
れる。
ジ信号４によりキャプチャコントロール１６ａを介し
て、キャプチャ／コンペアレジスタ（ＭＡＸ）３ａにキ
ャプチャＭＡＸ２５（図４参照）がキャプチャされる。
この場合に、タイマカウンタ９の最大値までにウォッチ
ドックパルスのエッジ信号４がこないときは、最大値に
よる一致信号１０ａがトリガコントロール１５に入力さ
れ、トリガ信号１２が出力され、ＣＰＵリセットが行わ
れる。
【００２２】キャプチャＭＡＸ２５のキャプチャ後、次
のエッジ信号４により、タイマカウンタ９の値、キャプ
チャＭＩＮ２６がキャプチャコントロール１６ｂを介し
てキャプチャ／コンペアレジスタ（ＭＩＮ）３ｂにキャ
プチャされる。以後、トリガコントロール１２は一致信
号１０ａの入力又はエッジ信号４の２回の入力の間に、
一致信号１０ｂの入力がなかったことを検出してトリガ
信号１２を出力する。本実施例も図１，２に示す実施例
と同様の効果を奏する。
のエッジ信号４により、タイマカウンタ９の値、キャプ
チャＭＩＮ２６がキャプチャコントロール１６ｂを介し
てキャプチャ／コンペアレジスタ（ＭＩＮ）３ｂにキャ
プチャされる。以後、トリガコントロール１２は一致信
号１０ａの入力又はエッジ信号４の２回の入力の間に、
一致信号１０ｂの入力がなかったことを検出してトリガ
信号１２を出力する。本実施例も図１，２に示す実施例
と同様の効果を奏する。
【００２３】
【発明の効果】以上説明したように、本発明ではウォッ
チドックタイマの最大値又は最大・最小値をマイコンが
決定するので、アナログ的にＣＲ時定数を調整する工数
をかける必要がない。また、最大値又は最大・最小値に
倍又は半分等、設計時において時定数にマージンを持た
せる必要がない。
チドックタイマの最大値又は最大・最小値をマイコンが
決定するので、アナログ的にＣＲ時定数を調整する工数
をかける必要がない。また、最大値又は最大・最小値に
倍又は半分等、設計時において時定数にマージンを持た
せる必要がない。
【００２４】また、セット毎のばらつき等も考慮する必
要はなく、同一の装置を使用でき、部品管理工数も省力
化できる。また、本発明の装置は全てディジタル回路で
あるため、アナログ回路のように、外来ノイズによって
時定数の誤差が出ることもない。また、ゲートアレイ等
によって容易に実現可能であり、マイクロコンピュータ
によるエミュレーションも可能である。
要はなく、同一の装置を使用でき、部品管理工数も省力
化できる。また、本発明の装置は全てディジタル回路で
あるため、アナログ回路のように、外来ノイズによって
時定数の誤差が出ることもない。また、ゲートアレイ等
によって容易に実現可能であり、マイクロコンピュータ
によるエミュレーションも可能である。
【図１】本発明の実施例に係るマイコン暴走検出装置を
示すブロック図である。
示すブロック図である。
【図２】同じくそのタイミングチャート図である。
【図３】本発明の他の実施例に係るマイコン暴走検出装
置を示すブロック図である
置を示すブロック図である
【図４】同じくそのタイミングチャート図である。
【図５】従来の暴走検出装置を示すブロック図である。
【図６】同じくそのタイミングチャート図である。
１；ウォッチドックパルス ２；エッジ検出回路 ３；キャプチャ／コンペアレジスタ ４；エッジ信号 ５；パワーオンリセット回路 ６；発振回路 ７；カウンタクロック信号 ８；パワーオンリセット信号 ９；タイマカウンタ １０；一致信号 １１；オーバーフロー信号 １２；トリガ信号 １３；ＣＰＵリセット信号 １４；ワンショットパルス出力タイマカウンタ １５；トリガコントロール回路 １６；キャプチャコントロール回路 １７；クリアコントロール １８；電源 １９；カウント値 ２０；オーバーフロー ２１；キャプチャ ２２；一致 ２３；ＭＡＸ値 ２４；ＭＩＮ値 ２５；キャプチャＭＡＸ ２６；キャプチャＭＩＮ ３ａ；キャプチャ／コンペアレジスタ（ＭＡＸ） ３ｂ；キャプチャ／コンペアレジスタ（ＭＩＮ） １０ａ；一致信号（ＭＡＸ） １０ｂ；一致信号（ＭＩＮ） １６ａ，１６ｂ；キャプチャコントロール回路 ２７；ワンショットマルチバイブレータ１ ２８；ワンショットマルチバイブレータ２
Claims (1)
- 【特許請求の範囲】 【請求項１】 ウォッチドックパルスのエッジを検出し
てエッジ信号を出力するエッジ検出回路と、エッジ信号
をカウントしてキャプチャタイミングを決めるキャプチ
ャコントロール回路と、タイマカウンタと、前記キャプ
チャコントロール回路の出力及びタイマカウンタの出力
を基に前記エッジ信号の周期を測定し、この周期をキャ
プチャすると共にその後これを限界値としてコンペアす
るキャプチャ／コンペアレジスタと、電源の立ち上がり
を検出するパワーオンリセット回路と、ＣＰＵリセット
信号を出力するワンショットパルス出力タイマカウンタ
と、各カウンタのカウンタクロックとなるクロック信号
を発振する発振回路と、タイマカウンタ出力、エッジ信
号及びパワーオンリセット信号を入力して前記ワンショ
ットパルス出力タイマカウンタのトリガタイミングを決
定するトリガコントロール回路とを有することを特徴と
するマイコン暴走検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183378A JPH056293A (ja) | 1991-06-27 | 1991-06-27 | マイコン暴走検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183378A JPH056293A (ja) | 1991-06-27 | 1991-06-27 | マイコン暴走検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056293A true JPH056293A (ja) | 1993-01-14 |
Family
ID=16134723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183378A Pending JPH056293A (ja) | 1991-06-27 | 1991-06-27 | マイコン暴走検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8996026B2 (en) | 2005-01-13 | 2015-03-31 | Fujitsu Limited | Scheduling system for radio communication networks |
-
1991
- 1991-06-27 JP JP3183378A patent/JPH056293A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8996026B2 (en) | 2005-01-13 | 2015-03-31 | Fujitsu Limited | Scheduling system for radio communication networks |
| US9655128B2 (en) | 2005-01-13 | 2017-05-16 | Fujitsu Limited | Radio communications system |
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