JPS5942468B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5942468B2 JPS5942468B2 JP51084160A JP8416076A JPS5942468B2 JP S5942468 B2 JPS5942468 B2 JP S5942468B2 JP 51084160 A JP51084160 A JP 51084160A JP 8416076 A JP8416076 A JP 8416076A JP S5942468 B2 JPS5942468 B2 JP S5942468B2
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- JP
- Japan
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- integrated circuit
- field effect
- circuit device
- effect transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し特に出力保護装置を
有する集積回路装置に関するものである。
有する集積回路装置に関するものである。
従来の電子式卓上計算機用集積回路などの出力部のイン
バータは例えば第１図ａおよび第１図ｂのような構成を
とつている。第１図ａおよび第１図ｂにおいてＱ１は出
力段インノ：夕の負荷となる高抵抗素子で、ここではデ
プレション型ＭＯＳ電界効果トランジスタのゲート電極
２とソース３を接続したものを用いており、Ｑ２は駆動
用のエンハンスメント型ＭＯＳ電界効果トランジスタで
ある。従来のこの構成においては、出力端子Ｔに集積回
路の外部より、例えば静電気などによる瞬間的な高電圧
パルスを加えた場合にＱ１のゲート電極２とＱ１のドレ
イン拡散層領域１とのあいだのゲート絶縁膜に直接高電
圧パルスが印加されることになり、電界の集中がおきる
ためにゲート絶縁膜が破壊され、Ｑ１のドレイン１とゲ
ーム２が短絡してしまう。一方、集積回路の入力部の保
護回路としては従来第２図ａの構成が広く使用されてい
る。
バータは例えば第１図ａおよび第１図ｂのような構成を
とつている。第１図ａおよび第１図ｂにおいてＱ１は出
力段インノ：夕の負荷となる高抵抗素子で、ここではデ
プレション型ＭＯＳ電界効果トランジスタのゲート電極
２とソース３を接続したものを用いており、Ｑ２は駆動
用のエンハンスメント型ＭＯＳ電界効果トランジスタで
ある。従来のこの構成においては、出力端子Ｔに集積回
路の外部より、例えば静電気などによる瞬間的な高電圧
パルスを加えた場合にＱ１のゲート電極２とＱ１のドレ
イン拡散層領域１とのあいだのゲート絶縁膜に直接高電
圧パルスが印加されることになり、電界の集中がおきる
ためにゲート絶縁膜が破壊され、Ｑ１のドレイン１とゲ
ーム２が短絡してしまう。一方、集積回路の入力部の保
護回路としては従来第２図ａの構成が広く使用されてい
る。
すなわち、入力端子１０１に過大電圧パルスが入力され
た場合でも、絶縁ゲート型電界効果トランジスタＱ３の
ゲート容量Ｃｌと保護用抵抗体Ｒにより過大電圧パルス
を平滑することにより、Ｑ３のゲート電極１０５に達す
るパルスのピーク値を低くならしめることにより被保護
用電界効果トランジスタのゲート絶縁膜の破壊を防止し
ている。本発明の目的は出力回路の出力端子に過大電圧
のパルスが印加されたときに、出力回路の負荷である高
抵抗素子の破壊を防止しうる保護回路を具備した集積回
路装置を提供することである。
た場合でも、絶縁ゲート型電界効果トランジスタＱ３の
ゲート容量Ｃｌと保護用抵抗体Ｒにより過大電圧パルス
を平滑することにより、Ｑ３のゲート電極１０５に達す
るパルスのピーク値を低くならしめることにより被保護
用電界効果トランジスタのゲート絶縁膜の破壊を防止し
ている。本発明の目的は出力回路の出力端子に過大電圧
のパルスが印加されたときに、出力回路の負荷である高
抵抗素子の破壊を防止しうる保護回路を具備した集積回
路装置を提供することである。
本発明は従来入力保護装置にのみ使用されていた第２図
ａおよび第２図ｂの保護方式を出力保護装置にも同様に
適用できることに着眼し、出力回路用に構成したもので
ある。本発明の実施例を第３図に示す。
ａおよび第２図ｂの保護方式を出力保護装置にも同様に
適用できることに着眼し、出力回路用に構成したもので
ある。本発明の実施例を第３図に示す。
２０１および２０２は高抵抗素子Ｒ１の両端を示し、Ｒ
１の一端は定電源Ｖｃｃに、他端は、基板と反対導電形
の不純物領域で形成されたＲ１に比較して低い抵抗値を
有する抵抗体層Ｒ２の一端２０３に接続されている。
１の一端は定電源Ｖｃｃに、他端は、基板と反対導電形
の不純物領域で形成されたＲ１に比較して低い抵抗値を
有する抵抗体層Ｒ２の一端２０３に接続されている。
またＲ２の他端は出力端子に接続されると共に絶縁ゲー
ト形電界効果トランジスタＱ４のドレイン端子２０５に
接続され、Ｑ４のゲート端子２０６は集積回路内部の回
路に接続され、Ｑ４のソース端子２０Ｔは接地電位とな
つている。かかる構成において出力端子に過大電圧のパ
ルスが印加された場合に、抵抗体Ｒ２とその基板に対す
る容量により過電圧パルスを平滑し、高抵抗素子Ｒ１の
破壊電圧以下にしてやることができる。出力端子に過大
電圧パルスが印加された場合の電界効果トランジスタＱ
４の絶縁破壊電圧に関しては、通常Ｑ４は大きな寸法を
必要とするために破壊電圧は高く、問題とはならない。
第４図は第３図の回路の高抵抗素子Ｒ１にアルミゲート
Ｐチヤンネルデイプレツシヨン型ＭＯＳ電界効果トラン
ジスタ２０９を用いた場合を示す。
ト形電界効果トランジスタＱ４のドレイン端子２０５に
接続され、Ｑ４のゲート端子２０６は集積回路内部の回
路に接続され、Ｑ４のソース端子２０Ｔは接地電位とな
つている。かかる構成において出力端子に過大電圧のパ
ルスが印加された場合に、抵抗体Ｒ２とその基板に対す
る容量により過電圧パルスを平滑し、高抵抗素子Ｒ１の
破壊電圧以下にしてやることができる。出力端子に過大
電圧パルスが印加された場合の電界効果トランジスタＱ
４の絶縁破壊電圧に関しては、通常Ｑ４は大きな寸法を
必要とするために破壊電圧は高く、問題とはならない。
第４図は第３図の回路の高抵抗素子Ｒ１にアルミゲート
Ｐチヤンネルデイプレツシヨン型ＭＯＳ電界効果トラン
ジスタ２０９を用いた場合を示す。
第４図ａは回路を示し、第４図ｂは集積化した場合のレ
イアウトの例を示している。高抵抗素子Ｒ，としては、
ゲート電極とソースを短絡したデプレシヨン形のＭＯＳ
電界効果トランジスタを用い、低抵抗体層Ｒ２としては
ボロン等のＰ型不純物を基板に選択拡散して形成する。
例えば電子式卓上計算機用の出力回路では負荷抵抗Ｒ１
は通常１００ＫΩ〜２００ＫΩ程度であるので低抵抗体
層Ｒ２は１０ＫΩ前後のものであればＲ２の抵抗値のば
らつきや高抵抗素子Ｒ１比較しての抵抗特性の相異はほ
ぼ無視できる。従来の第１図に示した構成と本発明によ
る第４図の構成を用いた集積回路をＰチヤンネルアルミ
ゲートプロセスで作成し、ピーク値−３００Ｖの微小幅
パルスを加えて破壊試験を行つた結果、従来の第１図の
構成のものはサンプル３０個中全数が破壊され、一方、
本発明の第４図の構成を用いたものはサンプル３０個中
破壊はＯであつた。この結果からも本発明の効果は非常
に大きいものといえる。上述の実施例においては、高抵
抗素子としてデイプレツシヨン型ＭＯＳトランジスタを
用いたが、エンハンスメント型ＭＯＳトランジスタを用
いても同様は本発明は適用できることは勿論である。
イアウトの例を示している。高抵抗素子Ｒ，としては、
ゲート電極とソースを短絡したデプレシヨン形のＭＯＳ
電界効果トランジスタを用い、低抵抗体層Ｒ２としては
ボロン等のＰ型不純物を基板に選択拡散して形成する。
例えば電子式卓上計算機用の出力回路では負荷抵抗Ｒ１
は通常１００ＫΩ〜２００ＫΩ程度であるので低抵抗体
層Ｒ２は１０ＫΩ前後のものであればＲ２の抵抗値のば
らつきや高抵抗素子Ｒ１比較しての抵抗特性の相異はほ
ぼ無視できる。従来の第１図に示した構成と本発明によ
る第４図の構成を用いた集積回路をＰチヤンネルアルミ
ゲートプロセスで作成し、ピーク値−３００Ｖの微小幅
パルスを加えて破壊試験を行つた結果、従来の第１図の
構成のものはサンプル３０個中全数が破壊され、一方、
本発明の第４図の構成を用いたものはサンプル３０個中
破壊はＯであつた。この結果からも本発明の効果は非常
に大きいものといえる。上述の実施例においては、高抵
抗素子としてデイプレツシヨン型ＭＯＳトランジスタを
用いたが、エンハンスメント型ＭＯＳトランジスタを用
いても同様は本発明は適用できることは勿論である。
第１図ａは従来の出力回路の回路図を示し、第１図ｂは
その配置例を示す。
その配置例を示す。
Claims (1)
- １ 負荷素子と、絶縁ゲート型電界効果トランジスタと
、基板と反対の導電型の不純物領域により形成され前記
負荷素子と前記絶縁ゲート型電界効果トランジスタの出
力領域に接続された抵抗体とを有し、上記抵抗体を形成
する不純物領域は直接上記トランジスタの出力領域に接
続されていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51084160A JPS5942468B2 (ja) | 1976-07-14 | 1976-07-14 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51084160A JPS5942468B2 (ja) | 1976-07-14 | 1976-07-14 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS539484A JPS539484A (en) | 1978-01-27 |
| JPS5942468B2 true JPS5942468B2 (ja) | 1984-10-15 |
Family
ID=13822735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51084160A Expired JPS5942468B2 (ja) | 1976-07-14 | 1976-07-14 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942468B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| JPS58159363A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の入出力保護装置 |
-
1976
- 1976-07-14 JP JP51084160A patent/JPS5942468B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS539484A (en) | 1978-01-27 |
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