JPS5942323B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル信号をアナログ信号に変換して被
制御負荷を制御するように構成された制御装置に関する
ものであつて、アナログ信号を送出するアナログユニッ
トの装着状態をディジタル信号を送出するディジタルユ
ニットにおいて自動的に検知することができる装着検出
システムを備えた制御装置を提供するものである。

第１図は、本発明に係る制御装置の一例を示す構成説明
図であつて、Ｄはディジタルブロック、Ａはアナログブ
ロック、Ｃは信号線、Ｌは被制御負荷である。

ディジタルブロックＤは、制御信号として有意義時間帯
と遊休時間帯とを有するディジタル信号、たとえばパル
ス幅信号を送出するための回路が実装されたプリント配
線板よりなる複数のデイジタルユニツトＤ１〜Ｄｎがコ
ネクタを介して装着されたものであつて、計算機（図示
せず）からの情報信号に基づいて所定のデイジタル信号
を送出するものである。

アナログプロツクＡは、デイジタル信号を所定のアナロ
グ信号、たとえばパルス幅信号の有意義時間帯に割り当
てられたＯ〜１００％を４〜２０ｍＡに割り当てられた
直流電流信号に変換して被制御負荷Ｌに送出するための
回路が実装されたプリント配線板よりなる複数のアナロ
グユニツトＡ１〜Ａｎがコネクタを介して装着されたも
のである。これらデイジタルプロツクＤのデイジタルユ
ニツトＤ１〜ＤｎとアナログプロツクＡのアナログユニ
ツトＡ１〜Ａｎとは、それぞれ対応したユニツト相互が
信号線Ｃを介して接続されている。このような構成にお
いて、アナログプロツクＡの所定の位置にアナログユニ
ツトＡ１〜Ａｎが装着されていない状態では、デイジタ
ルユニツトＤ１〜Ｄｎからデイジタル信号を送出しても
アナログ信号は送出されないので、被制御負荷Ｌを制御
することはできない。

このような状態が長く続くことぱ被制御系に及ぼす影響
が大きいので好ましくなく、できるだけ早くアナログユ
ニツトＡ１〜Ａｎの未装着を検出して対処することが望
ましい。本発明は、このような点に着目したものであつ
て、以下、図面を用いて詳細に説明する。第２図は、本
発明の一実施例を示すプロツク回路図であつて、１組の
デイジタルユニツトＤｎとアナログユニツトＡｎおよび
被制御負荷Ｌよりなる系統について示したものである。

第２図において、１は出力レジスタ、２はパルス幅信号
発生回路、３は異常検出回路であつて、デイジタルユニ
ツトＤｎを構成するものであり、４は実パルス幅信号検
出回路、５はユニツト装着検出回路、６は信号絶縁回路
、７は信号変換回路、８は負荷断線検出回路であつて、
アナログユニツトＡｎを構成するものである。

出力レジスタ１は、被制御負荷Ｌに送出すべき情報信号
および異常検出回路３の出力信号を保持し、パルス幅信
号発生回路２に情報信号を送出するとともにたとえば計
算機に異常検出回路３の出力信号ＡＬＡＲＭを送出する
。

パルス幅信号発生回路２は、出力レジスタ１から送出さ
れる情報信号にしたがつてＯ〜１００％が割り当てられ
た有意義時間帯と遊休時間帯よりなるパルス幅信号を発
生し、信号線Ｃを介してアナログユニツトＡｎに送出す
る。

異常検出回路３は、信号線Ｃを介して伝送されるパルス
幅信号の異常状態を検出するものであつて、その出力信
号は出力レジスタ１を介して計算機に送出される。

実パルス幅信号検出回路４は、デイジタルユニツトＤｎ
から送出されるパルス幅信号とユニツト装着信号発生回
路５の出力信号および負荷断線検出回路８の出力信号と
の和信号から、ディジタルユニツトＤｎから送出される
パルス幅信号すなわち実パルス幅信号のみを弁別するも
のであつて、その出力信号は信号絶縁回路６を介して信
号変換回路７に送出される。

ユニツト装着検出回路５は、アナログユニツトＡｎがア
ナログプロツクＡに装着されていることを示す信号を発
生するものである。

すなわち、この出力信号はアナログユニツトＡｎがデイ
ジタルユニツトＤｎから送出されるパルス幅信号を受信
した旨を表わす応答信号として用いられるものであつて
、パルス幅信号の遊休時間帯に重畳できるような時間関
係を保つたパルス信号として実パルス幅信号検出回路４
に送出され、パルス幅信号の遊休時間帯に重畳される。
信号絶縁回路６は、実パルス幅信号検出回路４およびユ
ニツト装着検出回路５と信号変換回路７および負荷断線
検出回路８とを電気的に絶縁するものであつて、被制御
負荷ＬとデイジタルユニツトＤｎとを電気的に絶縁する
ものである。

信号変換回路７は、信号絶縁回路６を介して伝送される
実パルス幅信号検出回路４の出力信号、すなわちデイジ
タルユニツトＤｎから送出される０〜１００％に割り当
てられた有意義時間帯を有するパルス幅信号を、たとえ
ば４〜２０ｍＡの直流電流信号に変換し、被制御負荷Ｌ
に送出するものである。

負荷断線検出回路８は、負荷Ｌに送出する直流電流の異
常低下に基づいて負荷Ｌが断線したことを検出するもの
であつて、その出力信号は信号絶縁回路６を介して実パ
ルス幅信号検出回路４側に伝送され、パルス幅信号に重
畳される。

このように構成することにより、アナログユニツトＡｎ
からは、パルス幅信号が伝送される信号線Ｃと同一の信
号線を介して、デイジタルユニツトＤｎに向けて、アナ
ログブロツクＡにアナログユニツトＡｎが装着された旨
の応答信号、すなわちアナログユニツトＡｎがパルス幅
信号を受信した旨の応答信号を伝送することができ、デ
イジタルユニツトＤｎはアナログユニツトＡｎが装着さ
れている旨を検知できる。

第３図は、第２図におけるアナログユニツトＡｎの要部
の具体例を示す回路図であつて、ＦＦｌ，ＦＦ２はフリ
ツプフロツプ回路、ＤＤは遅延微分回路、Ｔ１はタイマ
ー回路、ＩＮＶ，，ＩＮＶ２はインバータ、Ｇ１はアン
ドゲート、ＴＲはトランジスタ、＋ＶＣｌ，＋Ｅ２は電
圧入力端子、ＩＮｌはパルス幅信号ＰＷの入力端子、Ｉ
Ｎ２は負荷断線検出回路８の出力信号０ＰＥＮの入力端
子、０ＵＴは実パルス幅信号ＲＥＡＬＰＷの出力端子で
ある。

フリツプフロツプ回路ＦＦｌ（以下ＦＦｌと略す）のＤ
端子には電圧入力端子＋ＶＣ２が接続され、Ｔ端子には
インバータＩＮＶｌを介して入力端子１Ｎ１および電圧
入力端子＋ＶＣｌが抵抗を介して接続され、Ｑ端子には
アンドゲートＧ１の一方の入力端子が接続されるととも
にフリツプフロツプ回路ＦＦ２（以下ＦＦ２と略す）の
Ｄ端子およびＲＤ端子が接続され、ＲＤ端子にはタイマ
ー回路Ｔ１のＱ端子が接続されている。ＦＦ２のＴ端子
にはインバータＩＮＶ２を介してインバータＩＮＶｌの
出力端子が接続され、Ｑ端子には遅延微分回路ＤＤのＴ
端子が接続され、Ｑ端子にはアンドゲートＧ１の他方の
人力端子が接続されている。遅延微分回路ＤＤのＱ端子
はインバータＩＮＶｌの入力端子に接続され、タイマー
回路Ｔ１のＴ端子はインバータＩＮＶｌの出力端子に接
続され、入力端子１Ｎ２はトランジスタＴＲを介してイ
ンバータＩＮＶｌの入力端子に接続され、出力端子０Ｕ
ＴはアンドゲートＧ１の出力端子に接続されている。

このような構成において、ＦＦｌは入力端子１Ｎ１に加
えられるパルス幅信号ＰＷの反転信号ＢＶの立上りを検
出して保持し、ＦＦ２はパルス幅信号ＰＷの反転信号Ｐ
Ｗの立下りを検出して保持する。遅延微分回路ＤＤはＦ
Ｆ２の出力信号ＦＬＤＣＴでトリガされ、アナログユニ
ツトＡｎがアナログプロツクＡに装着されたことを示す
信号、すなわちパルス幅信号ＦＭを受信した旨を表わす
応答信号０ＮＣＡＲＤを発生し、インバータＩＮＶｌの
入力端子に送出する。ここで、遅延時間は、パルス幅信
号ＦＷの遊休時間帯に応答信号０ＮＣＡＲＤが位置する
ように設定されている。これにより、応答信号０ＮＣＡ
ＲＤは、パルス幅信号啼の遊休時間帯に重畳される。タ
イマー回路Ｔ１はＦＦｌとともにパルス幅信号ＰＷの反
転信号ＰＷの立上りでトリガされ、このパルス幅信号Ｐ
Ｗの最大有意義時間帯の経過後でかつ次の有意義時間帯
の立上りよりも早い時間にＦＦｌをりセツトするように
パルス信号ＴＩＭＥＵＰを送出する。アンドゲートＧ１
はＦＦｌのＱ端子から送出される出力信号ＲＳＤＣＴと
ＦＦ２のＱ端子から送出される出力信号ＦＬＤＣＴとの
論理積をとり、実パルス幅信号ＲＥＡＬＰＷを出力端子
０ＵＴに送出する。また、入力端子１Ｎ２に印加される
負荷断線検出信号０ＰＥＮはトランジスタＴＲを介して
インバータＩＮＶｌの入力端子に加えられるので、パル
ス幅信号ＰＷに重畳されることになる。すなわち、入力
端子Ｎ１に印加されるパルス幅信号ＰＷには、アナログ
ユニツトＡｎがパルス幅信号ＰＷを受信した旨を表わす
応答信号０ＮＣＡＲＤと負荷断線検出信号０ＰＥＮとが
重畳され、パルス幅信号ＰＷを送出するデイジタルユニ
ツトＤｎはこれらパルス幅信号ＰＷに重畳される信号を
検出してアナログユニツトＡｎの装着状態および負荷Ｌ
の状態を判別することができる。第４図〜第６図は第３
図の回路の動作を説明するための波形図であつて、（ａ
）はインバータＩＮＶｌの出力信号ＰＷ、（ｂ）はＦＦ
ｌのＱ端子の出力信号ＲＳＰＣＴｌ（ｃ）はＦＦ２のＱ
端子の出力信号ＦＬＤＣＴ、（ｄ）はタイマー回路Ｔ１
の出力信号ＴＩＭＥＵＰ、（ｅ）は遅延微分回路ＤＤの
出力信号０ＮＣＡＲＤ、（ｆ）はアンドゲートＧ１の出
力信号ＲＥＡＬＰＷｌ（ｇ）は入力端子１Ｎ２に印加さ
れる負荷断線検出信号０ＰＥＮである。第４図は、（ｇ
）に示す負荷断線検出信号０ＰＥＮが立上がつていない
場合、すなわち負荷Ｌが正常な場合の動作を示したもの
である。

この場合、（ａ）に示すインバータＮＶｌの出力信号Ｐ
Ｗには、有意義時間帯ｔから一定時間経過した後の遊休
時間帯に、（ｅ）に示す遅延微分回路ＤＤの出力信号０
ＮＣＡＲＤのパルスａが重畳されている。このパルスａ
は、出力信号ＰＷの周期毎に重畳されるものであつて、
デイジタルユニツトＤｎでは有意義時間帯ｔの後にこの
パルスａが付加されていることを検出することにより、
アナログユニツトＡｎが装着されていることを検知する
。第５図は、（ｇ）に示す負荷断線検出信号０ＰＥＮが
パルス幅信号ＰＷの有意義時間帯ｔに立上がつた場合の
動作を示したものであり、第６図は、同じく負荷断線検
出信号０ＰＥＮがパルス幅信号ＰＶの遊休時間帯に立上
がつた場合の動作を示したものである。

これらの場合、いずれも（ａ）に示すように、インバー
タＩＮＶｌの出力信号ＦＶは有意義時間帯ｔの信号レベ
ルにクランプされることになり、デイジタルユニツトＤ
ｎではこれらクランプ状態を検出することにより、負荷
Ｌの異常（断線）を検知する。第７図は、第２図におけ
るアナログユニツトＡｎの要部の他の具体例を示す回路
図であつて、第３図の回路に比べてより簡略な回路を示
したものであり、第３図と同等部分には同一符号を付し
ている。

第７図において、ＦＦ３はフリツプフロツプ回路（以下
ＦＦ３と略す）、Ｄ１は微分回路、Ｄ２は遅延回路、Ｔ
２はタイマー回路、Ｇ２はオアゲートである。ＦＦ３の
Ｄ端子には電圧入力端子＋ＶＣ２が接続され、Ｔ端子に
はオアゲートＧ２の出力端子が接続され、Ｑ端子には出
力端子０ＵＴが接続され、ＲＤ端子には微分回路Ｄ，の
出力端子が接続されている。

微分回路Ｄ１の入力端子にはインバータＩＮＶｌの出力
端子が接続され、その出力端子にはＦＦ３のＲ。端子お
よび遅延回路Ｄ２の入力端子が接続されている。遅延回
路Ｄ２の出力端子はインバータＩＮＶｌの入力端子に接
続されている。タイマー回路Ｔ２の入力端子にはＦＦ３
のＱ端子が接続され、出力端子にはオアゲートＧ２の一
方の入力端子が接続されている。オアゲートＧ２の他方
の入力端子にはインバータＩＮＶｌの出力端子が接続さ
れ、出力端子にはＦＦ３のＴ端子が接続されている。な
お、インバータＩＮＶｌの入力端子には、入力端子１Ｎ
１と抵抗を介して電圧入力端子＋ＶＣｌおよびトランジ
スタＴＲを介して入力端子Ｎ２が接続されている。この
ような構成において、ＦＦ３は入力端子１Ｎ１に加えら
れるパルス幅信号ＦＷの反転信号ＰＷの立上りを検出し
て保持する。

一方、微分回路Ｄ１は反転信号ＰＷの立下りを検出して
りセツトパルスＲＥＳＥＴを発生し、ＦＦ３をりセツト
するとともに遅延回路Ｄ２に送出する。これにより、Ｆ
Ｆ３のＱ端子からは実パルス幅信号ＲＥＡＬＰＷが出力
端子０ＵＴおよびタイマー回路Ｔ２に送出される。遅延
回路Ｄ２は微分回路Ｄ１の出力信号であるりセツトパル
スＲＥＳＥＴを一定時間遅延させて、アナログユニツト
ＡｎがアナログプロツクＡに装着されたことを示す信号
、すなわちパルス幅信号ＰＷを受信した旨を表わす応答
信号０ＮＣＡＲＤを発生し、インバータＩＮＶｌの入力
端子に送出する。ここで、遅延時間は、パルス幅信号Ｐ
Ｗの遊休時間帯に位置するように設定されている。これ
により、応答信号０ＮＣＡＲＤは、パルス幅信号ＰＷの
遊休時間帯に重畳される。タイマー回路Ｔ２はＦＦ３と
ともにパルス幅信号ＦＷの反転信号ＰＷの立上りでトリ
ガされ、反転信号ＰＷの立上りから最大有意義時間帯の
経過後でかつ次の有意義時間帯の立士りよりも早い時間
内にインバータＮＶｌの出力信号がＦＦ３に入力されな
いように禁止するための制御信号ＴＩＭＥＵＰをオアゲ
ートＧ２に送出する。また、入力端子１Ｎ２に印加され
る負荷断線検出信号０ＰＥＮは、第３図と同様に、トラ
ンジスタＴＲを介してインバータＩＮＶｌの入力端子に
加えられるので、パルス幅信号ＰＷに重畳されることに
なる。すなわち、入力端子１Ｎ１に印加されるパルス幅
信号舊には、第３図の回路と同様に、アナログユニツト
Ａｎがパルス幅信号ＰＷを受信した旨を表わす応答信号
０ＮＣＡＲＤと負荷断線検出信号０ＰＥＮとが重畳され
、パルス幅信号ＰＷを送出するデイジタルユニツトＤｎ
はこれらパルス幅信号ＰＷに重畳される信号を検出して
アナログユニツトＡｎの装着状態および負荷Ｌの状態を
判別することができる。第８図は第７図の回路の動作を
説明するための波形図であつて、（ａ）はインバータＩ
ＮＶｌの出力信号ＢＶ、（ｂ）はオアゲートＧ２の出力
信号ＴＰ、（ｃ）はタイマー回路Ｔ２の出力信号ＴＩＭ
ＥＵＰ、（ｄ）は微分回路Ｄ１の出力信号ＲＥＳＥＴ、
（ｅ）は遅延回路Ｄ２の出力信号０ＮＣＡＲＤ、（ｆ）
はＦＦ３のＱ端子の出力信号ＲＥＡＬＰＷ、（ｇ）は入
力端子１Ｎ２に印加される負荷断線検出信号０ＰＥＮで
ある。

なお、第８図では、（ｇ）に示す負荷断線検出信号０Ｐ
ＥＮが立上がつていない場合の動作について示している
。この場合、（ａ）に示すインバータＩＮＶｌの出力信
号ＰＷには、有意義時間帯ｔから一定時間経過した後の
遊休時間帯に、（ｅ）に示す遅延回路Ｄ２の出力信号０
ＮＣＡＲＤのパルスｂが重畳されている。このパルスｂ
も、第３図のパルスａと同様に、出力信号ＰＷの周期毎
に重畳されるものであつて、デイジタルユニツトＤｎで
は有意義時間帯ｔの後にこのパルスｂが付加されている
ことを検出することにより、アナログユニツトＡｎが装
着されていることを検知することができる。なお、負荷
断線検出信号０ＰＥＮが立上がつた場合には第３図の回
路と同様にインバータＩＮＶｌの出力信号ＰＷは有意義
時間帯ｔの信号レベルにクランプされることになり、デ
イジタルユニツトＤｎではこれらクランプ状態を検出す
ることにより、負荷Ｌの異常（断線）を検知できる。こ
のように、本発明によれば、デイジタル信号と同一の信
号線にデイジタルユニツトＤｎからのデイジタル信号を
アナログユニツトＡｎが受信した旨の応答信号を重畳で
きるので、特別な応答信号線は不要であり、装置間の簡
略化が図れる。

また、デイジタルユニツトＤｎでアナログユニツトＡｎ
の装着状態および負荷Ｌの状態が検知できるので、これ
らの異常状態を早期に発見でき、制御系に与える影響を
小さくすることができる。また、各アナログユニツト毎
にユニツト装着検出回路を設けているので、メインテナ
ンスにあたつては該当するユニツトのみを取り外せばよ
く、制御装置を駆動させた状態でのオンラインメインテ
ナンスが行なえる。なお、実施例では、いずれもデイジ
タル信号としてパルス幅信号を用い、アナログ信号とし
て直流電流を用いる例について説明したが、これに限る
ものではなく、各種のデイジタル信号系およびアナログ
信号系に応用することができる。

【図面の簡単な説明】

第１図は本発明に係る制御装置の一例を示す構成説明図
、第２図は本発明の一実施例を示すプロツク回路図、第
３図は第２図におけるアナログユニツトの要部の具体例
を示す回路図、第４図〜第６図は第３図の回路の動作を
説明するための波形図、第７図は第２図におけるアナロ
グユニツトの要部の他の実施例を示す回路図、第８図は
第７図の回路の動作を説明するための波形図である。

Claims (1)

1. 【特許請求の範囲】 １ 制御信号として有意義時間帯と遊休時間帯とを有す
   るディジタル信号を送出する複数のディジタルユニット
   が装着されたディジタルブロックと、これら各ディジタ
   ル信号を所定のアナログ信号に変換して被制御負荷に送
   出する複数のアナログユニットが装着されたアナログブ
   ロックと、これら各ディジタルユニットを接続する信号
   線からなる制御装置において、前記アナログユニットに
   前記ディジタル信号の遊休時間帯にディジタル信号を受
   信した旨の応答信号を重畳する手段を設け、前記ディジ
   タル信号が伝送される信号線と同一の信号線を介して前
   記ディジタルユニットに応答信号を伝送して前記ディジ
   タルユニットでアナログユニットの装着状態が検知でき
   るようにした制御装置。 ２ ディジタルユニットから伝送されるディジタル信号
   の立上りを検出保持する第１のフリップフロップ回路と
   、このディジタル信号の立下りを検出保持し第１のフリ
   ップフロップ回路の出力信号でリセットされる第２のフ
   リップフロップ回路と、第２のフリップフロップ回路の
   出力信号にしたがつて駆動され前記ディジタル信号を受
   信した旨の応答信号を前記第１のフリップフロップ回路
   に送出する遅延微分回路と、前記ディジタル信号にした
   がつて駆動され前記第１のフリップフロップ回路をリセ
   ットする信号を発生するタイマー回路と、前記第１のフ
   リップフロップ回路の出力信号と第２のフリップフロッ
   プ回路の出力信号とを入力とするアンドゲートとを含む
   アナログユニットを用いた特許請求の範囲第１項記載の
   制御装置。 ３ ディジタルユニットから伝送されるディジタル信号
   の立上りを検出保持するフリップフロップ回路と、この
   ディジタル信号にしたがつて駆動され前記フリップフロ
   ップ回路をリセットする信号を発生する微分回路と、こ
   の微分回路の出力信号にしたがつて前記ディジタル信号
   を受信した旨の応答信号を前記フリップフロップ回路に
   送出する遅延回路と、前記フリップフロップ回路の出力
   信号にしたがつてこのフリップフロップ回路への入力を
   一定時間禁止する信号を発生するタイマー回路とを含む
   アナログユニットを用いた特許請求の範囲第１項記載の
   制御装置。