JPS5941326B2 - アナログ−デイジタル変換回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、変換精度の優れたＡ−Ｄ変換回路に関する。

ｌ−Ｄ変換回路は、比較回路、この比較回路の出力をデ
ィジタル化する回路及びこのディジタル化回路の出力を
アナログ信号に変換して上記比較回路の一人力に印加す
るＤ −Ａ変換回路を有する。

比較回路の他の入力にはアナログ入力電圧が印加され、
比較回路が非平衡状態から平衡状態になる迄比較回路が
出力を発生し続け、この期間に対応したディジタル値が
ディジタル化回路で発生されＤ−Ａ変換回路に印加され
る。

又、このディジタル化回路の最終ディジタル値はＡ−Ｄ
変換器の出力即ちディジタル値としてとり出される。

Ｉ）−Ａ変換回路としては動作速度が速（且つコストの
安いＣ−２Ｃコンデンサはしご回路網が用いられてきた
。

この回路網はＭＯ８集積回路技術により形成される。

又、ディジタル化回路もＭＯ８集積回路技術により形成
されることができ従ってＣ−２Ｃコンデンサはしご回路
網と一体となって１つの集積回路チップに構成されるこ
とができる。

アナログ信号を定量化する際の最も重要な機能は２つの
電圧レベルの比較であり、このためＡ −Ｄ変換器の主
要部は比較回路である。

理想的な比較回路とは電圧及び電流の特性の食い違い即
ちオフセットが零で入力インピーダンスが無限大で、無
限大の利得を示し無限大の帯域幅を持つ回路である。

本発明は、上記ディジタル化回路及びＣ−２Ｃコンデン
サはしご回路網と共に一体に集積化されることのできる
ＦＥＴ型比較回路の動作特性の問題点を解決する。

第１図及び第３図を参照して上記問題点を説明する。

比較回路１０は第１Ｆ’Ｅ’ｒ Ｔ１、第２ＦＥＴ
Ｔ２、第３ＦＥＴ Ｔ３及び第４ＦＥＴＴ４を有し
、第１ＦＥＴ Ｔｌの第１通電電極及び第２ＦＥＴ
Ｔ２の第１通電電極は共通電圧ｖｄｄ に接続される
。

第１ＦＥＴ Ｔｌの第２通電電極に対して第３Ｆ’Ｅ
Ｔ Ｔ３の第１通電電極が接続され、そしてこの接続
点を第１共通接続点と呼ぶ。

第２ＦＥＴ Ｔ２の第２通電電極に対して第４ＦＥＴ
Ｔ４の第１通電電極が接続され、そしてこの接続点
を第２共通接続点と呼ぶ。

第１共通接続点が第４ＦＥＴ Ｔ４のゲート電極に接
続され、そして第２共通接続点が第３ＦＥＴＴ３のゲー
ト電極に接続される。

第３ＦＥＴＴ３及び第４ＦＥＴ Ｔ４の第２通電電極
は夫々共通パルス電源即ち相電圧源に接続される。

第１図では、ディジタル値に変換されるべきアナログ入
力電圧Ｖａは比較回路１０の一方の入力即ち第２ＦＥＴ
Ｔ２のゲート電極に印加される。

比較回路１０の出力電圧は第１及び第２共通接続点のう
ち第１共通接続点からとり出されＡＮＤゲート４０を条
件づげる。

ＡＮＤゲート４０が条件づげられるとクロック４２から
のクロック・パルスがカウンタ４４に印加されこのカウ
ンタを歩進する。

即ち、ＡＮＤゲート４０及びカウンタ４４は比較回路１
０が出力電圧を生じている期間に応じたディジタル値を
生じるディジタル化回路である。

カウンタ４４のカウント値はディジタル−アナログ変換
回路であるＣ−２Ｃコンデンサはしご回路網に印加され
、この回路網はカウント値に対応したアナログ電圧を出
力に生じる。

第１図ではこのアナログ電圧は比較回路１０の他方の入
力即ち第１ＦＥＴ Ｔｌのゲート電極に印加される。

この比較回路１０には、初期設定期間及び比較動作期間
が設定され、初期設定期間では第１ＦＥＴ Ｔｌのゲ
ートへの印加電圧Ｖ はＯ電位又は基準電位にされ、そ
して第２ＦＥＴ Ｔ２のゲートへのアナログ電圧ｖａ
も同じ電位に保たれ、そして共通パルス電源からの電圧
Ｖφは上記状態において第３及び第４ＦＥＴ Ｔ３及
びＴ４を共にオフにする電位に保たれる。

比較動作期間では、変換されるべきアナログ電圧ｖａが
第２ＦＥＴＴ２のゲートに印加されそして電圧Ｖφはこ
の状態で第３若しくは第４ＦＥＴ Ｔ３及びＴ４をオ
ンにする電位に変化される。

この比較回路を用いたＡ−Ｄ変換器は、これの出力ディ
ジタル値がアナログ入力電圧Ｖａに正確に対応しないと
いう問題点を有する。

これはカウンタが比較動作期間以前に成るカラン）・値
迄歩進されてしまうことによる。

即ち初期設定期間中には比較回路１０の両人力■及びｖ
ａは共に同じＯ電位にされるにもかかわらず比較回路１
０の平衡状態が保たれずに出力電圧を生じこれによりカ
ウンタが上記成るカウント値迄歩進されてしまうことに
よる。

そしてこれの原因は次の点にあることが判った。

比較回路１０の第３’ＦＥＴ Ｔ３及び第４ＦＥＴが
共に非導通の時即ちこの比較回路１０が平衡となり共通
接続点に出力が生じない時の電圧ｖａと電圧差Ｖ−ｖａ
を、電圧Ｖφの降下時間をパラメータとして測定した所
第３図の結果が得られた。

第３図の測定結果は、平衡状態においては比較回路１０
の両人力電圧Ｖ。

及びＶａが等しくなげればならないにもかかわらず両電
圧は等しくないこと、両電圧の差はアナログ電圧ｖａの
大きさ又電圧Ｖφの遷移時間により変化することを示し
ている。

次に、これの原因は以下にあることが判った。

集積回路の全てのＦＥＴの閾値電圧ＶＴは同一レベルに
作られているはずであるが、高精度が要求される比較回
路１０の観点で見るとわずかずつ相異し、そしてこの閾
値電圧と共にＦＥＴの電流通過特性等も相異し、このた
め比較回路１００両人両人力及びｖａを等しくしても平
衡状態をとることができず出力電圧を生じる（これら閾
値電圧、電流通過特性等の好ましくない変動をデバイス
変動という）６次にこれを詳細に説明する。

比較回路１０の第１乃至第４ＦＥＴの閾値電圧を夫々Ｖ
Ｔ１．ＶＴ２．ｖＴ３及びＶＴ４ とし、そして第１
及び第２共通接続点の電圧を夫々ｖＡ及びｖＢとする。

ＶＡ及びｖＢは次のように表わされる。

■Ａ−ｖｏ−ｖＴ１ ＶＢ−Ｖａ−ＶＴ２ 初期設定期間の間、Ｖφは高レベルにあり、この状態で
ＶＴｓ＞ＶＢ ”φ、ＶＴ４〉ＶＡ−ｖφならＦＥＴ
Ｔ３及びＴ４は非導通（オフ）であり、ｖＴ３〈ｖ
Ｂ−ｖφ、ＶＴ４〈ｖＡ−■φなら導通Ｌ、この時第１
若しくは第２共通接続点に上記カウンタを歩進させる程
の大きさの出力信号が生じる。

この導通はＶＴ３ ＝ＶＢ Ｖφ、■Ｔ４−ＶＡ−Ｖ
φとなる迄続き、この導通期間上記カウンタは歩進され
そして停止する。

次に電圧Ｖφが低レベルに向って降下し始め、そしてこ
の降下時間が比較的長い場合には第３ＦＥＴ及び第４Ｆ
ＥＴのどちらが導通するかは第１乃至第４ＦＥＴの閾値
により決まる。

即ち、ｖＡ−ｖφ〉ｖＴ２＋ＶＴ３ で第３ＦＥＴが導
通し、又はＶ。

−Ｖφ＞ＶＴＩ＋ＶＴ４で第４ＦＥＴが導通し、従って
第１若しくは第２共通接続点に出力信号が生じカウンタ
は再び歩進される。

一方、上記電圧Ｖφの降下時間が短い場合には、第３Ｆ
ＥＴ及び第４ＦＥＴの導通条件はＶ Ａ−ｖ、ｉ、瞬時
値、ｖＢ−ｖφ瞬時値で決まる所が、第１及び第２共通
接続点のｖＡ及びｖＢＯ値は第３ＦＥＴそして第４．Ｆ
ＥＴを通る電流速度（放電速度）によりどちらが早く下
るかにより決まるので、第３ＦＥＴ及び第４ＦＥＴの導
通は予測できず従って第１及び第２共通接続点にどのよ
うな出力電圧が生じるか即ちカウンタがどれだけ再び歩
進されるかを予測することができない。

このように初期設定期間の間にカウンタは予測し得ない
カラン（・値（即ちエラー値）迄歩進されてしまい、そ
して比較動作期間中に、上記エラー値に、アナログ電圧
ｖａのカウント値が加えられた最終カウント値をカウン
タが示しこの最終カウント値をディジタル値として取り
出される。

従って、このディジタル値は上記エラー値を含むもので
あり、正確なディジタル値を得ることはできない。

第３図について説明を追加するとアナログ入力電圧Ｖａ
のフル・レンジに亘るオフセット較正電圧（即ちＶ。

−ｖａ）を示す伝達特性が最悪のデバイス・パラメータ
の変動に対して示されている。

これらの変動は最悪のラッチ非平衡をもたらす場合のも
のである。

曲線Ａ及びＢは、夫々相電圧パルスＶφの降下時間が１
００ナノ秒及び２００ナノ秒の場合のアナログ入力電圧
レベルのフル・レンジに亘るオフセット電圧のプロット
を示している。

この場合ＦＥＴは±５０ミリボルトの閾値変動及び±５
％の電流通過能力の変動を示した。

〔発明の詳細な説明〕

本発明は、Ａ−Ｄ変換回路の比較回路として前記の第１
乃至第４．ＦＥＴを有する比較回路１０を用い、しかも
第１乃至第４ＦＥＴの閾値電圧及び電流通過特性の差異
を補償するオフセット電圧を発生する回路を備え、 （ａ） オフセット電圧を比較回路１０の一方の入力
の電圧に加えてアナログ的な補正を行うこと、若しくは （ｂ） オフセット電圧を表わすディジタル信号をカ
ウンタ４４即ちディジタル化回路のディジタル信号を加
えてディジタル的な補正を行うことにより前記問題点を
解決する。

更に比較回路１０への電圧の印加を具体的には次のよう
にして行なう。

１つは、このＡ−Ｄ変換回路への入力であるアナログ入
力電圧ｖａを比較回路の一方の入力端子に印加し、そし
てディジタル−アナログ変換回路の出力であるアナログ
電圧Ｖ。

（又はｖｄ）を比較回路の他方の入力に印加する。

この場合には、アナログ入力電圧の全レンジに亘り複数
個の補償′値即ちオフセット値を予め記憶装置に記憶さ
せておき、そしてアナログ入力電圧の大きさに対応した
オフセット値を読み出して補償を行うことかできる。

他は、アナログ入力電圧Ｖａ及びアナログ電圧Ｖ の差
の電圧を比較回路の一方の入力に印加し、そして両電圧
が接近した時の両電圧の差の電圧に対応する大きさの一
定電圧を比較回路の他方の入力に印加する。

この場合にはオフセット値は１つだけとすることができ
る。

従って本発明の主な目的は、ＦＥＴ型比較回路における
デバイス変動が補償されたＡ−Ｄ変換回路を提供するこ
とである。

本発明の他の目的は、デバイス及び波形の許容誤差から
生じる変動が補償された比較回路を、高速度のＣ−２Ｃ
回路網と共に用いることができるＡ−Ｄ変換器を提供す
ることである。

本発明の他の目的は、比較的入力インピーダンスが高く
且つ帯域幅が広い比較回路を有するＡ−Ｄ変換器を提供
することである。

〔実施例の説明〕

本発明は、ラッチ比較回路のオフセット特性を補償する
手段を与えこれによりＡ−Ｄ変換動作の正確性及び直線
性を増大する。

アナログ入力電圧ｖａの全レンジに亘り各入力電圧値毎
の複数個の補償値を比較動作の前に予め求めそしてこれ
らをＲＯ８に記憶しておき、そしてアナログ入力電圧ｖ
ａの大きさに対応する補償値をＲＯ８から読み出すこと
によりオフセット値を発生してディジタル的補償若しく
はアナログ的補償を行う前記第１補償動作を第１Ａ図及
び第１Ｂ図の実施例について説明する。

尚、Ｄ−Ａ変換器の出力電圧をＶ。

若しくはｖｄで表わす。第１Ａ図はディジタル的補償を
示す。

比較回路４γＡはアナログ電圧ｖａとＣ−２Ｃはしご回
路網及びＤ−Ａ変換器４７Ｂの出力電圧Ｖ。

とを比較する。

これらの回路は第１図の比較回路１０、カウンタ４４、
Ｃ−２Ｃはしご回路網に対応する。

（、−２Ｃはしご回路網及びＤ−Ａ変換器４７Ｂへのデ
ィジタル入力Ｄ１は第１図のカウンタ４４の出力に対応
しそして読取専用メモ！Ｊ ４７ Ｃへも印加される。

読取専用メモ！Ｊ４７Ｃは上記複数個の補償値を記憶し
ておりそして所定の補償値をオフセット電圧レジスタ４
７Ｄに与え、これによりこのレジスタにオフセット即ち
補償電圧値が貯蔵される。

このレジスタ４７Ｄは比較器４７Ａで一致が生じた時に
入力Ｅにより付勢される。

レジスタ４７Ｄの出力及びディジタル入力Ｄｉ の両方
は加算器４７Ｅに送られる。

比較回路が両人力電圧の一致が生じたことを示す出力信
号を生じると、この入力電圧ｖａのレベルに対応するオ
フセット電圧が読取専用メモＩＪ４７Ｃかもレジスタ４
７Ｄに読出され次いで加算器４７Ｅでこのオフセット電
圧がディジタル入力Ｄｉに加算される。

このように読取専用メモリ４γＣを含むオフセット電圧
発生装置によりディジタル・オフセット電圧が入力Ｄｉ
に加えられて加算器４７Ｅの出力に補償済の正確なディ
ジタル値を生じる。

第１Ｂ図に示されているブロック図においてオフセット
電圧は入力電圧のフル・レンジに亘ってディジタルの形
で発生されそしてアナログの形にされてからアナログ電
圧ｖａに加えられる。

比較器４９ＡはＣ−２Ｃ及びＩ）−Ａ変換器４９Ｂの出
力及び入力アナログ電圧Ｖａを受けとる。

Ｄ −Ａ変換器４９Ｂへの入力は又読取専用メモ１Ｊ４
９ｃへ印加される。

このメモ１，１４９Ｃは、前述の如く既知のアナログ人
力ｖａの成る広い値のレンジに亘って前取て決められた
複数のディジタルオフセット即ち補償値を入力Ａを介し
て与えられて記憶している。

メモリ４９Ｃの出力はＣ−２Ｃ，Ｄ−Ａ変換器４９Ｄに
よってアナログの形に変換されてから加算器５５でアナ
ログ人力Ｖａに加えられる。

かくして第１Ａ図及び第１Ｂ図のオフセット値発生手段
の両方において、アナログ入力値のフル・レンジに亘っ
てオフセット電圧が発生され第１Ａ図ではディジタル・
オフセット値が生ぜられてディジタル入力Ｄｉ に加算
又は減算され一方第１Ｂ図ではアナログ・オフセット値
が生ぜられてこれがアナログ入力電圧ｖａに加えられる
。

Ｄ−Ａ変換器の出力Ｖｄ及びアナログ入力電圧■ａの差
が比較回路の一方の入力に印加されそして他方の入力に
一定電圧が印加される前記第２補償動作を第１Ｃ図及び
第１Ｄ図の実施例で説明する。

上記一定電圧は上記面入力が接近した時の両電圧の差に
選択される。

従って比較が常に同じ電圧レベルで行なわれてその結果
オフセット補償値は１つだけで済む。

単一接続点において、Ｄ−Ａ変換器の出力ｖｄをアナロ
グ入力信号から減じる。

第１Ｃ図では、前記ディジタル的補償動作が行なわれる
。

ラッチ比較器５１Ａは第１図の比較回路１０に対応し、
そして基準電圧ｖＲ及び差電圧５１Ｂを受けとる。

この差電圧はＣ−２Ｃ，Ｄ−Ａ変換器５１Ｃの出力Ｖｄ
及びアナログ入力電圧■ａの間の差即ちＶｄ−ｖａであ
る。

ディジタル入力電圧ＤｉはＤ−Ａ変換器５１Ｃ及びディ
ジタル加算器５１Ｄの両方へ印加される。

この加算器はディジタル入力Ｄｉを読取専用メモリ５１
Ｅの出力に加算する。

メモ’Ｊ ５１ Ｅは前述の如く前取て調べられたディ
ジタル・オフセット電圧即ち補償電圧を記憶している。

未知のアナログ電圧Ｖａを正確に表わすディジタル値が
ディジタル加算器５１Ｄの出力線５１Ｆ’に生じる。

このように、未知のアナログ入力電圧Ｖ に対する正確
なディジタル値を与えるようにて定のオフセット電圧が
ディジタル人力り、に加えられる。

第１Ｄ図は、全ての比較動作が同じ電圧レベルで行なわ
れる故に単一のアナログ・オフセット電圧だけが発生さ
れ、これにより比較回路の一方の電圧が補正される動作
を示す。

尚、第４Ａ図及び第５図も又この方法を用いている。

第１Ｄ図の回路も又第１Ｃ図の場合のように比較器５３
Ａを有し、これは、Ｃ−２Ｃ及びＤ−Ａ変換器５３Ｃか
らのアナログ出力電圧ｖｄ並びにアナログ入力電圧ｖａ
の間の差を表わす入力線５３Ｂ上の差電圧Ｖｄ−ｖａと
一定の入力基準電圧ｖＲとを比較する。

変換器５３Ｃへのディジタル入力はＤ・ である。

第１Ｃ図の場合と同様に、基準電圧ｖＲは常に一定レベ
ルに保たれている。

アナログ・オフセット源５３Ｄは前取て決められたオフ
セット電圧をアナログ値で与えそしてこれを適切な時刻
に入力基準電圧に与えるためにこれらは加算器５７で加
算される。

このようにして、比較器５３Ａへ一定のアナログ・オフ
セット電圧を供給して入力電圧のフル・レンジに亘る補
償を行なう。

これに関連して第４Ａ図の回路について述べると、同図
も又アナログ・オフセット電圧を与えるがこれは別個の
Ｃ−２Ｃ変換器によって行なわれる。

又第５図の回路ではこれとは対称的に、アナログ・オフ
セット電圧はＤ−Ａ変換器によって与えられる。

これらについては後に詳述する。

第１図を参照するに、本発明の比較回路１０は成るオフ
セット電圧を発生し、そしてこれはこの比較回路即ちラ
ッチの種々な能動デバイスの閾値電圧及び電流通過能力
の差を補償するために用いられる。

未知のアナログ電圧はＤ−Ａ変換回路の出力電圧Ｖ。

と比較されそしてこのラッチをその平衡点にセットする
過程でオフセット較正電圧ｖ −□ｖａがこのラッチ
の接続点Ａ若しくはＢから引き出される。

５ボルトのアナログ入力レンジに亘って約１ミリボルト
の精度を与えるには比較回路は小さなディジタル・オフ
セット値を用いるだけでよいことがわかった。

スイッチングの間の再生ループ利得のために高い性能（
２００−４００ナノ秒）が生じる。

比較器は又高入力インピーダンス（即ち〉１０１４オー
ム）で高利得で且つ帯域幅が広い。

変換器のうちの１つの例として示したコンデンサはしご
回路網を用いるＡ−Ｄ及びＤ−Ａ変換器のこのはしご回
路網は複数のＦＥＴスイッチ対２（１−２１，２２−２
３及び２４−２５を有する。

各ＦＥＴスイッチ対の一方のＦＥＴは基準電圧ｖＲに共
通接続され、一方他のＦＥＴはアース電位に共通接続さ
れている。

ＦＥＴスイッチ対はキャパシタンスＣを有するコンデン
サを充放電するように接続されている。

最初と最後のコンデンサＣ２６及び３０以外は直列に接
続された複数のコンデンサ２Ｃの各接続点に接続されて
いる。

最初のコンデンサ２６は、アナログ出力電圧■ を生じ
る出力接続点２８に接続され、そして最後のコンデンサ
３０はキャパシタンス値２Ｃを有スるコンデンサ３４及
びキャパシタンス値Ｃを有するコンデンサ３６の間の接
続点３２に接続されている。

ＦＥＴスイッチ対のゲート電極は２通信号源の真数若し
くは補数出力により制御されそしてこれらの出力は夫々
ｄ −ｄ 、ｄ −ｄ ・・・・・・・・・ｊ
ｄｎ−１１２２ ｄｎでボされている。

比較回路を除く上述の回路はＤ −Ａ変換器を構成する
。

更に具体的に言うならば、ディジットｄ１ｄ２・・・・
・・・・・ｄｎを生じる独立したディジタル信号源がＦ
ＥＴスイッチ対に接続されると、これに対応したアナロ
グ出力電圧■ がコンデンサはしご回路網の出力接続点
２８に発生される。

このＤ−Ａ変換器の理想状態における基本的な伝達関数
は次式の如くである。

Ｖｏ−ｖＲ（ｄ１２−１＋ｄ２２−２＋・・・・・・・
・・ｄｎ２−ｎ）ここでｄｉはディジタル入力に依存し
てＯ若しくは１である。

Ｄ−Ａ変換器は第１図に示すようにＡ−Ｄ変換器の一構
成部分を形成し、ここでコンデンサはしご回路網のアナ
ログ出力電圧Ｖ。

は比較回路１００１つの入力であるＦＥＴ Ｔｌのゲ
ート電極へ供給される。

比較回路１０への他の入力は、アナログ入力電圧ｖａで
あり、これがディジタル値に変換される。

アナログ入力電圧Ｖａは線３８を介してＦＥＴ Ｔ２
のゲート電極へ供給される。

比較回路１０の出力は接続点１４に生じ、これはＡＮＤ
ゲート４０の開閉を制御する。

クロック・パルス源４２はＡＮＤゲート４０の入力に接
続され、このＡＮＤゲートは比較回路１０により条件づ
けられるとクロック・パルスをカウンタ４４に通過して
このカウンタをＯから歩進する。

カウンタ４４のステージは図示のように対応するＦＥＴ
スイッチ対のゲートに接続されて帰還ループを形成する
。

カウンタ４４の出力は又このＡ−Ｄ変換器のディジタル
出力として取り出される。

動作について述べるに、カウンタ４４の各ステージ４４
ａ・・・・・・・・・４４ｎは最初にリセットされがく
して全てのｄｉはＯであり、そして初期設定パルスＶＩ
ＮＴでＦＥＴ４６をオンにすることによりコンデンサは
しご回路網のアナログ出力電圧Ｖ。

はアース・レベルにセットされる。

ＦＥＴ４６を設けた目的はコンデンサはしご回路網の初
期設定及び較正を行なうためである。

コンデンサはしご回路網の出力接続点２８（Ｖ）はＡ−
Ｄ及びＤ−Ａ変換毎に最初成る一定電圧にされねばなら
ない。

この接続点２８が成る時間幅に亘って一定電位に接続さ
れていない限り、この接続点２８における漏洩電流によ
り電圧が時間の経過と共に徐々にドリフＩ・する。

かくして、各変換動作前に、初期設定電圧ＶＩＮＴを上
昇して接続点の電位Ｖ をアース電位にする。

更に、コンデンサはしご回路網の出力接続点２８が初期
設定されると、キャパシタンス値２Ｃを有する直列コン
デンサ相互間の接続点における初期状態は最終出力電圧
に何等影響を与えず、この最終出力電圧は初期設定後に
回路網で生じる電圧変化だけの関数である。

このＡ−Ｄ変換器はカウント・アップ方式を用いる。

Ｃ−２Ｃ回路網は、制御の仕方及びクロックを適切に修
正することによって他のＡ−Ｄ変換方式（例えば２進サ
ーチ）に用いられる。

第４Ａ図を参照するに、比較動作が常に同じ電圧レベル
でなされるようにＤ−Ａ変換器の出力ｖｏをアナログ入
力信号ｖａから減じる実施例が示されている。

このことは又、スイッチング点の非平衡状態を補償する
ためにアナログ・オフセット値をラッチに加えることを
可能とする。

アナログ電圧Ｖａは、ゲート電圧がゲート５２へ印加さ
れた時にＦＥＴ５０を介してコンデンサ（Ｃａ）４８へ
印加される。

コンデンサ（Ｃａ）４８は又ＦＥＴ５４へ接続される。

初期設定電圧ＶＩＮＴの印加時に接続点２はアース電位
となる。

同様に接続点６０が初期設定される。

ＧＦＴ Ｔｌのゲートは接続点１に接続されそしてＩ
）−Ａ変換器及びＦＥＴ５６へ接続されている。

ＦＥＴ５６はゲートに初期設定電圧ＶＩＮＴを受取ると
接続点１をアース電位にする。

コンデンサ（Ｃａ）４８゜ＦＥＴ５０及び５４は接続点
２で互いに接続されている。

接続点１はＣ−２Ｃ回路網５８の出力点である。

この回路網５８は第１図に示されている如きものである
。

Ａ−Ｄ変換動作を行なう前に、初期設定電圧ｖ■ＮＴが
印加されて接続点１及び２をアース電位にする。

次いで、アナログ電圧ＶａがＦＥＴ５０を介してコンデ
ンサ（Ｃａ）４８の入力へ印加されると同時に２進入力
信号がＣ−２Ｃ回路網５８へ印加される。

接続点１における電圧は次のとおりである。

接続点１の電位がアースにされたスイッチング点が選択
されるならば、 ここでＣ８はＣ−２Ｃ回路網５８を見た場合の等価キャ
パシタンスでアル。

第４Ｂ図は第４Ａ図に示したコンデンサはしご回路網の
テブナン等価回路である。

もしもＣａがｃｏに等しくなるように調整されると、所
望の結果が得られる。

■ａ−ｖ。

（３）比較回路１０への回路点６０にア
ナログ・オフセット電圧を供給するために更にいくつか
のＣ−２０回路網のステージを用いることができる。

上述の比較回路１０では、５ボルトのアナログ入力レン
ジに亘り１ミリボルトよりも小さな精度を達成するため
に小さなオフセット電圧が用いられている。

比較器１０は高入力インピーダンスを有し、デバイス・
パラメータ及びデバイスの形状の変動による影響を比較
的少けず、そして非常に高速（２００−４００ナノ秒）
である上に構造が簡単である。

第５図は比較回路のためのオフセット電圧を発生する１
つの例を示す。

第５図は比較回路１００回路図を示している。

既に説明した如（、入力がＦＥＴ Ｔｌのゲートへ印
加されない場合（即ちアース）にこのラッチが平衡状態
にされるようにするためオフセット電圧がＦＥＴＴ２の
ゲートに印加される。

又第４Ａ図の回路においてオフセット電圧は別のＤ −
Ａ変換器の出力からとり出されたが、第５図の回路では
、未知のアナログ信号と比較される電圧レベルを発生す
るのに用いられる同じＤ−Ａ変換器によって供給される
。

再び第５図を参照するに、比較回路のためのオフセット
電圧を発生する回路が示されている。

第５図の回路の動作タイミングを第６図に示す。

アナログ電圧ｖａはＦＥＴ６４（Ｔ６）を介してコンデ
ンサ（Ｃａ）６２へ印加される。

この印加はＦＥＴのゲート６６にゲート電圧を印加する
ことによって行なう。

コンデンサ（Ｃａ）６２は又ＦＥＴ６８（Ｔ５）へ接続
され、又これはアース電位に接続されて初期設定電位Ｖ
□ＮＴの印加時に接続点１をアース電位にする。

ＦＥＴ Ｔｌのゲートは参照番号７０で示す接続点２
に接続され、そしてコンデンサ（Ｃａ’）６２ 、ＦＥ
Ｔ６４（Ｔ６）及び６８（Ｔ５）の共通接続へ１は参照
数字７２で示されている。

第５図はＦＥＴ Ｔ５及びＴ６並びにコンデンサ（Ｃ
ａ）６２は第４Ａ図のＦＥＴ５０及び５４並びにコンデ
ンサ（Ｃａ）４８と同様な働きをする。

ＦＥＴ７４ （Ｔ７）はこれのゲート７６にゲート電圧
を受けとる時にアース若しくは基準電圧ｖＲをスイッチ
７８を介して接続点２に印加する。

接続点２は又コンデンサ（ＣＢ）８４を介してＦＥＴ
（Ｔ１０）８０及び（Ｔ１１）８２へ接続されそしてこ
れら両ＦＥＴ ＴＩＯ及びＴ１１はゲート８６及び８
８に印加されるゲート電圧により導通される。

ＦＥＴ Ｔ１１の一方の電極はアース電位に接続されて
いる。

ＴＩＯ，Ｔ１１及びコンデンサ（ＣＢ）８４の共通接続
点４は９０で示され又この接続点４はコンデンサ（ＣＮ
）９２を介してアース電位に接続されている。

接続点２は又コンデンサ（Ｃａ）９４及びＦＥＴ（Ｔ９
）９６を介してＤ−Ａ変換器１００の出力９８に接続さ
れている。

変換器の出力９８は又ＦＥＴ （Ｔｌ Ｏ）８０に接続
される。

ＦＥＴ（Ｔ９）９６とコンデンサ（Ｃａ）９４の接続点
３（１０２）は又ＦＥＴ（Ｔ８）１０４に接続され、こ
のＦＥＴのゲートにゲート電圧が印加された時にアース
電位に接続される。

又ＦＥＴ Ｔ９のゲート１０８にはゲート電圧が印加
される。

第６図のタイミング図に基づき第５図の回路の動作を述
べると、最初接続点２の初期設定が行なわれる。

このためＦＥＴ Ｔ７はターン・オン及びターン・オ
フされて接続点２を、アース電位若しくは成る基準電位
から成る寄生結合電圧を引いた値に初期設定する。

又、この動作の間にＦＥＴＴ５ 、Ｔ８及びＴ１１がタ
ーン・オンされそして電圧Ｖφは高レベルである。

次にオフセット値が調べられる。

比較回路１０が平衡状態になければ出力線１１２に出力
電圧が発生しこれによりカウンタ１１８が歩進しこれの
カウント値がゲート１２６を介してＤ−Ａ変換器１００
に与えられる。

Ｄ−Ａ変換器１００は与えられたカウント値に対応する
アナログ電圧を発生しこれを接続点４を介して接続点２
即ち比較回路ＦＥＴ Ｔｌのゲートへ与える。

カウンタ１１８が歩進するにつれて接続点２の電圧は比
較回路１０の他方の入力即ちＦＥＴ Ｔ２のゲートの
電圧に次第に近づきそして比較回路が平衡状態になると
出力線１１２への出力電圧の発生が停止しカウンタ１１
８を停止する。

この時のカウンタ１１８のカウント値はこの比較回路を
平衡させるに必要なオフセット値即ち補償値を表わす。

コンデンサ８４の値ＣＢはクリチカルでない。

接続点４から接続点２に結合される電圧は約 すると接続点２におけるＤ−Ａ変換器出力を減衰するこ
とになりその結果オフセット電圧を更に細かく調整する
ことができる。

上記動作を第６図のタイミング図に基づき説明すると、
最初ＦＥＴＴ１０はターン・オンしそしてＦＥＴＴ１１
をターン・オフして接続点４をＤ−Ａ変換器の出力電圧
に充電する。

次いでＦＥＴＴｌ０が再びターン・オフして接続点４の
電圧は変換器出力電圧からスイッチング寄生電圧を引い
た値になる。

そして比較回路への電圧Ｖφが降下する。

尚、比較回路への電圧ｖｄｄは一定値に維持されている
。

この時比較回路が平衡していないならば出力線１１２に
出力信号が生じてＡＮＤゲート１１４を条件づけこれに
よりクロック１１６からのクロック・パルスがＡＮＤゲ
ート１１４を介してカウンタ１１８へ印加されてこのカ
ウンタを進める。

このカウント値はＤ−Ａ変換器１００へ送られる。

上述のようにオフセット電圧が調べられると、次にこれ
を記憶する動作が行なわれる。

第６図に示すように、ゲート１２０が開かれてカウンタ
１１８のカウント値がオフセット・レジスタ１２２に記
憶される。

次いで、変換動作に先立ち、レジスタ１２２内の値がＤ
−Ａ変換器１００に与えられる。

第６図のタイミングでゲート１２４の入力線２００にゲ
ート信号が印加されてこのゲート１２４を開き、そして
オフセット・レジスタ１２２内に記憶されていたオフセ
ット値即ち補償値をＤ−Ａ変換器１００へ供給する。

Ｄ−Ａ変換器１００からの補償電圧はＦＥＴ ＴＩＯ
を介して接続点２の電圧に重畳される。

ゲート１２４へのゲート信号はインバータ１２８を介し
てゲート１２６へ供給され、従ってゲート１２４が開い
ている時はゲート１２６は閉じており又ゲート１２４が
閉じている時はゲート１２６は開く。

次に２進サーチ即ち変換動作が行なわれる。

ＦＥＴＴ５がターン・オフされると共にＦＥＴ Ｔ６
をターン・オンすることにより接続点１にはアナログ入
力電圧Ｖａが印加される。

これと同時にＦＥＴ Ｔ８がターン・オフされそして
ＦＥＴＴ９がターン・オンされてＤ−Ａ変換器１００の
出力電圧（これは前記カウンタ１１８のカウント値によ
り決定される）が接続点３に印加される。

接続点１及び３の電圧の給体値が等しく且つ極性が逆で
あるならば接続点２に電圧変動は起こらずそして比較回
路１０は平衡している。

しかしながら接続点１及び３の電圧が等しくないと、こ
れらの電圧差及び接続点２における容量の比により決ま
る電圧が比較回路に供給されて比較回路は出力電圧を生
じ、これに基づきアナログ入力電圧のディジタル値への
変換動作が行なわれる。

接続点１及び３の初期及び最終電圧のみが変換動作に関
与しそしてスイッチング時の過渡現象の効果は相殺され
るので寄生効果は打消される。

【図面の簡単な説明】

第１図はＣ−２Ｃ回路網に接続される本発明の比較回路
を示す図、第１Ａ図、第１Ｂ図、第１Ｃ図及び第１Ｄ図
は比較回路にオフセット電圧を印加するのに用いる回路
を示す図、第２図は第１図の比較回路に印加される電圧
クロック波形を示す図、第３図は１つの入力クロック電
圧の降下時間が異なる場合に対するオフセット電圧対ア
ナログ入力電圧の関係を示す図、第４Ａ図は比較回路の
ためのオフセット電圧を発生する回路の一実施例を示す
図、第４Ｂ図は第４Ａ図のコンデンサはしご回路網のテ
ブナン等価回路を示す図、第５図は比較回路のためのオ
フセット電圧を発生する回路の他の実施例を示す図、第
６図は第５図の回路の動作を示す波形図である。 １０・・・・・・比較回路、４７Ａ、４９Ａ・・・・・
・比較器、４７Ｂ 、４９Ｂ・・・・・・Ｃ−２Ｃはし
ご回路網及びＤ−Ａ変換器、４７Ｃ・・・・・・読取専
用メモリ、４７Ｄ・・・・・・オフセット電圧レジセタ
、４７Ｅ、５５・・・・・・加算器。

Claims (1)

1. 【特許請求の範囲】 １ 比較回路、該比較回路の出力電圧期間に対応するデ
   ィジタル信号を生じるディジタル化回路、上記ディジタ
   ル信号に対応するアナログ電圧を生じるディジタル−ア
   ナログ変換回路を備え、アナログ入力電圧及び上記ディ
   ジタル−アナログ変換回路からのアナログ電圧を上記比
   較回路に印加し上記アナログ入力電圧に対応したディジ
   タル信号を生じるアナログ−ディジタル変換回路におい
   て、上記比較回路は、第１通電電極が夫々共通電源に接
   続された第１及び第２０ＦＥＴ、該第１ＦＥＴの第２通
   電電極に第１通電電極が接続された第３ＦＥＴ並びに上
   記第２ＦＥＴの第２通電電極に第１通電電極が接続され
   た第４ＦＥＴを有し、上記第１ＦＥＴのゲート電極及び
   上記第２ ＦＥＴのゲート電極に上記ディジタル−アナ
   ログ変換回路からのアナログ電圧及び上記アナログ入力
   電圧が夫々印加され、上記第１ＦＥＴの第２通電電極及
   び上記第３ＦＥＴの第１通電電極の間の第１共通接続点
   に上記第４ＦＥＴのゲート電極が接続され、上記第２Ｆ
   ＥＴの第２通電電極及び上記第４Ｆ’ＥＴの第１通電電
   極の間の第２共通接続点の間に上記第３ＦＥＴのゲート
   電極が接続され、上記第３及び第４ＦＥＴの第２通電電
   極が夫々共通相電圧源に接続されており、上記第１共通
   接続点及び上記第２共通接続点の一方が上記ディジタル
   化回路の入力に接続されており、 上記第１乃至第４ＦＥＴの閾値電圧及び電流通過特性の
   差異を補償するオフセット電圧を発生する回路が設けら
   れ、上記オフセット電圧を上記比較回路の一方の入力の
   電圧に加えることを特徴とする上記アナログ−ディジタ
   ル変換回路。 ２ 比較回路、該比較回路の出力電圧期間に対応するデ
   ィジタル信号を生じるディジタル什回路、上記ディジタ
   ル信号に対応するアナログ電圧を生じるディジタル−ア
   ナログ変換回路を備え、アナログ入力電圧及び上記ディ
   ジタル−アナログ変換回路からのアナログ電圧を上記比
   較回路に印加し、上記アナログ入力電圧に対応したディ
   ジタル信号を生じるアナログ−ディジタル変換回路にお
   いて、上記比較回路は、第１通電電極が夫々共通電源に
   接続された第１及び第２のＦＥＴ、該第１ＦＥＴの第２
   通電電極に第１通電電極が接続された第３ＦＥＴ並びに
   上記第２ＦＥＴの第２通電電極に第１通電電極が接続さ
   れた第４ＦＥＴを有し、上記第１ＦＥＴのケート電極及
   び上記第２ＦＥＴのゲート電極に上記ディジタル−アナ
   ログ変換回路からのアナログ電圧及び上記アナログ入力
   電圧が夫々印加され、上記第１Ｆ’ＥＴの第２通電電極
   及び上記第３ＦＥＴの第１通電電極の間の第１共通接続
   点に上記第４ＦＥＴのゲート電極が接続され、上記第２
   ＦＥＴの第２通電電極及び上記第４ＦＥＴの第１通電電
   極の間の第２共通接続点の間に上記第３ＦＥＴのゲート
   電極が接続され、上記第３及び第４ＦＥＴの第２通電電
   極が夫々共通相電圧源に接続されており、上記第１共通
   接続点及び上記第２共通接続点の一方が上記ディジタル
   化回路の入力に接続されており、 上記第１乃至第４ＦＥＴの閾値電圧及び電流通電特性の
   差異を補償するオフセット電圧を発生する回路が設けら
   れ、上記オフセット電圧に対応するディジタル信号が上
   記ディジタル化回路のディジタル信号に加えられること
   を特徴とする上記アナログ−ディジタル変換回路。