JPS593943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS593943A JPS593943A JP57113692A JP11369282A JPS593943A JP S593943 A JPS593943 A JP S593943A JP 57113692 A JP57113692 A JP 57113692A JP 11369282 A JP11369282 A JP 11369282A JP S593943 A JPS593943 A JP S593943A
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- Japan
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- semiconductor
- electrode
- film
- probe
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａＪ 発明の技術分野
本発明は半導体装置の製造方法のうち、特に高耐圧半導
体素子が形成された半導体ウェハーのプローブテスト並
びにダイシング工程に関する。
体素子が形成された半導体ウェハーのプローブテスト並
びにダイシング工程に関する。
（ｂ） 従来技術と問題点
通常、半導体装置は多数の半導体素子が半導体ウェハー
上に形成され、次いでプローバー（触針）を各半導体素
子の電極に接触させてプローブテスト（触針試験）をお
こない、各素子の良否を選別して、判別用のマークを付
けた後、ダイシングして半導体チップに分割し、良品の
半導体チップのみ半導体容器内に組み入れて封止される
。
上に形成され、次いでプローバー（触針）を各半導体素
子の電極に接触させてプローブテスト（触針試験）をお
こない、各素子の良否を選別して、判別用のマークを付
けた後、ダイシングして半導体チップに分割し、良品の
半導体チップのみ半導体容器内に組み入れて封止される
。
かように半導体ウェハーのプローブテストにおいて、す
でに電気的特性の良否選別がなされているから、半導体
チップを半導体容器に組み入れた半導体装置の組立製造
歩留は極めて向上し、不良率は数％以下となる。また、
半導体素子が多数集合された集積回路（ＩＣ）において
も同様に行われている。
でに電気的特性の良否選別がなされているから、半導体
チップを半導体容器に組み入れた半導体装置の組立製造
歩留は極めて向上し、不良率は数％以下となる。また、
半導体素子が多数集合された集積回路（ＩＣ）において
も同様に行われている。
ところが、非常に高い耐圧を有する半導体素子あるいは
それを含むＩＣ素子においては、完成した半導体装置の
測定試験と同様の条件で、プローブテストをおこなうこ
とが困難である。例えば、ベース・コレクタ（ＣＢ）間
耐圧が５００ Ｖすいし１５００Ｖの高耐圧半導体素子
では、ベース電極とコレクタ電極とにプローバーを接触
させて、同様の電圧を印加すると空気中で放−をおこし
、プローブテストが不能となるばがりが、素子自体が破
壊される。第１図はその一例としてプレナー形高耐圧半
導体素子の断面図を示しており、この図を参照して更に
詳しく説明すると、ベース領域１とコレクタコンタクト
領域２との距離は僅か６０μｍ程度であり、また表面の
ベース電極３とコレクタ電極４との間に絶縁膜６が設け
られているが、膜厚４μｍの電極に比べて絶縁膜５の膜
厚は１μｍ程度と薄い。このような絶縁膜には例えばＰ
２Ｏ，（燐シリケートガラス）膜が用いられて汚染に対
するマスクとはなるが、高耐圧に対して十分なマスクに
はならず、したがってベース電極とコレクタ電極とに接
触させた両プローバー間に高圧を印加すると、放電がお
こり、表面が破壊される。
それを含むＩＣ素子においては、完成した半導体装置の
測定試験と同様の条件で、プローブテストをおこなうこ
とが困難である。例えば、ベース・コレクタ（ＣＢ）間
耐圧が５００ Ｖすいし１５００Ｖの高耐圧半導体素子
では、ベース電極とコレクタ電極とにプローバーを接触
させて、同様の電圧を印加すると空気中で放−をおこし
、プローブテストが不能となるばがりが、素子自体が破
壊される。第１図はその一例としてプレナー形高耐圧半
導体素子の断面図を示しており、この図を参照して更に
詳しく説明すると、ベース領域１とコレクタコンタクト
領域２との距離は僅か６０μｍ程度であり、また表面の
ベース電極３とコレクタ電極４との間に絶縁膜６が設け
られているが、膜厚４μｍの電極に比べて絶縁膜５の膜
厚は１μｍ程度と薄い。このような絶縁膜には例えばＰ
２Ｏ，（燐シリケートガラス）膜が用いられて汚染に対
するマスクとはなるが、高耐圧に対して十分なマスクに
はならず、したがってベース電極とコレクタ電極とに接
触させた両プローバー間に高圧を印加すると、放電がお
こり、表面が破壊される。
そのため、高耐圧半導体素子におけるプローブテストは
所要の高耐圧項目を除くその他の特性を測定し、またＣ
、８間耐圧は所要の耐圧より低い電圧で測定して、チッ
プ状にダイシングし、半導体装置に組立完成される。半
導体容器に封入し完成されると、ＣＢ間はジャンクショ
ン・コーティング・レヂンなど高耐圧樹脂膜で保護され
、また、ハーメチックシールされるため、所要の耐圧で
測定が可能となる。
所要の高耐圧項目を除くその他の特性を測定し、またＣ
、８間耐圧は所要の耐圧より低い電圧で測定して、チッ
プ状にダイシングし、半導体装置に組立完成される。半
導体容器に封入し完成されると、ＣＢ間はジャンクショ
ン・コーティング・レヂンなど高耐圧樹脂膜で保護され
、また、ハーメチックシールされるため、所要の耐圧で
測定が可能となる。
しかしながら、このようにプローブテストで、所要の耐
圧が測定されず、良否選別がなされてなければ、完成し
た半導体装置の最終測定試験の歩留りは低く、組立工数
の増加並びに半導体容器（パッケージ）など材料費の損
失が大きくなり、半導体装置の製造原価に著しい悪影響
を及ぼす。
圧が測定されず、良否選別がなされてなければ、完成し
た半導体装置の最終測定試験の歩留りは低く、組立工数
の増加並びに半導体容器（パッケージ）など材料費の損
失が大きくなり、半導体装置の製造原価に著しい悪影響
を及ぼす。
（Ｃ） 発明の目的
本発明は、上記した高耐圧半導体素子のような半導体素
子を形成した半導体ウェハーにおいて、所望のプローブ
ゲストを行ない、それにともなって組立製造歩留を向上
させる製造方法を提案するものである。
子を形成した半導体ウェハーにおいて、所望のプローブ
ゲストを行ない、それにともなって組立製造歩留を向上
させる製造方法を提案するものである。
（ｄ） 発明の構成
このような目的は、半導体素子が形成された半導体ウェ
ハー表面の全面又は一部に絶縁樹脂膜を形成し、該絶縁
樹脂膜を突き破ってプローバーを電極に接触させてプロ
ーブテストをおこない、更に該絶縁樹脂膜上よりダイシ
ングする製造方法ニよって達成される。
ハー表面の全面又は一部に絶縁樹脂膜を形成し、該絶縁
樹脂膜を突き破ってプローバーを電極に接触させてプロ
ーブテストをおこない、更に該絶縁樹脂膜上よりダイシ
ングする製造方法ニよって達成される。
（ｅ） 発明の実施例
以下、本発明を図面を参照して一実施例により詳細に説
明する。第２図ないし第５図は本発明にかかる製造工程
順断面図である。なお図においては、第２図、第８図と
第４図、第５図とは異なる寸法で図示している。
明する。第２図ないし第５図は本発明にかかる製造工程
順断面図である。なお図においては、第２図、第８図と
第４図、第５図とは異なる寸法で図示している。
先ず、第２図に示すように高圧半導体素子が形成された
半導体ウェハー１１（上記第１図で説明した電極３．４
や領域１，２のすべてを含む）上にポリビニールアルコ
ール（ＰＶＡ）液をスプレーテ噴霧し、アルコールなど
の揮発分を蒸発させてＰＶＡ膜１２を被覆形成する。Ｐ
ＶＡ膜１２の膜厚は１μｍないし数μｍが妥当である。
半導体ウェハー１１（上記第１図で説明した電極３．４
や領域１，２のすべてを含む）上にポリビニールアルコ
ール（ＰＶＡ）液をスプレーテ噴霧し、アルコールなど
の揮発分を蒸発させてＰＶＡ膜１２を被覆形成する。Ｐ
ＶＡ膜１２の膜厚は１μｍないし数μｍが妥当である。
このようにして、ＰＶＡ膜１２で完全に半導体ウェハー
１１の全面を保護した後、第８図に示すようにプローブ
テストにおいて、プローバー１８を電極に接触させる。
１１の全面を保護した後、第８図に示すようにプローブ
テストにおいて、プローバー１８を電極に接触させる。
その時、ＰＶＡ膜１２は透明であるから電極を良く確認
でき、また非常に軟らかいから、プローバー１８の先端
で突き破ってベース電極８などに接触させて、オーミッ
クコンタクトを保つことができる。且つ、ＯＢ間はＰＶ
Ａ膜で保護されている１こめ、ｔｏｏｏｖ程度の高電圧
を印加しても放電はおこらず、所要の測定電圧を加えて
プローブテストをおこなうことが可能となる。
でき、また非常に軟らかいから、プローバー１８の先端
で突き破ってベース電極８などに接触させて、オーミッ
クコンタクトを保つことができる。且つ、ＯＢ間はＰＶ
Ａ膜で保護されている１こめ、ｔｏｏｏｖ程度の高電圧
を印加しても放電はおこらず、所要の測定電圧を加えて
プローブテストをおこなうことが可能となる。
かくして、半導体素子の良否を判別し、不良には例えば
赤口マークを付した後、第４図に示すようにダイシング
ツール１４によってダイシングをおこなうと、Ｐ Ｖ
Ａ膜１２及び半導体ウェハー１１に切り溝が入れられる
。次いで、半導体ウェハー１１の上面に粘着テープを貼
り付け、且つ切り溝に沿ってそのまま分割し、チップ状
としだ後第５図に示すように粘着テープ１５を拡張し、
テープ裏面より針加重を加わえる事により粘着テープ１
５の接着剤でＰＶＡ膜１２がテープに接着して残り０、
半導体チップ１１′のみ取り外すことができる。第５図
の矢印は針加重によって半導体チップ１１′のみテープ
より脱落することを示している。
赤口マークを付した後、第４図に示すようにダイシング
ツール１４によってダイシングをおこなうと、Ｐ Ｖ
Ａ膜１２及び半導体ウェハー１１に切り溝が入れられる
。次いで、半導体ウェハー１１の上面に粘着テープを貼
り付け、且つ切り溝に沿ってそのまま分割し、チップ状
としだ後第５図に示すように粘着テープ１５を拡張し、
テープ裏面より針加重を加わえる事により粘着テープ１
５の接着剤でＰＶＡ膜１２がテープに接着して残り０、
半導体チップ１１′のみ取り外すことができる。第５図
の矢印は針加重によって半導体チップ１１′のみテープ
より脱落することを示している。
以上が一実施例であるが、本発明は納６図の工程途中断
面図に示すようにＯＢ間の表面にのみＰＶＡ膜１２を被
着させる一部分被覆法でもよい。
面図に示すようにＯＢ間の表面にのみＰＶＡ膜１２を被
着させる一部分被覆法でもよい。
その場合には、半導体ウェハー上に金属マスクを設けて
、その上面よりＰＶＡ液を噴霧する。
、その上面よりＰＶＡ液を噴霧する。
また、このようなＰＶＡ膜１２は電気的安定性が高い特
徴を保有するため、そのまま残存させて導電ワイヤーを
配線しても構わない。しかし、その際はボンデングツー
ルをＰＶＡ膜を破って開孔する専用の構造にする必要が
あり、実際にかようなツー、ルも既に開発されている。
徴を保有するため、そのまま残存させて導電ワイヤーを
配線しても構わない。しかし、その際はボンデングツー
ルをＰＶＡ膜を破って開孔する専用の構造にする必要が
あり、実際にかようなツー、ルも既に開発されている。
（ｆ） 発明の効果
以上の説明から明らかなように、本発明によればプロー
ブテストにおいて表面が保護されるために高逆耐圧特性
など従来は表面の影響で不可能であった特性測定をおこ
なうことができて、半導体装置の組立歩留を向上させ、
著しく半導体装置のコストダウンがはかれるものである
。
ブテストにおいて表面が保護されるために高逆耐圧特性
など従来は表面の影響で不可能であった特性測定をおこ
なうことができて、半導体装置の組立歩留を向上させ、
著しく半導体装置のコストダウンがはかれるものである
。
尚、本発明は高耐圧半導体素子やそれが含まれるＩＣば
かりでなく、他のすべての半導体菓子やＩＣに適用する
こともでき、またＰＶＡ膜のみならず同様の性質をもつ
絶縁樹脂膜を用いることができるものである。
かりでなく、他のすべての半導体菓子やＩＣに適用する
こともでき、またＰＶＡ膜のみならず同様の性質をもつ
絶縁樹脂膜を用いることができるものである。
第１図は高耐圧半導体素子の断面図、第２図ないし第５
図は本発明にかかる工程順断面図、第６図は本発明にか
かる他の実施例の一工程断面図である。図中、１はベー
ス領域、２はコレクタコンタクト領域、３はベース電極
、４はコレクタ電極５は絶縁膜、１１は半導体ウェハー
、１１′は半導体チップ、１２は絶縁樹脂膜、１８はプ
ローバー１４はダイシングツール、１５は粘着テープを
示す。 第 １ 図 第２図 １フ 第４図 第５図 第６図
図は本発明にかかる工程順断面図、第６図は本発明にか
かる他の実施例の一工程断面図である。図中、１はベー
ス領域、２はコレクタコンタクト領域、３はベース電極
、４はコレクタ電極５は絶縁膜、１１は半導体ウェハー
、１１′は半導体チップ、１２は絶縁樹脂膜、１８はプ
ローバー１４はダイシングツール、１５は粘着テープを
示す。 第 １ 図 第２図 １フ 第４図 第５図 第６図
Claims (1)
- 半導体素子が形成された半導体ウェハー表面の全面又は
一部ｌこ絶縁樹脂膜を形成し、該絶縁樹脂膜を突き破っ
てプローバーを電極に接触させてプローブテストをおこ
ない、更に該絶縁樹脂膜上よりダイシングする工程が含
まれてなることを特徴とする単導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113692A JPS593943A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113692A JPS593943A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593943A true JPS593943A (ja) | 1984-01-10 |
Family
ID=14618762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113692A Pending JPS593943A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593943A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372732A (ja) * | 1986-09-16 | 1988-04-02 | Nitto Electric Ind Co Ltd | グラフト共重合体 |
| JPS63310745A (ja) * | 1987-06-15 | 1988-12-19 | Fujikura Ltd | ガラス母材の製造装置 |
| JPH02101623U (ja) * | 1989-01-31 | 1990-08-13 | ||
| US5516728A (en) * | 1994-03-31 | 1996-05-14 | At&T Corp. | Process for fabircating an integrated circuit |
| US9640619B2 (en) | 2013-08-28 | 2017-05-02 | Sumitomo Electric Industries, Ltd. | Methods of manufacturing wide band gap semiconductor device and semiconductor module, and wide band gap semiconductor device and semiconductor module |
-
1982
- 1982-06-29 JP JP57113692A patent/JPS593943A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372732A (ja) * | 1986-09-16 | 1988-04-02 | Nitto Electric Ind Co Ltd | グラフト共重合体 |
| JPS63310745A (ja) * | 1987-06-15 | 1988-12-19 | Fujikura Ltd | ガラス母材の製造装置 |
| JPH0579614B2 (ja) * | 1987-06-15 | 1993-11-04 | Fujikura Kk | |
| JPH02101623U (ja) * | 1989-01-31 | 1990-08-13 | ||
| US5516728A (en) * | 1994-03-31 | 1996-05-14 | At&T Corp. | Process for fabircating an integrated circuit |
| US9640619B2 (en) | 2013-08-28 | 2017-05-02 | Sumitomo Electric Industries, Ltd. | Methods of manufacturing wide band gap semiconductor device and semiconductor module, and wide band gap semiconductor device and semiconductor module |
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