JPS5939112A - 利得制御回路 - Google Patents
利得制御回路Info
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- JPS5939112A JPS5939112A JP14898782A JP14898782A JPS5939112A JP S5939112 A JPS5939112 A JP S5939112A JP 14898782 A JP14898782 A JP 14898782A JP 14898782 A JP14898782 A JP 14898782A JP S5939112 A JPS5939112 A JP S5939112A
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- gain control
- gain
- control circuit
- control
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテレビジぢン信号伝送系に関し、管にテレビジ
ョン信号の利得制御回路に関する。
ョン信号の利得制御回路に関する。
従来、フェーダ−レバーにより映像信号咽、・減衰させ
たり、二つの映像信号を混合させたり、又ニ一つの映像
信号間の画面転換等を行わせており、これには、フェー
ダ−レバーからの制御（ｍ号によシ利得が制御される利
得制御回路が用いられ°Ｃいる。
たり、二つの映像信号を混合させたり、又ニ一つの映像
信号間の画面転換等を行わせており、これには、フェー
ダ−レバーからの制御（ｍ号によシ利得が制御される利
得制御回路が用いられ°Ｃいる。
例えば二つの映像画面を同時に見込に逆に増減させて、
成る画面から別の画面に時間的な傾斜を持たせて転換さ
せるいわゆるデゾルプ動作を行わせるためには、フェー
ダ−レバーの制御（ｌ！号により一方の映像信号を増大
、他方の映像信号を減衰させるように利得制御回路を構
成する。デゾルプ動作の場合画面転換させる両映像信号
が同じ場合となることが混合列の入れ換え等のために多
々あ（）、このような場合デゾルプ動作により利得制御
回路出力１／ベルが変化するいわゆるクロスフェードｇ
性が悪い欠点があった。又、利得制御回路の回路構成に
よっては利得の変動等が生ずる欠点金有していた。
成る画面から別の画面に時間的な傾斜を持たせて転換さ
せるいわゆるデゾルプ動作を行わせるためには、フェー
ダ−レバーの制御（ｌ！号により一方の映像信号を増大
、他方の映像信号を減衰させるように利得制御回路を構
成する。デゾルプ動作の場合画面転換させる両映像信号
が同じ場合となることが混合列の入れ換え等のために多
々あ（）、このような場合デゾルプ動作により利得制御
回路出力１／ベルが変化するいわゆるクロスフェードｇ
性が悪い欠点があった。又、利得制御回路の回路構成に
よっては利得の変動等が生ずる欠点金有していた。
従来はこれら、の欠点を解決するため利得制御回路の出
力を利得制御回路ｆ：、構成する利得制御増幅器へ負帰
還させることによりクロスフェード１１性が良好でしか
も利得変動が少ない利得制御回路が考案され使用されて
来た。
力を利得制御回路ｆ：、構成する利得制御増幅器へ負帰
還させることによりクロスフェード１１性が良好でしか
も利得変動が少ない利得制御回路が考案され使用されて
来た。
第１図は従来のクロスフェード特性が良好な利得制御％
１回路の一例を示す図であり、入力端子１０１゜１０２
には各々入力映像信号が供給される。入力端子１０１は
トランジスタ１０４０ベースに、又入力端子１０２はト
ランジスタ１１５０ベースに接続すれている。トランジ
スタ１０４，１０５と、トランジスタ１０８，１０９と
トランジスタ１１０．１１１とトランジスタ１１４，１
１５とトランジスタ１１８，１１９とトランジスタ１２
０，１２１とはそれぞれ差動回路を構成しており、トラ
ンジスタ１０４，１０５のエミッタはトランジスタ１０
Ｇのコレクタに、トランジスタ１０８，１０９のエミッ
タはトランジスタ１０４のコレクタに、トランジスタｉ
ｉｏ、ｉｉｔのエミッタはトランジスタ１０５のコレク
タに、トランジスタ１１４゜１１５のエミッタはトラン
ジスタ１１６のコレクタに、トランジスタ１１８，１１
９のエミッターはトランジスタ１１４のコレクタに、ト
ランジスタ１２０゜１２１のエミッタはトランジスタ１
１５のコレクタにそれぞれ接続されている。又トランジ
スタ１０６のエミッタは抵抗器１０７ ｔ：介して、ト
ランジスタ１１６のエミッタは抵抗器１１７を介してそ
れぞれ負電源に接続される。トランジスタ１０６ 、１
１６ （７）ベースは適当なバイアス電圧ｖＢに保たれ
ている。又トランジスタ １０９，１１０，１１８，１
２１のコレクタはそれぞれ正電源に接続される。一方ト
ランジスタ１０８゜１２０のコレクタは抵抗器１１２を
介して、トランジスタ１１１，１１９のコレクタは抵抗
器１１３を介してそれぞれ正電源に接続される。トラン
ジスタ１０９゜１１０．１１９，１２０のベースは各々
接続され適当なバイアス電圧ＶｎＥＦに保たれる。一方
トランジスタ１０８，１１１，１１８，１２１のベース
＆Ｊ、各々接続され制御電圧入力端子１０３に接続され
ている。Ｘトランジスタ１０８，１２０のコレクタはｌ
・ランラスタ１２２０ペースに、トランジスタＪ、 、
Ｌ １ 、 Ｊ １９のニゴレクタはトランジスタ１０
４０ベースにそれぞれ接続されている。トランジスタ１
２２．１２３１よ差動回路を構成し°〔おりトランジス
タ１．２２，１２３のエミッタは抵抗器１２４を介して
正電源に接続されている。
１回路の一例を示す図であり、入力端子１０１゜１０２
には各々入力映像信号が供給される。入力端子１０１は
トランジスタ１０４０ベースに、又入力端子１０２はト
ランジスタ１１５０ベースに接続すれている。トランジ
スタ１０４，１０５と、トランジスタ１０８，１０９と
トランジスタ１１０．１１１とトランジスタ１１４，１
１５とトランジスタ１１８，１１９とトランジスタ１２
０，１２１とはそれぞれ差動回路を構成しており、トラ
ンジスタ１０４，１０５のエミッタはトランジスタ１０
Ｇのコレクタに、トランジスタ１０８，１０９のエミッ
タはトランジスタ１０４のコレクタに、トランジスタｉ
ｉｏ、ｉｉｔのエミッタはトランジスタ１０５のコレク
タに、トランジスタ１１４゜１１５のエミッタはトラン
ジスタ１１６のコレクタに、トランジスタ１１８，１１
９のエミッターはトランジスタ１１４のコレクタに、ト
ランジスタ１２０゜１２１のエミッタはトランジスタ１
１５のコレクタにそれぞれ接続されている。又トランジ
スタ１０６のエミッタは抵抗器１０７ ｔ：介して、ト
ランジスタ１１６のエミッタは抵抗器１１７を介してそ
れぞれ負電源に接続される。トランジスタ１０６ 、１
１６ （７）ベースは適当なバイアス電圧ｖＢに保たれ
ている。又トランジスタ １０９，１１０，１１８，１
２１のコレクタはそれぞれ正電源に接続される。一方ト
ランジスタ１０８゜１２０のコレクタは抵抗器１１２を
介して、トランジスタ１１１，１１９のコレクタは抵抗
器１１３を介してそれぞれ正電源に接続される。トラン
ジスタ１０９゜１１０．１１９，１２０のベースは各々
接続され適当なバイアス電圧ＶｎＥＦに保たれる。一方
トランジスタ１０８，１１１，１１８，１２１のベース
＆Ｊ、各々接続され制御電圧入力端子１０３に接続され
ている。Ｘトランジスタ１０８，１２０のコレクタはｌ
・ランラスタ１２２０ペースに、トランジスタＪ、 、
Ｌ １ 、 Ｊ １９のニゴレクタはトランジスタ１０
４０ベースにそれぞれ接続されている。トランジスタ１
２２．１２３１よ差動回路を構成し°〔おりトランジス
タ１．２２，１２３のエミッタは抵抗器１２４を介して
正電源に接続されている。
又トランジスタ１２２，１２３のコレクタはそれぞれ抵
抗器１２５，１２６’ｆ−介して負電源に接続される。
抗器１２５，１２６’ｆ−介して負電源に接続される。
又トランジスタ１２２のコレクタはトランジスタ１２７
のベースにも接続される。トランジスタ１２７のエミッ
タは抵抗器１２８を介して正Ｗ、源に、トランジスタ１
２７のコレクタは負電源に接続されている。
のベースにも接続される。トランジスタ１２７のエミッ
タは抵抗器１２８を介して正Ｗ、源に、トランジスタ１
２７のコレクタは負電源に接続されている。
又トランジスタ１２７のエミッタは出力端子１２９とト
ランジスタ１０５，１１４のベースにそれぞれ接続され
ている。
ランジスタ１０５，１１４のベースにそれぞれ接続され
ている。
！＠１図において１０４〜１１１までが第一の利得制御
部を、１１４〜１２１が第二の利得制御回路を各々１１
２．１１３を共通負荷として構成し、１２２〜１２８ま
でが増幅器を構成している。いま制御電圧入力１０：ｌ
（Ｖｎｇｒより高いとトランジスタＩＱ８．１１１＋１
１８．１２１がそれぞれオンになるため信号入力端子１
０１よシ供給された映像信号が、又制商１環圧入力１０
３がＶＲＥＦより低いとトランジス／１０９，１１０゜
１１９．１２０がそれぞれオンとなるため（ｉ号人力１
０２よｐ供給された映像信号が、又制御電圧入力１０３
がｖｎｌｉ、Ｆ’近辺になると両映像信号が混合された
形で各々トランジスタ１０８，１２０及びトランうシヌ
タ１１１．１１９のコレクタよｐ取シ出されｌ・ラニ／
εンスタ１２２，１２３のベースに入力され増幅される
。増幅された映像信号はトランジスタ１２７のコニミッ
タより出力端子１２９より出力されると同時にｌ・ラン
ジスタ１０５．１１４のベースに１００％負帰還される
。
部を、１１４〜１２１が第二の利得制御回路を各々１１
２．１１３を共通負荷として構成し、１２２〜１２８ま
でが増幅器を構成している。いま制御電圧入力１０：ｌ
（Ｖｎｇｒより高いとトランジスタＩＱ８．１１１＋１
１８．１２１がそれぞれオンになるため信号入力端子１
０１よシ供給された映像信号が、又制商１環圧入力１０
３がＶＲＥＦより低いとトランジス／１０９，１１０゜
１１９．１２０がそれぞれオンとなるため（ｉ号人力１
０２よｐ供給された映像信号が、又制御電圧入力１０３
がｖｎｌｉ、Ｆ’近辺になると両映像信号が混合された
形で各々トランジスタ１０８，１２０及びトランうシヌ
タ１１１．１１９のコレクタよｐ取シ出されｌ・ラニ／
εンスタ１２２，１２３のベースに入力され増幅される
。増幅された映像信号はトランジスタ１２７のコニミッ
タより出力端子１２９より出力されると同時にｌ・ラン
ジスタ１０５．１１４のベースに１００％負帰還される
。
このためこの利得制御回路の利得は、第一の利得制御部
の利得をＧｌ、第二の利得制御部のオＵ得を０２とすれ
ば常にＧｌ＋０２＝一定（１００％）となリ、制御電圧
入力端子１０３の電圧′ｃＯ〜１００％変化させたとき
、この制御電圧の比率でＧ１．Ｇ２ｔよ決定されるが総
合利得は一定となる。従って、信号入力端子１０１及び
１０２に各り同じ映像信号を同じレベルで加えたときは
制御電圧入力端子１０３の電圧を（）〜１００チ変化即
ちデゾルブ動作をさ−ピても出力端子１２９の映像信号
は常に一定レベルに保たれ良好なりロスフェード特性及
び利得変動ｌけ性が得られる。かかる利得制御回路にお
いてはクロスフェード特性は良好となるが、一方総合利
得Ｇ１−１−０２は常に一定となるためＧ１＋０２を１
００係以上即ち両映像信号をフルに混合させることがで
きない欠点を有し−〔いた。即ち、放送局等において、
両映像（１号全混合加算させる効果を得る場合、加算さ
れた映像信号が１００＄を越えて使用されることがしば
しば必要とされ、前述した従来の利得制御回路ではこれ
らの要求に対処できない欠点を有していた。
の利得をＧｌ、第二の利得制御部のオＵ得を０２とすれ
ば常にＧｌ＋０２＝一定（１００％）となリ、制御電圧
入力端子１０３の電圧′ｃＯ〜１００％変化させたとき
、この制御電圧の比率でＧ１．Ｇ２ｔよ決定されるが総
合利得は一定となる。従って、信号入力端子１０１及び
１０２に各り同じ映像信号を同じレベルで加えたときは
制御電圧入力端子１０３の電圧を（）〜１００チ変化即
ちデゾルブ動作をさ−ピても出力端子１２９の映像信号
は常に一定レベルに保たれ良好なりロスフェード特性及
び利得変動ｌけ性が得られる。かかる利得制御回路にお
いてはクロスフェード特性は良好となるが、一方総合利
得Ｇ１−１−０２は常に一定となるためＧ１＋０２を１
００係以上即ち両映像信号をフルに混合させることがで
きない欠点を有し−〔いた。即ち、放送局等において、
両映像（１号全混合加算させる効果を得る場合、加算さ
れた映像信号が１００＄を越えて使用されることがしば
しば必要とされ、前述した従来の利得制御回路ではこれ
らの要求に対処できない欠点を有していた。
本発明の目的は、上記欠点金除去し、クロスフェード特
性が良好でしかも両映像信号ｔｉｏｏ％以上フルに混合
させることができる利得制御回路を提供することである
。
性が良好でしかも両映像信号ｔｉｏｏ％以上フルに混合
させることができる利得制御回路を提供することである
。
以下本発明の一実施例の図面を参照し°〔本発明の詳細
な説明す石。第２図は本発明の一実施例を示す構成図で
８シ、第一・の映像信号入力端子１、第一のフェーダ−
レバーからの制御電圧入力端子２、第二の映像信号入力
端子３、第二のフェーダ−レバーからの制御電圧入力端
子４、第一の映像信号と第二の映像信号ｔ−第一のフェ
ーダ−レバーからの制御電圧によｐ利得制御する第一の
利得制御回路５、第二の映像信号を第二のフェーダ−レ
バーからの制御電圧により利得制御する第二の利得制御
回路６、第一の利得制御回路５および第二の利得制御回
路６の出力を混合する抵抗器７および８、混合動作がデ
ゾルプ動作のときは第一の利得制御回路により第−及び
第二の映像（ｉ号′ｆｃ第一のフェーダ−レバーからの
制御電圧・で利得制御し混合する第一の混合状態に、又
混合動作がフル混合動作のときは第−及び第二の映像信
号を第−及び第二のフヱーダーからの制御信号により第
−及び第二の利得制御回路で各々利得制御した後混合す
る第二の混合状態に切替える切替回路９、第一および第
二のフェーダ−レバー相互の動作状態を自動的に検知し
切替器９ｔ−第一及び第二のフェーダ−レバーを連動さ
せたときは第一の混合状態とし第−及び第二のフェーダ
−レバーを単独動作させたときは第二の混合状態とする
如く制御する切替制御器１０、デゾルプ動作のときにフ
ル混合動作と同じ総合利得を設定する抵抗器１１及び出
力端子１２とから構成されている。
な説明す石。第２図は本発明の一実施例を示す構成図で
８シ、第一・の映像信号入力端子１、第一のフェーダ−
レバーからの制御電圧入力端子２、第二の映像信号入力
端子３、第二のフェーダ−レバーからの制御電圧入力端
子４、第一の映像信号と第二の映像信号ｔ−第一のフェ
ーダ−レバーからの制御電圧によｐ利得制御する第一の
利得制御回路５、第二の映像信号を第二のフェーダ−レ
バーからの制御電圧により利得制御する第二の利得制御
回路６、第一の利得制御回路５および第二の利得制御回
路６の出力を混合する抵抗器７および８、混合動作がデ
ゾルプ動作のときは第一の利得制御回路により第−及び
第二の映像（ｉ号′ｆｃ第一のフェーダ−レバーからの
制御電圧・で利得制御し混合する第一の混合状態に、又
混合動作がフル混合動作のときは第−及び第二の映像信
号を第−及び第二のフヱーダーからの制御信号により第
−及び第二の利得制御回路で各々利得制御した後混合す
る第二の混合状態に切替える切替回路９、第一および第
二のフェーダ−レバー相互の動作状態を自動的に検知し
切替器９ｔ−第一及び第二のフェーダ−レバーを連動さ
せたときは第一の混合状態とし第−及び第二のフェーダ
−レバーを単独動作させたときは第二の混合状態とする
如く制御する切替制御器１０、デゾルプ動作のときにフ
ル混合動作と同じ総合利得を設定する抵抗器１１及び出
力端子１２とから構成されている。
第一および第二の利得制御回路の回路は例えは第１図の
如く外部からの制ｎ信−号に応じて二つの信号が互いに
逆に増減される如く利得が変る利得制御増幅器と前記利
得制御増幅器の出力金受ｔＪる出力増幅器とを具備し前
記出力増幅器の出力を前記利得制御増幅器へ負帰還しク
ロスフェード特性を良好ならしめるように構成される。
如く外部からの制ｎ信−号に応じて二つの信号が互いに
逆に増減される如く利得が変る利得制御増幅器と前記利
得制御増幅器の出力金受ｔＪる出力増幅器とを具備し前
記出力増幅器の出力を前記利得制御増幅器へ負帰還しク
ロスフェード特性を良好ならしめるように構成される。
ここで利得制御回路５および６のａｉｔ、ｆｆ１１図の
イｎ号入力端子１０１に、同じくｂは入力端子１０２に
、Ｃは制御電圧入力端子１０３に、（ｌは出力端子１２
９に各々対応している。切替回路９は切替制御回路１０
によシ制御されデゾルプ動作で各々ａ−ｂ間が接続され
、フル混合動作では各々ａ −０間が接続される。切替
制御回路１０は第一および第二のフェーダ−レバー相互
の動作状態を自動的に検知し第一および第二のフェーダ
−レバーを連動させたときｉｔ：切替回路９ｔ−デゾル
プ状態とし、第−及び第二のフェーダ−レバーを単独動
作させたときは切替回路９をフル混合状態とする如く構
成したもので」）す、例えば第一のフェーダ−レバーか
らの制御電圧と第二のフヱーダーレバーからの極性反転
された制御電圧とを電圧比較器により比較し両制御電圧
の差が設定値より少なければ連動状態、設定（１１によ
り多ければ単独動作状態と検知する如く構成゛）′れげ
容易に得られふ。
イｎ号入力端子１０１に、同じくｂは入力端子１０２に
、Ｃは制御電圧入力端子１０３に、（ｌは出力端子１２
９に各々対応している。切替回路９は切替制御回路１０
によシ制御されデゾルプ動作で各々ａ−ｂ間が接続され
、フル混合動作では各々ａ −０間が接続される。切替
制御回路１０は第一および第二のフェーダ−レバー相互
の動作状態を自動的に検知し第一および第二のフェーダ
−レバーを連動させたときｉｔ：切替回路９ｔ−デゾル
プ状態とし、第−及び第二のフェーダ−レバーを単独動
作させたときは切替回路９をフル混合状態とする如く構
成したもので」）す、例えば第一のフェーダ−レバーか
らの制御電圧と第二のフヱーダーレバーからの極性反転
された制御電圧とを電圧比較器により比較し両制御電圧
の差が設定値より少なければ連動状態、設定（１１によ
り多ければ単独動作状態と検知する如く構成゛）′れげ
容易に得られふ。
従って、第−及び第二のフェーダ−レバーを連動させた
とき即ちデゾルブ動作のときは第一および第二の映像４
ｉ号は第一の利得制御回路５のａおよびｂに入力され制
御電圧入力端子２よりの制御電圧でクロスフェード特性
の良好な利得制御がなされ抵抗器７ｆｒ−経て出力端子
Ｊ２より送出される。
とき即ちデゾルブ動作のときは第一および第二の映像４
ｉ号は第一の利得制御回路５のａおよびｂに入力され制
御電圧入力端子２よりの制御電圧でクロスフェード特性
の良好な利得制御がなされ抵抗器７ｆｒ−経て出力端子
Ｊ２より送出される。
ここで抵抗器１１はデゾルブ動作のときに出力端子１２
に接続され総合利得をフル混合動作時の利得に合せるた
めの抵抗器で片ｆ、ｔｌは第一および第二の利得制御回
路５．６のｄ端子のＤ ＣＮ、位に設定ず不。又、第二
の利得制御回路６の入力端子すは適当なバイアス電圧Ｖ
ＲｇＦに保たれる。−・方フル混合動作のときは第一の
映像信号は第一の利得制御回路５のａに、第二の映像信
号は第二の利得制御回路６のａに接続され制御電圧入力
端子２および４により各々利得制御がなされ抵抗器７お
よび８によりフル混合され出力端子により送出される。
に接続され総合利得をフル混合動作時の利得に合せるた
めの抵抗器で片ｆ、ｔｌは第一および第二の利得制御回
路５．６のｄ端子のＤ ＣＮ、位に設定ず不。又、第二
の利得制御回路６の入力端子すは適当なバイアス電圧Ｖ
ＲｇＦに保たれる。−・方フル混合動作のときは第一の
映像信号は第一の利得制御回路５のａに、第二の映像信
号は第二の利得制御回路６のａに接続され制御電圧入力
端子２および４により各々利得制御がなされ抵抗器７お
よび８によりフル混合され出力端子により送出される。
このとき第一および第二の利得制御回路５および６０入
力端子すは適当なバイアス電圧ＶＲＥＦに保たれる。こ
の結果、フェーダ−レバーによる二つの映像信号の混合
９画面転換等の際二つのフェーダ−レバー相互の動作状
態により自動的に切替回路９を切替え、デゾルブ動作の
ときはクロスフェード特性が良好な利得制御を行え、フ
ル混合動作のときは両映像信号ｔ−１００％以上フルに
混合さぜ見る。
力端子すは適当なバイアス電圧ＶＲＥＦに保たれる。こ
の結果、フェーダ−レバーによる二つの映像信号の混合
９画面転換等の際二つのフェーダ−レバー相互の動作状
態により自動的に切替回路９を切替え、デゾルブ動作の
ときはクロスフェード特性が良好な利得制御を行え、フ
ル混合動作のときは両映像信号ｔ−１００％以上フルに
混合さぜ見る。
以上詳細に説明したように本発明によればクロスフェー
ド特性が良好でしかも両映像信号ヲ１００−以上フルに
混合させることができる利得制御回路が得られる。
ド特性が良好でしかも両映像信号ヲ１００−以上フルに
混合させることができる利得制御回路が得られる。
第１図は従来の利得制御回路を示ず構成図、第２図は本
発明の一実施例を示す構成図。 図において、１０１，１０２・・・・・・入力端子、１
０３・・・・・・制御電圧入力端子、１０４ 、１０５
、１０６ 、１０８，１０９゜１１０．１１１，１１
４，１１５，１１６，１１８，１１９，１２０゜１２１
．１２２，１２３・・・・・・トランジスタ、１０７，
１１２゜１１３．１１７，１２４，１２５，１２６，１
２８・・・・・・抵抗器、１２９・・・・・・出力端子
、１．３・・・・・・映像信号入力端子、２．４・・・
・・・制御電圧入力端子、５，６・・・・・・利得制御
回路、７，８．１１・・・・・・抵抗器、９・・・・・
・切替回路、１０・・・・・・切替制御回路、１２・・
・・・・映像信号出力端子。 代理人 弁理士 内 原 晋
発明の一実施例を示す構成図。 図において、１０１，１０２・・・・・・入力端子、１
０３・・・・・・制御電圧入力端子、１０４ 、１０５
、１０６ 、１０８，１０９゜１１０．１１１，１１
４，１１５，１１６，１１８，１１９，１２０゜１２１
．１２２，１２３・・・・・・トランジスタ、１０７，
１１２゜１１３．１１７，１２４，１２５，１２６，１
２８・・・・・・抵抗器、１２９・・・・・・出力端子
、１．３・・・・・・映像信号入力端子、２．４・・・
・・・制御電圧入力端子、５，６・・・・・・利得制御
回路、７，８．１１・・・・・・抵抗器、９・・・・・
・切替回路、１０・・・・・・切替制御回路、１２・・
・・・・映像信号出力端子。 代理人 弁理士 内 原 晋
Claims (1)
- フェーダ−レバーからの制御信号に応じて二つの信号が
互いに逆に増減される如く利得が変る利得制御項ｌｉ器
と前記利得制御増幅器の出力を受ける出力増幅器とｔ−
ｔみ前記出力増幅器の出力を前記利得制御増幅器へ負帰
還する如く構成された第−及び第二の利得制御回路と、
第−及び第二の信号を第−又は第二のフェーダ−レバー
からの制御信号に応じて前記第−又は第二の利得制御回
路により混合する第一の混合状態と前記第−及び第二の
信号ｆ：、ｍ−及び第二のフェーダ−レバーからの制御
１１号に応じて各々第−及び第二の利得制御回路により
各六利得制御した後混合する第二の混合状態とを切替え
る切替器と、前記第−及び第二のフェーダ−レバー相互
の動作状態を自動的に検知し前記切替器を第−及び第二
のフェーダ−レバーを連動させたときは前記第一の混合
状態とし前記第−及び第二のフェーダ−レバーを単独動
作させたときは前記第二の混合状態とする如く制御す為
切替制御器？、具備したことを特徴とする利イ１瞥制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898782A JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898782A JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939112A true JPS5939112A (ja) | 1984-03-03 |
| JPH0149045B2 JPH0149045B2 (ja) | 1989-10-23 |
Family
ID=15465161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14898782A Granted JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195166U (ja) * | 1984-11-26 | 1986-06-19 | ||
| JPH01192284A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 映像混合回路 |
| JPH01224795A (ja) * | 1988-03-04 | 1989-09-07 | Hitachi Ltd | 映像情報表示方法及び再生装置 |
| JPH02260808A (ja) * | 1989-03-31 | 1990-10-23 | Yokogawa Electric Corp | 高速プログラマブル・ゲインアンプ |
-
1982
- 1982-08-27 JP JP14898782A patent/JPS5939112A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195166U (ja) * | 1984-11-26 | 1986-06-19 | ||
| JPH01192284A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 映像混合回路 |
| JPH01224795A (ja) * | 1988-03-04 | 1989-09-07 | Hitachi Ltd | 映像情報表示方法及び再生装置 |
| JPH02260808A (ja) * | 1989-03-31 | 1990-10-23 | Yokogawa Electric Corp | 高速プログラマブル・ゲインアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149045B2 (ja) | 1989-10-23 |
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