JPS593858B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS593858B2 JPS593858B2 JP54138535A JP13853579A JPS593858B2 JP S593858 B2 JPS593858 B2 JP S593858B2 JP 54138535 A JP54138535 A JP 54138535A JP 13853579 A JP13853579 A JP 13853579A JP S593858 B2 JPS593858 B2 JP S593858B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明は、接合容量を備えた半導体装置に関し、光入射
による該容量の電荷の漏洩の防止しようとするものであ
る。
による該容量の電荷の漏洩の防止しようとするものであ
る。
プログラムおよび消去可能の読出し専用メモリ 。
ＥＰＲＯＭに於いては、情報の書込みを行なうプログラ
ム時に高電圧、大電力を必要とするのでブートストラッ
プ回路を内蔵させるのが一般的である。また消去は紫外
線照射で行なうのでパッケージに透光性窓が設けられて
おサ、この透孔性窓か 。ら紫外線をパッケージ内のチ
ップに照射する。従つて消去動作中以外でも透光性窓か
らチップ上に光が入射され得る。このような紫外線消去
ＥＰＲＯＭに明るい場所で書込みを行なうと、ブートス
トラップ回路の容量（コンデンサ）部及び／あるいは該
コンデンサ５ の接続されるＭＯＳトランジスタのソー
ス領域等に光が入射し、その光によつて生じたキャリア
によりコンデンサの電荷が消滅し、ブートストラップの
機能が充分行なわれなくて書込用の電圧並びに電力が低
下する恐れがある。
ム時に高電圧、大電力を必要とするのでブートストラッ
プ回路を内蔵させるのが一般的である。また消去は紫外
線照射で行なうのでパッケージに透光性窓が設けられて
おサ、この透孔性窓か 。ら紫外線をパッケージ内のチ
ップに照射する。従つて消去動作中以外でも透光性窓か
らチップ上に光が入射され得る。このような紫外線消去
ＥＰＲＯＭに明るい場所で書込みを行なうと、ブートス
トラップ回路の容量（コンデンサ）部及び／あるいは該
コンデンサ５ の接続されるＭＯＳトランジスタのソー
ス領域等に光が入射し、その光によつて生じたキャリア
によりコンデンサの電荷が消滅し、ブートストラップの
機能が充分行なわれなくて書込用の電圧並びに電力が低
下する恐れがある。
１０本発明は、かゝる欠点を解消するために容量部及び
／あるいは該容量部の接続されるＰＭ接合部への光入射
を防止し、該光入射による電荷漏洩を回避し、延いては
充分な電圧及び電力の供給等をなし得る半導体装置を提
供しようとするものであ１５る。
／あるいは該容量部の接続されるＰＭ接合部への光入射
を防止し、該光入射による電荷漏洩を回避し、延いては
充分な電圧及び電力の供給等をなし得る半導体装置を提
供しようとするものであ１５る。
以下図面を参照しながら本発明を詳細に説明する。第１
図において、１は紫外線消去ＥＰＲＯＭの周辺回路に設
けられＭＯＳＦＥＴ回路から構成されるブートストラッ
プ回路の容量部を示し、このυ 容量部はＰ型のシリコ
ンＳｉ半導体からなる基板２と、該基板２上の二酸化シ
リコンＳｉＯ２からなるフィールド酸化膜３と、基板２
の表面に不純物を拡散して形成されたｎ型の不純物導入
層４と、該不純物導入層４及び酸化膜３上に形成された
燐ノ５ シリケートガラスＰＳＧなどからなる透光性の
絶縁層５と、該絶縁層５上に被着されたアルミニウム等
からなる電極配線□とからなつている。
図において、１は紫外線消去ＥＰＲＯＭの周辺回路に設
けられＭＯＳＦＥＴ回路から構成されるブートストラッ
プ回路の容量部を示し、このυ 容量部はＰ型のシリコ
ンＳｉ半導体からなる基板２と、該基板２上の二酸化シ
リコンＳｉＯ２からなるフィールド酸化膜３と、基板２
の表面に不純物を拡散して形成されたｎ型の不純物導入
層４と、該不純物導入層４及び酸化膜３上に形成された
燐ノ５ シリケートガラスＰＳＧなどからなる透光性の
絶縁層５と、該絶縁層５上に被着されたアルミニウム等
からなる電極配線□とからなつている。
ブートストラップ回路は第Ｔ図に示す如く構成される。
この図でＱ１〜Ｑ５はＭＯＳトランジスタ、Ｃｌは１０
コンデンサ、ＶＤＤは電源電圧、Ｄｉｎは制御信号入力
端子、Ｐｉｎはプログラム信号入力端子、Ｄｏｕをは出
力端子である。コンデンサＣｌはトランジスタＱ１のゲ
ートとソースとの間に接続さハ、制御信号がローレベル
、プログラム信号がハイレ１５ ベルのとき、トランジ
スタＱ４、Ｑ３を介して電源電圧Ｖ１）Ｄ により充電
される。コンデンサＣｌの電圧はトランジスタＱ１のゲ
ートに加えられ、該トランジスタＱ１をオンにする。こ
の状態でプロゲラム信号がローレベルになるとトランジ
スタＱ２はオフになＤ、出力端子ＤＯｕｔの電位は上昇
しはじめるが、コンデンサＣ１によ勺ノードａの電位も
上昇することになる。このときトランジスタＱ３はカツ
トオフ状態となる為ノードａは他のノードから切ｂはな
された状態となる。従つてノードａの電位を電源電圧以
上にする事が可能であり、この結果出力端子ＤＯｕｔに
トランジスタＱ１のしきい値電圧Ｖｔｈだけ低下するこ
となく電源電圧ＶＤＤそのものを出力する事が可能にな
る。つまり、ブートストラツプ動作が行なわれる。ここ
で、効率良いプログラムを行なう為にはノードａの電位
がＥＰＲＯＭセルの書込み中一定の高電位であることが
望ましいが、光入射によりコンデンサＣ１の電荷が漏洩
すれば、ノードａの電位は時間の経過に従つて低下し、
従つてトランジスタＱ１は電圧降下を生じ、出力端子Ｄ
Ｏｕｔの電圧は低下することになる。
この図でＱ１〜Ｑ５はＭＯＳトランジスタ、Ｃｌは１０
コンデンサ、ＶＤＤは電源電圧、Ｄｉｎは制御信号入力
端子、Ｐｉｎはプログラム信号入力端子、Ｄｏｕをは出
力端子である。コンデンサＣｌはトランジスタＱ１のゲ
ートとソースとの間に接続さハ、制御信号がローレベル
、プログラム信号がハイレ１５ ベルのとき、トランジ
スタＱ４、Ｑ３を介して電源電圧Ｖ１）Ｄ により充電
される。コンデンサＣｌの電圧はトランジスタＱ１のゲ
ートに加えられ、該トランジスタＱ１をオンにする。こ
の状態でプロゲラム信号がローレベルになるとトランジ
スタＱ２はオフになＤ、出力端子ＤＯｕｔの電位は上昇
しはじめるが、コンデンサＣ１によ勺ノードａの電位も
上昇することになる。このときトランジスタＱ３はカツ
トオフ状態となる為ノードａは他のノードから切ｂはな
された状態となる。従つてノードａの電位を電源電圧以
上にする事が可能であり、この結果出力端子ＤＯｕｔに
トランジスタＱ１のしきい値電圧Ｖｔｈだけ低下するこ
となく電源電圧ＶＤＤそのものを出力する事が可能にな
る。つまり、ブートストラツプ動作が行なわれる。ここ
で、効率良いプログラムを行なう為にはノードａの電位
がＥＰＲＯＭセルの書込み中一定の高電位であることが
望ましいが、光入射によりコンデンサＣ１の電荷が漏洩
すれば、ノードａの電位は時間の経過に従つて低下し、
従つてトランジスタＱ１は電圧降下を生じ、出力端子Ｄ
Ｏｕｔの電圧は低下することになる。
従つて内部回路に充分な電圧並びに電力を供給できなく
なる。本発明代配線金属を利用してノードａ及び／又は
コンデンサＣ１を光遮蔽するものである。出力電圧土昇
用のコンデンサＣ（第７図のＣ１）はｐ型基板２とｎ型
層４が作るＰｎ接合によ勺形成され、電極配線７はその
リード線となる。
なる。本発明代配線金属を利用してノードａ及び／又は
コンデンサＣ１を光遮蔽するものである。出力電圧土昇
用のコンデンサＣ（第７図のＣ１）はｐ型基板２とｎ型
層４が作るＰｎ接合によ勺形成され、電極配線７はその
リード線となる。
このＰｎ接合容量Ｃに光例えば紫外線、可視光線等νが
入射すると該接合容量部１において電子．ホール対が発
生し、該容量部１Ｖｃ電荷が充電されていれば該電荷と
再結合してこれを消滅させる。つまｂ接合容量の充電電
荷の漏洩が生じることになる。この電荷漏洩は第２図に
示すように、電極配線７を拡散層４に対する光遮蔽傘と
なるように特に光入射側（これはＥＰＲＯＭからパツケ
ージの透孔窓に面する側）６へ延長するとＰｎ接合容量
Ｃ部に光が入射することがなくなＢ．電苛の漏洩を防止
することができる。なお７′はＭＯＳＦＥＴ回路の例え
ばゲート電極の延長部である多結晶シリコン電極である
。しかしこの方式で光を完全に遮蔽するには延長部を相
当に大としなければならない。たとえば、フイールド酸
化膜３の厚みとＰＳＧ絶縁層５の厚みの和をａとＬ延長
部の長さつまｂフィールド酸化膜３の端から電極配線７
の端までの長さをｂとすると、該厚みａと長さｂとの比
がｂ／ａ≧７以上にすると、入射光は接合容量部１に到
達するまでに基板２と酸化膜３との界面および電極配線
ｒと絶縁層５との界面で多数回反射することになｂ、こ
の間減衰を受けて実質的に無害になることが確められた
が、ｂ／ａ≧７という条件は集積度をかなわ低下する。
具体例を示すと、基板２の酸化膜３の厚みを６０００〔
λ〕、絶縁層５の厚みを８０００〔ｂとすると、厚みａ
は１．４〔μｍ〕、従つて電極配線７の延長部の長さｂ
は１０〔μｍ〕以上となる。
入射すると該接合容量部１において電子．ホール対が発
生し、該容量部１Ｖｃ電荷が充電されていれば該電荷と
再結合してこれを消滅させる。つまｂ接合容量の充電電
荷の漏洩が生じることになる。この電荷漏洩は第２図に
示すように、電極配線７を拡散層４に対する光遮蔽傘と
なるように特に光入射側（これはＥＰＲＯＭからパツケ
ージの透孔窓に面する側）６へ延長するとＰｎ接合容量
Ｃ部に光が入射することがなくなＢ．電苛の漏洩を防止
することができる。なお７′はＭＯＳＦＥＴ回路の例え
ばゲート電極の延長部である多結晶シリコン電極である
。しかしこの方式で光を完全に遮蔽するには延長部を相
当に大としなければならない。たとえば、フイールド酸
化膜３の厚みとＰＳＧ絶縁層５の厚みの和をａとＬ延長
部の長さつまｂフィールド酸化膜３の端から電極配線７
の端までの長さをｂとすると、該厚みａと長さｂとの比
がｂ／ａ≧７以上にすると、入射光は接合容量部１に到
達するまでに基板２と酸化膜３との界面および電極配線
ｒと絶縁層５との界面で多数回反射することになｂ、こ
の間減衰を受けて実質的に無害になることが確められた
が、ｂ／ａ≧７という条件は集積度をかなわ低下する。
具体例を示すと、基板２の酸化膜３の厚みを６０００〔
λ〕、絶縁層５の厚みを８０００〔ｂとすると、厚みａ
は１．４〔μｍ〕、従つて電極配線７の延長部の長さｂ
は１０〔μｍ〕以上となる。
本発明は可及的に短い延長部で充分な遮光効果を得よう
とするものでその実施例を第３図乃至第５図に示す。こ
れらの図では第１図、第２図と同様部分には同一符号を
付してあも先ず第３図において、５は前記のＰＳＧなど
からなる絶縁層であシ、この絶縁層５を拡散層４の外側
に｝いて本例では表面から下部の酸化膜３方向に向つて
エツチングして窓開きし、その部分に電極配線７を落し
て遮光部分として垂下部７ａを形成する。
とするものでその実施例を第３図乃至第５図に示す。こ
れらの図では第１図、第２図と同様部分には同一符号を
付してあも先ず第３図において、５は前記のＰＳＧなど
からなる絶縁層であシ、この絶縁層５を拡散層４の外側
に｝いて本例では表面から下部の酸化膜３方向に向つて
エツチングして窓開きし、その部分に電極配線７を落し
て遮光部分として垂下部７ａを形成する。
具体的には絶縁層５に対して拡散層４およびフイールド
酸化膜３への窓開きをしたのちアルミニウムの蒸着を行
ない、それをパターニングして図示形状の電極配線７を
造る、な卦この際、該窓部の酸化膜６上にダミーとして
多結晶シリコン（ＰＯｌｙ−Ｓｉ）層８を設けてもよい
。多結晶シリコン層８は光遮蔽に対してはさほど効果的
ではないが、シリコンゲート形成のために多結晶シリコ
ンが被着されるので、これを遮光部に残しておくもので
ある。この構造によれば、光νは垂下遮光部７ａにより
反射されて侵入を阻止され、接合容量Ｃ部分に入射する
光は多結晶シリコン層８と基板２の間のフイールド絶縁
膜３を多重反射しながら入つたものに過ぎなくなる。即
ち光の入射路は、電極配線７の延長長さに関係なく、フ
イールド酸化膜３の厚み部のみとなり、集積度を低下す
ることなく有効な遮光が行なえる。次に第４図では垂下
部を第３図に比べて途中まで形成したものである。
酸化膜３への窓開きをしたのちアルミニウムの蒸着を行
ない、それをパターニングして図示形状の電極配線７を
造る、な卦この際、該窓部の酸化膜６上にダミーとして
多結晶シリコン（ＰＯｌｙ−Ｓｉ）層８を設けてもよい
。多結晶シリコン層８は光遮蔽に対してはさほど効果的
ではないが、シリコンゲート形成のために多結晶シリコ
ンが被着されるので、これを遮光部に残しておくもので
ある。この構造によれば、光νは垂下遮光部７ａにより
反射されて侵入を阻止され、接合容量Ｃ部分に入射する
光は多結晶シリコン層８と基板２の間のフイールド絶縁
膜３を多重反射しながら入つたものに過ぎなくなる。即
ち光の入射路は、電極配線７の延長長さに関係なく、フ
イールド酸化膜３の厚み部のみとなり、集積度を低下す
ることなく有効な遮光が行なえる。次に第４図では垂下
部を第３図に比べて途中まで形成したものである。
即ち５ａは光入射側の酸化膜３上に位置する絶縁層５に
表面から中央部位まで窓開きされた窒部、７ｂは窒部５
ａの内部に被着されて垂下部を作る電極配線の遮光部で
あ翫か＼る構造でも垂下部Ｒｂが侵入光に対する反射体
となｂ、接合容量Ｃ部分への光の侵入を阻止する。な訃
この構造では基板表面と垂下部底との間の光侵入路が大
きいから、垂下部から光入射側６へ更に水平に延長する
部分７ｅをや＼長くするとよい。また第５図は垂下部を
ほマ基板表面まで垂下させた実施例を示す。
表面から中央部位まで窓開きされた窒部、７ｂは窒部５
ａの内部に被着されて垂下部を作る電極配線の遮光部で
あ翫か＼る構造でも垂下部Ｒｂが侵入光に対する反射体
となｂ、接合容量Ｃ部分への光の侵入を阻止する。な訃
この構造では基板表面と垂下部底との間の光侵入路が大
きいから、垂下部から光入射側６へ更に水平に延長する
部分７ｅをや＼長くするとよい。また第５図は垂下部を
ほマ基板表面まで垂下させた実施例を示す。
７ｄはその光遮蔽用の垂下部である。
この場合の垂下部７ｄの下部のフイールド酸化膜３は除
去されて卦ｂ、この除去した部分に例えばシリコンゲー
トのＭＯＳダイオードのようにゲート絶縁膜９卦よび多
結晶シリコン電極８を形成する。この場合は、前記実施
例とは異なり遮光部と基板とをほマ隙間なく完全に覆う
ことができるので、光の進入の恐れが非常に少なくな？
多結晶シリコン電極８が基板２と共に構成するＭＯＳキ
ヤパシタの容量は、勿論接合容量ｅに加えて利用するこ
とができる。また基板２をエツチングして溝を作ｂ垂下
部７ｄの先端に絶縁膜９を介して該溝内に収まるように
してもよ鴨第６図は、電極配線７の垂下遮光部のように
光を反射して侵入阻止する構成とは異なり、入射光をミ
ラー効果により多数回反射させて減衰させるものであり
、この方法でも接合容量ｃ部分への入射光阻止を行なう
ことができる。
去されて卦ｂ、この除去した部分に例えばシリコンゲー
トのＭＯＳダイオードのようにゲート絶縁膜９卦よび多
結晶シリコン電極８を形成する。この場合は、前記実施
例とは異なり遮光部と基板とをほマ隙間なく完全に覆う
ことができるので、光の進入の恐れが非常に少なくな？
多結晶シリコン電極８が基板２と共に構成するＭＯＳキ
ヤパシタの容量は、勿論接合容量ｅに加えて利用するこ
とができる。また基板２をエツチングして溝を作ｂ垂下
部７ｄの先端に絶縁膜９を介して該溝内に収まるように
してもよ鴨第６図は、電極配線７の垂下遮光部のように
光を反射して侵入阻止する構成とは異なり、入射光をミ
ラー効果により多数回反射させて減衰させるものであり
、この方法でも接合容量ｃ部分への入射光阻止を行なう
ことができる。
１０は例えば多結晶シリコンからなる光反射膜である。
この反射膜１０は図の左方つまり光入射側６のフィール
ド酸化膜３上で、かつ該酸化膜３と絶縁層５との間に被
着形成されている。また、この光反射膜部分の絶縁層５
上に電極配線ｒを延長させておく。従つて入射光νは絶
縁層５を通つて反射膜１０の上面に入射し、そこで反射
して上部の電極配線７の延長部に向い、そこでまた反射
して再度反射膜１０方向へ向い、以後このサイクルを繰
ｂ返しつつ接合容量ｃ部分へ入射するが、多重反射の過
程で充分に減衰Ｌ１実害はなくなる。な卦反射膜１０が
小型のものであるとν゛で示す入射光も有り得、この光
ν５は酸化膜３と基板２との界面にあたつて反射膜１０
の下面方向へ反射し、さらに減衰しながら再度前記界面
へ向つて反射し、以後このサイクルを繰ｂ返すが、これ
も充分な減衰を受ける。このように本発明の半導体装置
によるときは、従来用いられていた電極配線を延長Ｌそ
れに垂下部を作つてこれを光遮蔽部材として利用するの
で、次のような効果が得られる。１結合容量部への光入
射を効果的に阻止することができ、このため接合容量に
蓄積された電荷が長時間保持されることができ、ブート
ストラツプ回路などが有効に動作することができる。
ド酸化膜３上で、かつ該酸化膜３と絶縁層５との間に被
着形成されている。また、この光反射膜部分の絶縁層５
上に電極配線ｒを延長させておく。従つて入射光νは絶
縁層５を通つて反射膜１０の上面に入射し、そこで反射
して上部の電極配線７の延長部に向い、そこでまた反射
して再度反射膜１０方向へ向い、以後このサイクルを繰
ｂ返しつつ接合容量ｃ部分へ入射するが、多重反射の過
程で充分に減衰Ｌ１実害はなくなる。な卦反射膜１０が
小型のものであるとν゛で示す入射光も有り得、この光
ν５は酸化膜３と基板２との界面にあたつて反射膜１０
の下面方向へ反射し、さらに減衰しながら再度前記界面
へ向つて反射し、以後このサイクルを繰ｂ返すが、これ
も充分な減衰を受ける。このように本発明の半導体装置
によるときは、従来用いられていた電極配線を延長Ｌそ
れに垂下部を作つてこれを光遮蔽部材として利用するの
で、次のような効果が得られる。１結合容量部への光入
射を効果的に阻止することができ、このため接合容量に
蓄積された電荷が長時間保持されることができ、ブート
ストラツプ回路などが有効に動作することができる。
２遮光部が垂下しているので、電極配線延長部を長くし
なくても有効に遮光することができ、集積度を低下する
ことがない。
なくても有効に遮光することができ、集積度を低下する
ことがない。
な｝、以上の実施例にあつては、容量部を主として半導
体基板と該半導体基板中に拡散形成された反対導電型領
域との接合容量から構成する例について揚げたが、本発
明はもちろんこれに限定されず、誘電体を半導体基板表
面の絶縁層で構成Ｌ該絶縁層上に形成される電極とこれ
に対応する半導体基板とをもつて容量部を形成してもよ
い。この場合には、該電極が接続される半導体領域例え
ばＭＯＳトランジスタのソース領域を覆つて本発明に係
る光遮蔽用電極配線を形成すればよい。
体基板と該半導体基板中に拡散形成された反対導電型領
域との接合容量から構成する例について揚げたが、本発
明はもちろんこれに限定されず、誘電体を半導体基板表
面の絶縁層で構成Ｌ該絶縁層上に形成される電極とこれ
に対応する半導体基板とをもつて容量部を形成してもよ
い。この場合には、該電極が接続される半導体領域例え
ばＭＯＳトランジスタのソース領域を覆つて本発明に係
る光遮蔽用電極配線を形成すればよい。
第１図はＥＰＲＯＭの接合容量部で生ずる問題を説明す
る図、第２図及び第６図はその解決手段の例を示す説明
図、第３図〜第５図は本発明装置の実施例を示す断面図
、第７図はブートストラツプ回路の回路図である。 １・・・・・・接合容量部、３・・・・・・酸化膜、４
・・・・・・拡散層、５・・・・・・絶縁層、６・・・
・・・光入射側、７・・・・・・電極配線、７ａ，７ｂ
，７ｄ・・・・・・垂下部、ν・・・・・・光、Ｃ・・
・・・・接合容量。
る図、第２図及び第６図はその解決手段の例を示す説明
図、第３図〜第５図は本発明装置の実施例を示す断面図
、第７図はブートストラツプ回路の回路図である。 １・・・・・・接合容量部、３・・・・・・酸化膜、４
・・・・・・拡散層、５・・・・・・絶縁層、６・・・
・・・光入射側、７・・・・・・電極配線、７ａ，７ｂ
，７ｄ・・・・・・垂下部、ν・・・・・・光、Ｃ・・
・・・・接合容量。
Claims (1)
- １ 半導体基板に表面が透光性絶縁層で覆われた容量部
を持つ、光照射を受ける半導体装置において、前記容量
部に接続される電極配線を前記絶縁層上で光の入射側に
延長して、前記容量部を構成する半導体不純物領域を覆
う遮光部材とし、かつ少なくとも前記不純物領域の外側
で、延長された前記電極配線に垂下遮光部を持たせたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54138535A JPS593858B2 (ja) | 1979-10-26 | 1979-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54138535A JPS593858B2 (ja) | 1979-10-26 | 1979-10-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662371A JPS5662371A (en) | 1981-05-28 |
| JPS593858B2 true JPS593858B2 (ja) | 1984-01-26 |
Family
ID=15224417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54138535A Expired JPS593858B2 (ja) | 1979-10-26 | 1979-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593858B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0112417A1 (en) * | 1982-12-22 | 1984-07-04 | International Business Machines Corporation | Semiconductor integrated display and method of making same |
| JPS6236869A (ja) * | 1985-08-12 | 1987-02-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1979
- 1979-10-26 JP JP54138535A patent/JPS593858B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662371A (en) | 1981-05-28 |
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