JPS6337506B2 - - Google Patents
Info
- Publication number
- JPS6337506B2 JPS6337506B2 JP53137480A JP13748078A JPS6337506B2 JP S6337506 B2 JPS6337506 B2 JP S6337506B2 JP 53137480 A JP53137480 A JP 53137480A JP 13748078 A JP13748078 A JP 13748078A JP S6337506 B2 JPS6337506 B2 JP S6337506B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- diffusion layer
- polycrystalline silicon
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000009792 diffusion process Methods 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は縦型の接合型電界効果素子を用いたメ
モリに関するものである。
モリに関するものである。
従来のかかるメモリーは、第１図に示されるよ
うに、P-シリコン基板１にN+型の埋込み層２を
有し、その上にエピタキシヤル成長されたN-シ
リコン層４を有し、このN-シリコン層４の上部
表面にはP+拡散層６を有し、酸化膜７を介しし
てその上にP+拡散層６間のN-シリコン層４表面
上に不純物を含有する多結晶シリコン配線層８
と、各P+拡散層６を電気的に配線するアルミ配
線層１０とを有している。N+型の埋込み層２は
ビツト線を構成し、多結晶シリコン配線層８はワ
ード線を形成し、これらビツト線とワード線がそ
れぞれ交わる部分上のN-シリコン層４の表面部
が電荷蓄積部を構成している。この電荷蓄積部の
周辺はゲートとして作用するP+拡散層６でそれ
ぞれ囲まれている。P+拡散層６で囲まれる部分
はP+拡散層６に与えるゲート電位もつて空乏層
に完全におおわれるように設計されている。
うに、P-シリコン基板１にN+型の埋込み層２を
有し、その上にエピタキシヤル成長されたN-シ
リコン層４を有し、このN-シリコン層４の上部
表面にはP+拡散層６を有し、酸化膜７を介しし
てその上にP+拡散層６間のN-シリコン層４表面
上に不純物を含有する多結晶シリコン配線層８
と、各P+拡散層６を電気的に配線するアルミ配
線層１０とを有している。N+型の埋込み層２は
ビツト線を構成し、多結晶シリコン配線層８はワ
ード線を形成し、これらビツト線とワード線がそ
れぞれ交わる部分上のN-シリコン層４の表面部
が電荷蓄積部を構成している。この電荷蓄積部の
周辺はゲートとして作用するP+拡散層６でそれ
ぞれ囲まれている。P+拡散層６で囲まれる部分
はP+拡散層６に与えるゲート電位もつて空乏層
に完全におおわれるように設計されている。
このようなメモリーへの情報の書き込みはワー
ド線に正の電圧を印加してP+拡散層６で囲まれ
ている電荷蓄積部の空乏層に窓を開けてビツト線
を接地電位にするとビツト線からワード線側に向
つて電子が流れ電荷蓄積部に電子が蓄積される。
この後ワード線の電圧をより低くして電荷蓄積部
の空乏層を閉じると情報“１”が蓄積される。ビ
ツト線をワード線と同電位にすると電子の流れは
ないので情報“０”が蓄積される。情報の読み出
しはワード線の電位を接地電位にすることによ
り、電荷蓄積部の電子がビツト線に流れ出るの
で、このビツト線から読み出しを行うことができ
る。このようにダイナミツクランダムアクセスメ
モリーの動作をすることができる。
ド線に正の電圧を印加してP+拡散層６で囲まれ
ている電荷蓄積部の空乏層に窓を開けてビツト線
を接地電位にするとビツト線からワード線側に向
つて電子が流れ電荷蓄積部に電子が蓄積される。
この後ワード線の電圧をより低くして電荷蓄積部
の空乏層を閉じると情報“１”が蓄積される。ビ
ツト線をワード線と同電位にすると電子の流れは
ないので情報“０”が蓄積される。情報の読み出
しはワード線の電位を接地電位にすることによ
り、電荷蓄積部の電子がビツト線に流れ出るの
で、このビツト線から読み出しを行うことができ
る。このようにダイナミツクランダムアクセスメ
モリーの動作をすることができる。
縦型の接合型電界効果素子を用いたダイナミツ
クランダムアクセスメモリセルは、素子自体の面
積を小さくできる事、電荷を貯める容量部分が能
動部分に対し縦方向に位置しているかもしくは、
能動素子内にある為に非常に小さくでき、高密度
の集積化が可能である。更に、電荷の読み出し、
及び書き込みが縦方向に半導体バルク中を流れる
キヤリアによつて行われる為に、高速の読み出し
書き込みが可能となる利点を有する。しかし、前
記の如く、読み出し、書き込み電流が縦方向に半
導体バルク中を流れる構造をとる為に、メモリセ
ル内に貯められた電荷を読み出し書き込みする為
の所謂ビツト線が半導体基板内に形成される埋込
み層２で形成されており、この埋込み層２は同じ
導電型のシリコン層４に接しているためにビツト
線間の電気的絶縁が完全になされない欠点があ
る。このため情報の書き込み、読み出しが隣接ビ
ツト線によつて影響を受け、情報の減衰や他の情
報の混入などの欠点がある。
クランダムアクセスメモリセルは、素子自体の面
積を小さくできる事、電荷を貯める容量部分が能
動部分に対し縦方向に位置しているかもしくは、
能動素子内にある為に非常に小さくでき、高密度
の集積化が可能である。更に、電荷の読み出し、
及び書き込みが縦方向に半導体バルク中を流れる
キヤリアによつて行われる為に、高速の読み出し
書き込みが可能となる利点を有する。しかし、前
記の如く、読み出し、書き込み電流が縦方向に半
導体バルク中を流れる構造をとる為に、メモリセ
ル内に貯められた電荷を読み出し書き込みする為
の所謂ビツト線が半導体基板内に形成される埋込
み層２で形成されており、この埋込み層２は同じ
導電型のシリコン層４に接しているためにビツト
線間の電気的絶縁が完全になされない欠点があ
る。このため情報の書き込み、読み出しが隣接ビ
ツト線によつて影響を受け、情報の減衰や他の情
報の混入などの欠点がある。
本発明の目的は上記の如く、埋込み層により形
成されたビツト線間の電気的絶縁が完全にとれた
接合型電界効果素子メモリセルを提供する事であ
る。
成されたビツト線間の電気的絶縁が完全にとれた
接合型電界効果素子メモリセルを提供する事であ
る。
本発明の接合型電界効果素子メモリは、ビツト
線となる埋込み拡散層が形成されている半導体基
板の上には、単結晶半導体層が、又埋込み拡散層
以外の半導体基板上には多結晶半導体層が成長さ
れている構造をとる。
線となる埋込み拡散層が形成されている半導体基
板の上には、単結晶半導体層が、又埋込み拡散層
以外の半導体基板上には多結晶半導体層が成長さ
れている構造をとる。
この本発明の接合型電界効果素子メモリに於い
ては、半導体基板とビツト線となる埋込み拡散層
はＰ―Ｎ接合により電気的に絶縁され、又、半導
体基板上に成長された半導体層を通しての電気的
導通は、多結晶半導体層により阻止される。従つ
てビツト線間の電気的絶縁が完全に保たれるとい
う大きな利点をもつ。
ては、半導体基板とビツト線となる埋込み拡散層
はＰ―Ｎ接合により電気的に絶縁され、又、半導
体基板上に成長された半導体層を通しての電気的
導通は、多結晶半導体層により阻止される。従つ
てビツト線間の電気的絶縁が完全に保たれるとい
う大きな利点をもつ。
次に本発明をよりよく理解するために、図面を
用いてより詳細に説明する。
用いてより詳細に説明する。
第２図は本発明の第１の実施例を説明する為に
製造工程順に示した断面図である。本発明の第１
の実施例は第１図ａに示すように先づ、P-シリ
コン基板１０１の表面部分にビツト線となる埋込
みN+不純物拡散層１０２が形成され、その拡散
層１０２が形成されている部分以外のP-シリコ
ン基板１０１の表面部にはシリコン酸化膜１０
３，１０３′が形成される。次に同図ｂに示すよ
うに半導体基板１０１上にＮ型でかつ高比抵抗の
半導体層をエピタキシアル成長させると、N+埋
込み拡散層１０２の上にはN-層１０４，１０
４′が成長し、又、シリコン酸化膜１０３，１０
３′，１０３″上には多結晶シリコン１０５，１０
５′，１０５″が成長する。その後同図ｃに示すよ
うに、多結晶シリコン１０５，１０５′，１０
５″の内部で、かつN-層１０４，１０４′に接し
てP+拡散層１０６，１０６″…が形成され、最後
に同図ｄに示すようにシリコン酸化膜１０７を介
してN-シリコン１０４，１０４′上に不純物を拡
散した多結晶シリコンの配線１０８，１０８′、
その多結晶シリコンの配線１０８，１０８′上を
シリコン酸化膜１０９，１０９′を介して走り、
ゲート１０６，１０６′に接続するアルミ配線１
１０を形成してなる。P+拡散層１０６はN-シリ
コン１０４を囲うように形成される。P+拡散層
１０６からの空乏層がP+拡散層１０６に電位を
加えなくともN-シリコン１０４を十分空乏層で
おおい得る時にはアルミ配線１１０はあえて必要
ない。またシリコン酸化膜１０７のN-シリコン
層１０４上は他よりも薄くなされている。
製造工程順に示した断面図である。本発明の第１
の実施例は第１図ａに示すように先づ、P-シリ
コン基板１０１の表面部分にビツト線となる埋込
みN+不純物拡散層１０２が形成され、その拡散
層１０２が形成されている部分以外のP-シリコ
ン基板１０１の表面部にはシリコン酸化膜１０
３，１０３′が形成される。次に同図ｂに示すよ
うに半導体基板１０１上にＮ型でかつ高比抵抗の
半導体層をエピタキシアル成長させると、N+埋
込み拡散層１０２の上にはN-層１０４，１０
４′が成長し、又、シリコン酸化膜１０３，１０
３′，１０３″上には多結晶シリコン１０５，１０
５′，１０５″が成長する。その後同図ｃに示すよ
うに、多結晶シリコン１０５，１０５′，１０
５″の内部で、かつN-層１０４，１０４′に接し
てP+拡散層１０６，１０６″…が形成され、最後
に同図ｄに示すようにシリコン酸化膜１０７を介
してN-シリコン１０４，１０４′上に不純物を拡
散した多結晶シリコンの配線１０８，１０８′、
その多結晶シリコンの配線１０８，１０８′上を
シリコン酸化膜１０９，１０９′を介して走り、
ゲート１０６，１０６′に接続するアルミ配線１
１０を形成してなる。P+拡散層１０６はN-シリ
コン１０４を囲うように形成される。P+拡散層
１０６からの空乏層がP+拡散層１０６に電位を
加えなくともN-シリコン１０４を十分空乏層で
おおい得る時にはアルミ配線１１０はあえて必要
ない。またシリコン酸化膜１０７のN-シリコン
層１０４上は他よりも薄くなされている。
この本発明の第１の実施例に於いては、ビツト
線となる埋込み不純物拡散層１０２，１０２′は、
P-シリコン基板１０１との間はＰ―ｎ接合によ
り電気的に絶縁され、又、シリコン酸化膜１０
３，１０３′，１０３″より上の部分では多結晶シ
リコン１０５′により絶縁される。他のビツト線
相互も同様にP-シリコン基板１０１との間のＰ
―ｎ接合と多結晶シリコンで絶縁される。従つて
本実施例の接合型電界効果素子メモリに於いては
ビツト線が完全に絶縁されている為、ビツト線に
検出された信号が漏れて減衰したり、又、他のメ
モリセルにつながるビツト線の信号と混つてしま
うという事がないという大きな利点を有する。更
にP+不純物拡散層１０６，１０６′…は多孔質シ
リコン１０５，１０５′…中に形成されているの
でP+不純物拡散層１０６，１０６′…のもつ接合
容量が極端に小さくなりP+不純物拡散層１０６，
１０６′…の電位を変化させるのが容易になると
いう利点も有する。
線となる埋込み不純物拡散層１０２，１０２′は、
P-シリコン基板１０１との間はＰ―ｎ接合によ
り電気的に絶縁され、又、シリコン酸化膜１０
３，１０３′，１０３″より上の部分では多結晶シ
リコン１０５′により絶縁される。他のビツト線
相互も同様にP-シリコン基板１０１との間のＰ
―ｎ接合と多結晶シリコンで絶縁される。従つて
本実施例の接合型電界効果素子メモリに於いては
ビツト線が完全に絶縁されている為、ビツト線に
検出された信号が漏れて減衰したり、又、他のメ
モリセルにつながるビツト線の信号と混つてしま
うという事がないという大きな利点を有する。更
にP+不純物拡散層１０６，１０６′…は多孔質シ
リコン１０５，１０５′…中に形成されているの
でP+不純物拡散層１０６，１０６′…のもつ接合
容量が極端に小さくなりP+不純物拡散層１０６，
１０６′…の電位を変化させるのが容易になると
いう利点も有する。
第３図は本発明の第２の実施例を説明するため
の断面図である。この第２の実施例に於いては、
第１図と同じ部分は同じ番号で示すが、P-シリ
コン基板１０１上のシリコン酸化膜２０３，２０
３′…はN+不純物拡散層１０２からはなれて、そ
れをとり囲むように形成される。従つて、そのシ
リコン酸化膜２０３，２０３′…上に形成される
多結晶シリコン２０５，２０５′…もN+不純物拡
散層１０２の巾よりも離れて存在する。この様に
するとシリコン酸化膜１０７，１０７′の下に貯
められる電荷量を大きくする事が可能である。
の断面図である。この第２の実施例に於いては、
第１図と同じ部分は同じ番号で示すが、P-シリ
コン基板１０１上のシリコン酸化膜２０３，２０
３′…はN+不純物拡散層１０２からはなれて、そ
れをとり囲むように形成される。従つて、そのシ
リコン酸化膜２０３，２０３′…上に形成される
多結晶シリコン２０５，２０５′…もN+不純物拡
散層１０２の巾よりも離れて存在する。この様に
するとシリコン酸化膜１０７，１０７′の下に貯
められる電荷量を大きくする事が可能である。
第４図は本発明の第３の実施例を説明するため
の断面図である。この第２の実施例に於いては、
第１図と同じ部分は同じ番号で示すが、P-シリ
コン基板１０１上のシリコン酸化膜３０３，３０
３′はN+不純物拡散層１０２上にもある様に形成
される。従つて、そのシリコン酸化膜３０３，３
０３′上に形成される多結晶シリコン３０５，３
０５′も一部がN+不純物拡散層１０２上に位置す
る。この様な本発明の第３の実施例によると、集
積度を向上させる事ができる。
の断面図である。この第２の実施例に於いては、
第１図と同じ部分は同じ番号で示すが、P-シリ
コン基板１０１上のシリコン酸化膜３０３，３０
３′はN+不純物拡散層１０２上にもある様に形成
される。従つて、そのシリコン酸化膜３０３，３
０３′上に形成される多結晶シリコン３０５，３
０５′も一部がN+不純物拡散層１０２上に位置す
る。この様な本発明の第３の実施例によると、集
積度を向上させる事ができる。
尚本発明の実施例の説明に於いてはP+拡散層
１０６，１０６′…は多結晶シリコン１０５，１
０５′…，２０５，２０５′…，３０５，３０５′，
…内に形成されているが、このP+拡散層は多結
晶シリコン層と、N-シリコン層１０４に跨つて
形成されてもよい。この場合にはＰ―ｎ接合の逆
方向リークが少くなり貯められた電荷の保持時間
が長くなるという利点をもつ。
１０６，１０６′…は多結晶シリコン１０５，１
０５′…，２０５，２０５′…，３０５，３０５′，
…内に形成されているが、このP+拡散層は多結
晶シリコン層と、N-シリコン層１０４に跨つて
形成されてもよい。この場合にはＰ―ｎ接合の逆
方向リークが少くなり貯められた電荷の保持時間
が長くなるという利点をもつ。
第１図は従来の縦型電界効果素子を用いたメモ
リーの断面図である。第２図ａ〜ｄは本発明の第
１の実施例を説明するための各製造工程に於ける
断面図、第３，４図はそれぞれ本発明の第２，３
の実施を示す断面図である。 １０１……p-シリコン基板、１０２，１０
２′……埋込みN+不純物拡散層、１０３，１０
３′，１０３″，１０７，１０７′，１０９，１０
９′，２０３，２０３′，３０３，３０３′……シ
リコン酸化膜、１０４，１０４′……N-シリコン
層、１０５，１０５′，１０５″，２０５，２０
５′…，３０５，３０５′……多結晶シリコン、１
０６，１０６′，１０６″，１０６……P+拡散
層、１０８，１０８′……不純物が拡散された多
結晶シリコン、１１０……アルミ配線である。
リーの断面図である。第２図ａ〜ｄは本発明の第
１の実施例を説明するための各製造工程に於ける
断面図、第３，４図はそれぞれ本発明の第２，３
の実施を示す断面図である。 １０１……p-シリコン基板、１０２，１０
２′……埋込みN+不純物拡散層、１０３，１０
３′，１０３″，１０７，１０７′，１０９，１０
９′，２０３，２０３′，３０３，３０３′……シ
リコン酸化膜、１０４，１０４′……N-シリコン
層、１０５，１０５′，１０５″，２０５，２０
５′…，３０５，３０５′……多結晶シリコン、１
０６，１０６′，１０６″，１０６……P+拡散
層、１０８，１０８′……不純物が拡散された多
結晶シリコン、１１０……アルミ配線である。
Claims (1)
- １ 一導電型の半導体基板の所定領域に、その半
導体基板と逆の導電型の不純物拡散層が形成さ
れ、その不純物拡散層の少くとも一部の表面上に
前記逆の導電型の単結晶半導体層が形成され、該
単結晶半導体層間に該単結晶半導体層を囲む様に
多結晶シリコン層が形成され該多結晶シリコン層
の前記単結晶半導体層に隣接する領域に前記一導
電型の領域が該単結晶半導体層の側面に接して形
成され、前記単結晶半導体層上に該単結晶半導体
層と電気的に絶縁して配線層が形成されているこ
とを特徴とする接合型電界効果素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13748078A JPS5563860A (en) | 1978-11-08 | 1978-11-08 | Junction-type field-effect device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13748078A JPS5563860A (en) | 1978-11-08 | 1978-11-08 | Junction-type field-effect device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563860A JPS5563860A (en) | 1980-05-14 |
| JPS6337506B2 true JPS6337506B2 (ja) | 1988-07-26 |
Family
ID=15199604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13748078A Granted JPS5563860A (en) | 1978-11-08 | 1978-11-08 | Junction-type field-effect device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5563860A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600072Y2 (ja) * | 1991-01-16 | 1999-09-27 | 株式会社タムラ製作所 | ラインプリンタにおけるサーマルヘッド支持装置 |
| KR940002835B1 (ko) * | 1991-04-17 | 1994-04-04 | 재단법인 한국전자통신연구소 | 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 |
| JP2008037432A (ja) * | 2006-08-01 | 2008-02-21 | Guruppo Pieta Co Ltd | 注ぎ口器具 |
-
1978
- 1978-11-08 JP JP13748078A patent/JPS5563860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563860A (en) | 1980-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4298962A (en) | Memory | |
| US3811076A (en) | Field effect transistor integrated circuit and memory | |
| US4669062A (en) | Two-tiered dynamic random access memory (DRAM) cell | |
| US4151607A (en) | Semiconductor memory device | |
| CA1059628A (en) | Semiconductor capacitor structure and memory cell and method of making | |
| US4683486A (en) | dRAM cell and array | |
| US4907047A (en) | Semiconductor memory device | |
| JPH0616549B2 (ja) | 半導体集積回路装置 | |
| US4855953A (en) | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same | |
| US4084108A (en) | Integrated circuit device | |
| JP2832998B2 (ja) | 不揮発性ｍｏｓ半導体記憶装置 | |
| JPS60189964A (ja) | 半導体メモリ | |
| US5030586A (en) | Method for manufacturing semiconductor memory device having improved resistance to α particle induced soft errors | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JPS6155258B2 (ja) | ||
| JPH0673368B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6337506B2 (ja) | ||
| JPS6262065B2 (ja) | ||
| JPH0642535B2 (ja) | メモリセルを作成する方法 | |
| JP2936659B2 (ja) | ダイナミック型メモリ装置 | |
| JPS5950102B2 (ja) | 半導体メモリ装置 | |
| US4571607A (en) | Semiconductor device | |
| JPS6138620B2 (ja) | ||
| US4866494A (en) | Semiconductor memory device having a plurality of memory cells of single transistor type | |
| US4250568A (en) | Capacitor semiconductor storage circuit |