JPS5937739Y2 - 信号積分装置 - Google Patents
信号積分装置Info
- Publication number
- JPS5937739Y2 JPS5937739Y2 JP11720976U JP11720976U JPS5937739Y2 JP S5937739 Y2 JPS5937739 Y2 JP S5937739Y2 JP 11720976 U JP11720976 U JP 11720976U JP 11720976 U JP11720976 U JP 11720976U JP S5937739 Y2 JPS5937739 Y2 JP S5937739Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- input signal
- output
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Radar Systems Or Details Thereof (AREA)
- Noise Elimination (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
本考案は、例えばレーダ信号処理装置に用いられる信号
積分装置の改良に関する。
積分装置の改良に関する。
測定ばレーダビデオの如くレーダトリガに同期して限ら
れたヒツト数の信号が雑音に重畳して得られるような場
合、雑音に重畳した信号を有効に検出する手段として信
号積分装置が用いられている。
れたヒツト数の信号が雑音に重畳して得られるような場
合、雑音に重畳した信号を有効に検出する手段として信
号積分装置が用いられている。
これは雑音がランダムであるのに対して信号はトリガに
同期しており、従ってトリガ毎に得られる信号に相関が
あるという特徴に着目し、信号の累積演算を行ない信号
のみを増強する技術である。
同期しており、従ってトリガ毎に得られる信号に相関が
あるという特徴に着目し、信号の累積演算を行ない信号
のみを増強する技術である。
ところで従来の信号積分装置は第１図に示すように構成
されていた。
されていた。
即ちトリガに同期しＮ周期連続して発生する入力信号は
加算器１１の一方入力となり、この加算器１１の出力信
号は遅延装置１２により１周期だけ遅延され、この遅延
出力信号は帰還係数設定用演舞回路１３により一定数倍
されたのち、前記加算器１１の他方入力となり次の周期
の入力信号と加算される。
加算器１１の一方入力となり、この加算器１１の出力信
号は遅延装置１２により１周期だけ遅延され、この遅延
出力信号は帰還係数設定用演舞回路１３により一定数倍
されたのち、前記加算器１１の他方入力となり次の周期
の入力信号と加算される。
この信号処理過程の繰り返しにより周期的信号が増強さ
れる。
れる。
したがって第２図ａに示すような入力信号の場合、積分
装置の出力信号は第２ｊＪｂに示すようになる。
装置の出力信号は第２ｊＪｂに示すようになる。
即ち入力は指数函数的に増強されて出力され、帰還係数
をＫとすれば入力信号のＮ回目にば）二貰ゞ倍１で増加
し、入力がなくなると出力は指数函数的に減少する。
をＫとすれば入力信号のＮ回目にば）二貰ゞ倍１で増加
し、入力がなくなると出力は指数函数的に減少する。
しかしながらこの従来方式の信号積分においては、信号
の最大振陥そのものは増強されるが、出力が入力に比べ
て時間的に遅れ、また出力の信号幅も広くなってし１う
欠点があった。
の最大振陥そのものは増強されるが、出力が入力に比べ
て時間的に遅れ、また出力の信号幅も広くなってし１う
欠点があった。
本考案は上記の事情に鑑みてなされたもので、入力信号
に対する出力信号の時間的ずれ、信号幅の広がりを少な
くし得る信号積分装置を提供するものである。
に対する出力信号の時間的ずれ、信号幅の広がりを少な
くし得る信号積分装置を提供するものである。
以下図面を参照して本考案の一実施例を詳細に説明する
。
。
第３図に示す信号積分装置は第１図を参照して前述した
従来の信号積分装置に比べて帰還制御回路３１を付加し
、この回路３１により演算回路３３の定数を信号の状況
に応じて制御する点が異なり、その他は同じであるから
第３図中第１図と同一部分は同一符号を付してその説明
を省略する。
従来の信号積分装置に比べて帰還制御回路３１を付加し
、この回路３１により演算回路３３の定数を信号の状況
に応じて制御する点が異なり、その他は同じであるから
第３図中第１図と同一部分は同一符号を付してその説明
を省略する。
上記帰還制御回路３１は、第４図ａ［示すような入力信
号の信号レベルを比較回路３２によりある基準値と比較
する。
号の信号レベルを比較回路３２によりある基準値と比較
する。
そして入力信号レベル≧基準値と判定したとき比較回路
３２は例えば第４図ｂに示すようなパルスを発生し、演
算回路３３の帰還係数Ｋが第４図Ｃに示すようにに２に
なるように可変制御する。
３２は例えば第４図ｂに示すようなパルスを発生し、演
算回路３３の帰還係数Ｋが第４図Ｃに示すようにに２に
なるように可変制御する。
これに対して入力信号レベル〈基準値と判定したとき比
較回路３２はパルスを発生せず、このとき前記ＫがＫｌ
となるように制御する。
較回路３２はパルスを発生せず、このとき前記ＫがＫｌ
となるように制御する。
この場合、Ｋ１ （Ｋ２ の関係にある。したがって
入力信号≧基準値の場合、即ち第５図ａに示すよウニ周
期性を有する入力信号が導かれて累積される過程では、
Ｋは大きい値に２に設定されているので、第５図すに示
すように積分出力の立上りが急峻である。
入力信号≧基準値の場合、即ち第５図ａに示すよウニ周
期性を有する入力信号が導かれて累積される過程では、
Ｋは大きい値に２に設定されているので、第５図すに示
すように積分出力の立上りが急峻である。
なお前記信号積分装置はＫを大きくすると出力の立上り
が急峻になり、且つ立下りは緩やかになり、Ｋを小さく
すると出力の立下りは早くなり且つ積分効果は低下する
ようになる。
が急峻になり、且つ立下りは緩やかになり、Ｋを小さく
すると出力の立下りは早くなり且つ積分効果は低下する
ようになる。
上記のような急峻な立上りで出力が積分されたのち入力
カ撫くなり入力信号〈基準値になると、Ｋは小さい値に
、［設定されるので出力の立下りは早くなる。
カ撫くなり入力信号〈基準値になると、Ｋは小さい値に
、［設定されるので出力の立下りは早くなる。
したがって出力信号は立上り、立下りが急ｅＹｃなり、
入力信号に対する時間的ずれ、信号幅の広がりは少なく
なる。
入力信号に対する時間的ずれ、信号幅の広がりは少なく
なる。
なお、基準値の設定はある一定値に固定してもよいが、
入力信号のレベル変化に応じてアダプティブに制御する
こともできる。
入力信号のレベル変化に応じてアダプティブに制御する
こともできる。
また帰還係数にの制御も入力信号と基準値の１回のみの
比較でなく、数周期にわたる比較を行い、所謂スライデ
ィングウィンド処理を行い、この処理結果により制御し
てもよい。
比較でなく、数周期にわたる比較を行い、所謂スライデ
ィングウィンド処理を行い、この処理結果により制御し
てもよい。
また第６図は帰還制御回路６１における比較回路３２の
基準値として遅延回路１２の出力信号を定数回路６２に
より定数に倍した信号を用いる例を示す。
基準値として遅延回路１２の出力信号を定数回路６２に
より定数に倍した信号を用いる例を示す。
この場合、入力信号≧基準値であると、帰還ループでの
信号減少分以上の大きな入力があって出力信号の立上り
過程であると判定してに−に２となるように制御し、入
力信号〈基準値の場合は出力信号の立下り過程であると
判定してに−に１となるように制御する。
信号減少分以上の大きな入力があって出力信号の立上り
過程であると判定してに−に２となるように制御し、入
力信号〈基準値の場合は出力信号の立下り過程であると
判定してに−に１となるように制御する。
なお第６図中、第３図および第１図と同一部分は同一符
号を付してその説明を省略する。
号を付してその説明を省略する。
上述したように本考案は、入力信号に対する出力信号の
時間的ずれ、信号幅の広がりを少なくし得る信号積分装
置を提供できる。
時間的ずれ、信号幅の広がりを少なくし得る信号積分装
置を提供できる。
第１図は従来の信号積分装置を示すブロックダイヤプラ
ム、第２図ａ、ｂは第１図の動作を説明するために示す
図、第３図は本考案に係る信号積分装置の一実施例を示
すブロックダイヤグラム、第４図ａ乃至Ｃおよび第５図
ａ、ｂは第３図の動作を説明するために示す図、第６図
は本考案の他の実症例を示すブロックダイヤグラムであ
る。 １１−・・・・加算器、１２−・−・・遅延装置、３１
・・・・・・帰還制御回路、３３・・・・・・演算回路
。
ム、第２図ａ、ｂは第１図の動作を説明するために示す
図、第３図は本考案に係る信号積分装置の一実施例を示
すブロックダイヤグラム、第４図ａ乃至Ｃおよび第５図
ａ、ｂは第３図の動作を説明するために示す図、第６図
は本考案の他の実症例を示すブロックダイヤグラムであ
る。 １１−・・・・加算器、１２−・−・・遅延装置、３１
・・・・・・帰還制御回路、３３・・・・・・演算回路
。
Claims (1)
- 一定周期で繰返す入力信号が一方入力として導入される
加算器と、この加算器の出力信号が導入され一周期遅延
させる遅延装置と、この遅延装置の出力信号が導かれ定
数倍して前記加算器の他方入力として出力する演算回路
と、前記入力信号が供給され入力信号レバルが基準レベ
ルより大きい場合は前記演算回路の定数を第１の定数に
設定し前記演算回路の定数を前記第１の定数より小さい
第２の定数に設定する制御回路とを具備することを特徴
とする信号積分装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11720976U JPS5937739Y2 (ja) | 1976-09-01 | 1976-09-01 | 信号積分装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11720976U JPS5937739Y2 (ja) | 1976-09-01 | 1976-09-01 | 信号積分装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5337375U JPS5337375U (ja) | 1978-04-01 |
| JPS5937739Y2 true JPS5937739Y2 (ja) | 1984-10-19 |
Family
ID=28726791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11720976U Expired JPS5937739Y2 (ja) | 1976-09-01 | 1976-09-01 | 信号積分装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937739Y2 (ja) |
-
1976
- 1976-09-01 JP JP11720976U patent/JPS5937739Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5337375U (ja) | 1978-04-01 |
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