JPS5937587B2 - 半導体制御整流装置の制御方法 - Google Patents
半導体制御整流装置の制御方法Info
- Publication number
- JPS5937587B2 JPS5937587B2 JP6351276A JP6351276A JPS5937587B2 JP S5937587 B2 JPS5937587 B2 JP S5937587B2 JP 6351276 A JP6351276 A JP 6351276A JP 6351276 A JP6351276 A JP 6351276A JP S5937587 B2 JPS5937587 B2 JP S5937587B2
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- JP
- Japan
- Prior art keywords
- turn
- gto
- layer
- turned
- controlled rectifier
- Prior art date
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- Rectifiers (AREA)
Description
【発明の詳細な説明】
本発明は高速度でオンオフ可能な半導体制御整流装置の
匍卿方法に関する。
匍卿方法に関する。
従来のゲートターンオフサイリスタ（以下Ｇ、Ｔ、Ｏと
称す）では、オン、オフをするための二つの制御電源を
必要とする。
称す）では、オン、オフをするための二つの制御電源を
必要とする。
したがつて、動作周波数が高くなると制御電力が大とな
る欠点がある。また高周波ＧＴＯを製作するためには、
ターンオフタイムを短かくする必要があり、そのためキ
ャリアのライフタイムキラーを素子内に拡散しなければ
ならず、ＧＴＯのアノード・カソード間の順電圧降下が
大きくなつてしまう欠点がある。特に高周波動作領域で
は、ターンオフ初期における素子内での電力損失が無視
できなくなる。本発明の目的はＧＴＯ素子内での電力損
失が小さく、ＧＴＯを速い繰り返しで、かつ小制御電力
にてオン、オフできる新規な半導体制御整流装置の制御
方法を提供することである。
る欠点がある。また高周波ＧＴＯを製作するためには、
ターンオフタイムを短かくする必要があり、そのためキ
ャリアのライフタイムキラーを素子内に拡散しなければ
ならず、ＧＴＯのアノード・カソード間の順電圧降下が
大きくなつてしまう欠点がある。特に高周波動作領域で
は、ターンオフ初期における素子内での電力損失が無視
できなくなる。本発明の目的はＧＴＯ素子内での電力損
失が小さく、ＧＴＯを速い繰り返しで、かつ小制御電力
にてオン、オフできる新規な半導体制御整流装置の制御
方法を提供することである。
ＧＴＯにターンオフ制御電圧を印加した後、ＪＧＴＯに
電流が流れなくなつても、ＧＴＯ素子内のｎベース層に
はまだ注人キャリアが残存している。
電流が流れなくなつても、ＧＴＯ素子内のｎベース層に
はまだ注人キャリアが残存している。
この残存キャリアは、ターンオフ制御電圧をオフすると
、Ｐベース層を通つてｎエミッタ層に流入しゲート電流
の働きをし、ＧＴＯが再びターｊ ンオンする。したが
つて、ターンオフ制御電圧のパルス幅を変えることによ
り、負荷電流の通電幅を制御できる。最初のターンオン
を除いて、ターンオン制御電圧の印加を必要としない特
長がある。本発明はｎベース層に注入キャリアが残存し
ていワ る時間内で制御する方式であり、非常に速いス
イッチング動作ができる特長がある。また、負荷電流が
オフした後、注入キャリアは素子内の全領域にほゞ同じ
ように残存しているので、ターンオフ制御電圧をオフす
ると、素子内の全領域でほゞ同５ 時にターンオンする
。したがつて、ターンオン初期のスイツチングパワが小
さくなる特長がある。第１図及び第２図に本発明の説明
図を示す。第１図に示すＰｎＰｎ構造のゲートターンオ
フサイリスタ（以下ＧＴＯと略称する）は、ゲートＧが
０ カソードにに対して負電位となるターンオフ制御電
圧を印加した場合、Ｐベース層ＰＢとｎエミッタ層ｎＥ
との境界にあるＪ３接合の全領域に高抵抗の空乏層がほ
ゞ一様に形成される構造にしておく。この点を除いては
通常のサイリスタと同じで”５ ある。以下第１図と第
２図を用いて本発明の動作を説明する。
、Ｐベース層を通つてｎエミッタ層に流入しゲート電流
の働きをし、ＧＴＯが再びターｊ ンオンする。したが
つて、ターンオフ制御電圧のパルス幅を変えることによ
り、負荷電流の通電幅を制御できる。最初のターンオン
を除いて、ターンオン制御電圧の印加を必要としない特
長がある。本発明はｎベース層に注入キャリアが残存し
ていワ る時間内で制御する方式であり、非常に速いス
イッチング動作ができる特長がある。また、負荷電流が
オフした後、注入キャリアは素子内の全領域にほゞ同じ
ように残存しているので、ターンオフ制御電圧をオフす
ると、素子内の全領域でほゞ同５ 時にターンオンする
。したがつて、ターンオン初期のスイツチングパワが小
さくなる特長がある。第１図及び第２図に本発明の説明
図を示す。第１図に示すＰｎＰｎ構造のゲートターンオ
フサイリスタ（以下ＧＴＯと略称する）は、ゲートＧが
０ カソードにに対して負電位となるターンオフ制御電
圧を印加した場合、Ｐベース層ＰＢとｎエミッタ層ｎＥ
との境界にあるＪ３接合の全領域に高抵抗の空乏層がほ
ゞ一様に形成される構造にしておく。この点を除いては
通常のサイリスタと同じで”５ ある。以下第１図と第
２図を用いて本発明の動作を説明する。
第１図に示すように、アノードＡとカリードＫ間に負荷
ＲＬを通して電源Ｅｓを接続すると共に、ゲートＧとカ
ソードＫ間に抵抗現及びスイツチを通してターンオフ制
御電源Ｅ。
ＲＬを通して電源Ｅｓを接続すると共に、ゲートＧとカ
ソードＫ間に抵抗現及びスイツチを通してターンオフ制
御電源Ｅ。
．Ｏｆｆをカソード側が正電位となるように接続してお
く。この状態でゲートＧとカソードＫ間にゲートＧが正
電位となるターンオン制御電圧Ｅ。．Ｏｎ（第２図）を
印加してＧＴＯをターンオンし、ＧＴＯにアノード電流
１Ａ（第２図）を流す。次に任意の時点Ｔ。ｆｆｌでス
イツチを閉じゲートＧとカソードＫ間にゲートＧが負電
位となるターンオフ制御電源電圧！．０ｆｆ（第１図、
第２図）を印加する。この時、Ｊ２，Ｊ，接合近傍に注
入されているキヤリアがゲートＧから制御電源回路を通
つてカソードＫに掃き出されるため、第１図ａに示され
るようにＪ２，Ｊ３接合に高抵抗の空乏層が形成される
。その結果、時間ｔ１ （第２図）でＧＴＯのアノード
に電流１Ａが流れなくなり、ＧＴＯはオフ状態となる。
この時、Ａ−Ｋ間電圧ＶＦＺＥＳ、ゲートＧとカソード
Ｋ間電圧Ｖ。ζＥＯ．Ｏ，ｆとなる。ｎベース層内の注
入キャリア濃度ＱＢに注入してみると、第２図に示すよ
うに時間Ｔ。ｆｆから再結合により減衰してゆき、時間
Ｔ２で零となる。時間ｔ１とＴ２の間にｎベース層内に
残存しているキヤリアの濃度ＱＢ分布を第１図に示す。
次に第１図ｂに示すようにスイツチを開放するとＪ３接
合は電源電圧Ｅ８の印加により順バイアスになる。その
結果、Ｊ，接合に形成されていた高抵抗の空乏層は無く
なり、ｎベース層内に残存している注入キャリアはＰベ
ース層ＰＢを通つてｎエミツタ層ＮＥに流入し（第１図
ｂに示すＩ，）、ゲート電流の働きをして、ＧＴＯがオ
ン状態になる。このように、１度ＧＴＯをターンオンす
れば、後はスイツチをオン・オフさせてターンオフ制御
電源電圧ＥＧ．Ｏｆｆをカソードとゲートとの間に断続
的に印加することにより、ＧＴＯをオン・オフ動作させ
ることができる。この場合、重要なことは、ｎベース層
内に注入キヤリアが残存している時間ｔ１〜Ｔ２間内で
ターンオフ制御電源電圧Ｅ。．Ｏｆｆをオフすることで
ある。この結果本発明によればアノード電流１Ａがオフ
した直後から時間Ｔ２の間の任意の時点でＧＴＯをター
ンオンできるので、非常に速い繰り返しでオン、オフす
ることが可能となる。従来はＧＴＯをターンオンすると
きは、必ず注入キャリアがすべて消滅した状態即ち時間
Ｔ２より遅くＧＴＯをターンオンする方式を採用してい
たため、速いくり返しでオン・オフ動作させることは不
可能であつた。従来の方式でＧＴＯを時間Ｔ２よりも速
い繰り返しでターンオン、ターンオフできるようにする
ためには、ＧＴＯ素子内にライフタイムキラ一をさらに
多量に拡散して、ターンオフタイムを短かくする必要が
ある。その結果、ＧＴＯ素子内での順電圧降下が高くな
つてしまう。一方本発明によれば、上述したように従来
のＧＴＯを用いて、従来の方式に比べて非常に速い繰り
返しでターンオン、オフできる。向、本発明でＥ。．Ｏ
ｆｆをオン・オフするスイツチとしては、公知のバイポ
ーラトランジスタ、電界効果トランジスタ等が使用でき
る。
く。この状態でゲートＧとカソードＫ間にゲートＧが正
電位となるターンオン制御電圧Ｅ。．Ｏｎ（第２図）を
印加してＧＴＯをターンオンし、ＧＴＯにアノード電流
１Ａ（第２図）を流す。次に任意の時点Ｔ。ｆｆｌでス
イツチを閉じゲートＧとカソードＫ間にゲートＧが負電
位となるターンオフ制御電源電圧！．０ｆｆ（第１図、
第２図）を印加する。この時、Ｊ２，Ｊ，接合近傍に注
入されているキヤリアがゲートＧから制御電源回路を通
つてカソードＫに掃き出されるため、第１図ａに示され
るようにＪ２，Ｊ３接合に高抵抗の空乏層が形成される
。その結果、時間ｔ１ （第２図）でＧＴＯのアノード
に電流１Ａが流れなくなり、ＧＴＯはオフ状態となる。
この時、Ａ−Ｋ間電圧ＶＦＺＥＳ、ゲートＧとカソード
Ｋ間電圧Ｖ。ζＥＯ．Ｏ，ｆとなる。ｎベース層内の注
入キャリア濃度ＱＢに注入してみると、第２図に示すよ
うに時間Ｔ。ｆｆから再結合により減衰してゆき、時間
Ｔ２で零となる。時間ｔ１とＴ２の間にｎベース層内に
残存しているキヤリアの濃度ＱＢ分布を第１図に示す。
次に第１図ｂに示すようにスイツチを開放するとＪ３接
合は電源電圧Ｅ８の印加により順バイアスになる。その
結果、Ｊ，接合に形成されていた高抵抗の空乏層は無く
なり、ｎベース層内に残存している注入キャリアはＰベ
ース層ＰＢを通つてｎエミツタ層ＮＥに流入し（第１図
ｂに示すＩ，）、ゲート電流の働きをして、ＧＴＯがオ
ン状態になる。このように、１度ＧＴＯをターンオンす
れば、後はスイツチをオン・オフさせてターンオフ制御
電源電圧ＥＧ．Ｏｆｆをカソードとゲートとの間に断続
的に印加することにより、ＧＴＯをオン・オフ動作させ
ることができる。この場合、重要なことは、ｎベース層
内に注入キヤリアが残存している時間ｔ１〜Ｔ２間内で
ターンオフ制御電源電圧Ｅ。．Ｏｆｆをオフすることで
ある。この結果本発明によればアノード電流１Ａがオフ
した直後から時間Ｔ２の間の任意の時点でＧＴＯをター
ンオンできるので、非常に速い繰り返しでオン、オフす
ることが可能となる。従来はＧＴＯをターンオンすると
きは、必ず注入キャリアがすべて消滅した状態即ち時間
Ｔ２より遅くＧＴＯをターンオンする方式を採用してい
たため、速いくり返しでオン・オフ動作させることは不
可能であつた。従来の方式でＧＴＯを時間Ｔ２よりも速
い繰り返しでターンオン、ターンオフできるようにする
ためには、ＧＴＯ素子内にライフタイムキラ一をさらに
多量に拡散して、ターンオフタイムを短かくする必要が
ある。その結果、ＧＴＯ素子内での順電圧降下が高くな
つてしまう。一方本発明によれば、上述したように従来
のＧＴＯを用いて、従来の方式に比べて非常に速い繰り
返しでターンオン、オフできる。向、本発明でＥ。．Ｏ
ｆｆをオン・オフするスイツチとしては、公知のバイポ
ーラトランジスタ、電界効果トランジスタ等が使用でき
る。
第１図は本発明の動作を説明するためにＧＴＯの残存キ
ャリアの分布を示す概略図、第２図はＧＴＯがオンオフ
動作するときのオン・オフ制御電源電圧、Ｇ−Ｋ間電圧
、Ａ−Ｋ間電圧、アノード電流、ｎベース層の残存注入
キヤリアの状況を示す波形図である。 符号の説明、Ａ・・・・・・アノード、Ｋ・・・・・・
カソード、Ｇ・・・・・・ゲート。
ャリアの分布を示す概略図、第２図はＧＴＯがオンオフ
動作するときのオン・オフ制御電源電圧、Ｇ−Ｋ間電圧
、Ａ−Ｋ間電圧、アノード電流、ｎベース層の残存注入
キヤリアの状況を示す波形図である。 符号の説明、Ａ・・・・・・アノード、Ｋ・・・・・・
カソード、Ｇ・・・・・・ゲート。
Claims (1)
- １ ｐｎｐｎの４層と、両外側層にオーミックコンタク
トした一対の主電極と、中間のｐ層にコンタクトしたゲ
ート電極とを具備する半導体制御整流装置の中間のｎ層
内に注入キャリアが残存している期間内において、外側
のｎ層上の主電極とゲート電極との間に外側のｎ層と中
間のｐ層との間のｐｎ接合を逆バイアスする制御電圧を
断続的に印加することによつて装置をオンオフさせるこ
とを特徴とする半導体制御整流装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6351276A JPS5937587B2 (ja) | 1976-06-02 | 1976-06-02 | 半導体制御整流装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6351276A JPS5937587B2 (ja) | 1976-06-02 | 1976-06-02 | 半導体制御整流装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52147082A JPS52147082A (en) | 1977-12-07 |
| JPS5937587B2 true JPS5937587B2 (ja) | 1984-09-11 |
Family
ID=13231339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6351276A Expired JPS5937587B2 (ja) | 1976-06-02 | 1976-06-02 | 半導体制御整流装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937587B2 (ja) |
-
1976
- 1976-06-02 JP JP6351276A patent/JPS5937587B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52147082A (en) | 1977-12-07 |
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