JPS5932016B2 - 時分割多重伝送におけるキヤラクタ受信方式 - Google Patents

Description

【発明の詳細な説明】 本発明はキャラクタ受信方式、詳しくは、時分割多重デ
ィジタル伝送システムにおけるキャラクタの検出、組立
方式に関するものである。

周知のように、時分割多重ディジタル伝送システムにお
いては、通常、複数個の２進符号で表わされる一定長の
キャラクタを先頭にキャラクタ同期用の特定キャラクタ
（以下、フラグと称す）を付加して連続伝送する回線を
複数本集め、該複数回線の各々のビット列をｌキャラク
タのビット長とは異なるビット数を単位として時分割多
重して伝送する方式がとられる。

第１図は該時分割多重ディジタル伝送システムにおける
キャラクタの検出、組立の従来方式のブロック図を示す
。図中、１は１キャラクタのビット長に等しい長さのシ
フトレジスタ、２は１周期前のシフトレジスタの内容を
各回線毎に蓄積しているラインメモリ、３はシフトレジ
スタ１の歩進を行うシフトクロック、４は照合回路、５
はラインメモリ２と同一のアドレスを持つキャラクタ内
ビットカウンタメモリ、６はビットカウンタメモリ５の
歩進を行うカウンタ歩進回路、７はキャラクタ抽出回路
である。動作を説明すると、一定ビット数単位で多重化
されている各回線の１つの多重化単位の先頭ビットが到
着したとき、１周期前のシフトレジスタ１の内容を各回
線毎に蓄積しているラインメモリ２から該当回線の内容
を読出してシフトレジスタ１に並列にセットした後、到
来するビット列を直列入力としてシフトレジスタ１をシ
フトクロック３によつて１ビットずつ歩進し、１ビット
シフトする毎にシフトレジスタ１に設定されるパターン
と予め定められたフラグとを照合回路４で照合する。照
合の結果、フラグが検出されると、カウンタメモリ５の
該当回線に対応するアドレスの内容を、カウンタ歩進回
路６を用いてキャラクタの区切りの位置に合わせて設定
し、以後、該ビットカウンタメモリ５の値に応じて、キ
ヤラクタ抽出回路７でキヤラクタを抽出する。以上、従
来方式ではフラグ検出のために１ビツト毎にシフトレジ
スタの歩進とフラグの照合を行わなければならず、その
所要時間が長いという欠点があつた。

本発明は、フラグによるキヤラクタ同期確立のための１
多重化単位あたりの所要時間を短縮するため、多重化さ
れたビツト列を多重化単位毎に並列化し、フラグの検出
を１多重化単位に１回だけの演算で行なうことを特徴と
し、また、フラグの検出をメモリを用いて行なうことで
フラグの変更に容易に対応できることを特徴とするもの
である。

以下、図面により本発明の一実施例を説明する。第２図
は本発明により入カビツト列からフラグの位置を検出す
る原理説明図である。第２図において、フラグはＦ１〜
Ｆ８の８ビツトからなり、多重化単位は６ビツトからな
るとしている。フラグがまだ検出されない状態で到来し
た並列入カビツト列ｂがフラグの一部（この例ではＦ５
〜Ｆ，）を含んでおり、フラグの残りの部分（この例で
はＦ，〜Ｆ４）が１周期前の入カビツト列ａに含まれて
いる場合、いま到来した並列入カビツト列ｂと１周期前
の入カビツト列ａからなるビツト列ｃを適当な数だけシ
フトすると、ｄに示すようにフラグパタンＦ１〜Ｆ８の
先頭がビツト列の一方の端に位置するようにすることが
できる。この場合、フラグパタンのフオーマツトはあら
かじめ分つているため、シフトすべき数（シフト数）は
、一部の例外的なフラグパタンを除いて、いま到来した
並列入カビツト列から一意的に決まる。即ち、並列入カ
ビツト列がフラグパタンのどの部分を含むかによつて、
シフトすべき数が一意的に決まる。例えば第２図の例の
ように、並列入カビツト列ｂがフラグパタンのＦ，〜Ｆ
８を含む場合、シフト数は３とすればよい。第３図は本
発明の一実施例のプロツク図であつて、１キヤラクタは
８ビツト、１つの多重化単位すなわち並列入カビツト列
は６ビツトからなるとしている。

第３図において、４は第１図と同様にフラグパタン照合
回路、８はシフト数検出回路、９はラインメモリ、１０
はパラレルシフタ、１１はシフト数メモリ、１２はシフ
ト数選択回路、１３はフラグ検出状態表示メモリ、１４
はフラグ検出状態判定回路、１５はパラレルシフタ用シ
フト数選択回路である。９，１１，１３のメモリは、そ
れぞれ時分割多重化された各回線に対応したアドレスを
持ち、各回線毎の１周期前の入カビツト列（ラストルツ
ク；ＬＬ）、シフト数、フラグ検出状態表示ビツトを格
納するものである。

各メモリ９，１１，１３の内容は、各回線毎の並列入力
ビツト列（プレゼントルツク；ＰＬ）の到来と同期して
該当メモリから読出され、処理結果（ラストルツク、シ
フト数、フラグ検出状態表示）は再びその回線に対応し
たアドレスに書込まれる。さて、並列入カビツト列（６
ビツト）が到来すると、第２図で説明したようにして、
そのパタンからシフト数検出回路８によつてシフト数を
決定し、そのシフト数に基づいて、いま到来した並列入
カビツト列とラインメモリ９から読出された該回線の１
周期前の入カビツト列（ＬＬ；７ビツト）とからなるビ
ツト列をパラレルシフタ１０（１３ビツト）でシフトし
、フラグの位置に相当するビツト列を抽出する。抽出さ
れたビツト列は照合回路４でフラグパタンとの照合が行
なわれ、フラグが検出されると、フラグ検出状態判定回
路１４を通してフラグ検出状態表示メモリ１３の該当回
線の内容を゛１″にする。なお、フラグが検出されない
状態では、フラグ検出状態表示メモリ１３の該当回線の
内容は“Ｏ゛である。シフト数選沢回路１２は、フラグ
パタン照合回路４の出力に従つて、シフト数検出回路８
の出力か、シフト数メモリ１１の出力のいずれかを選択
し、みれに入カビツト列のビツト数とフラグのビツト数
とから決まる一定値を加算し、さらにその加算結果に対
してフラグのビツト数によるモジユ口演算を行つて、新
しくシフト数メモリ１１に書き込むシフト数を求める回
路である。

シフト数選択回路１２において、フラグパタン照合回路
４の出力が１の場合（フラグパタンが検出された場合）
は、シフト数検出回路８の出力を、フラグパタン照合回
路４の出力がＯの場合はシフト数メモリ１１の出力を選
択する。

シフト数選択回路１２で加算する一定値Ａは、フラグの
ビツト数をＢｆｌ入カビツト列のビツト数をＢｉとする
と、Ａ：ｎ−Ｂｆ−Ｂｉで求められる。ただし、ｎは、
ｎ−Ｂｆ＞Ｂｌ〉（ｎ−１）・Ｂｆを満足する正の整数
である。第３図の例では、Ｂｆ＝８，Ｂｉ＝６であるか
ら、ｎ＝１となり、Ａ＝２となる。シフト数選択回路１
２でシフト数に一定値Ａを加算した結果は、毎回、フラ
グのビツト数Ｂｆでモジユロ演算されるので、シフト数
選択回路１２の出力の値は、フラグのビツト数Ｂｆを越
えることはない。また、ラインメモリ９の内容はパラレ
ルシフタ１０に入力されたビツト列のうち、いま到着し
た並列入カビツト列をすべて含む連続するビツト列（例
では７ビツト）で更新される。上記フラグ検出によりキ
ヤラクタ同期が確立すれば、以後はシフト数メモリ１１
の内容をシフト数とし、その値に従つてパラレルシフタ
１０によリブラグに後続するキヤラクタを抽出すること
ができる。第３図の回路は、全多重回線に共通に用いら
れる。

そのため、各回線対応に次周期の演算に必要な値（ラス
トルツク、シフト数、フラグ検出状態表示）を記憶して
おく必要がある。これらの値を記憶するのがライタメモ
リ９、シフト数メモリ１１、フラグ検出状態表示メモリ
１３である。以下、多重化単位が６ビツト、１キヤラク
タあたりのビツト数が８、フラグがＳＹＮ（０００１０
１１０）である場合を１つの例として、本発明によるキ
ヤラクタ受信の手順を第４図により更に具体的説明する
。

いま、到来した６ビツトの並列入カビツト列ＰＬが６１
１００００゛であると、これがシフト数検出回路８の入
力１ｓとなる。

シフト数検出回路８は、該入カビツト列ＰＬ中の゛１１
０”なるパタンに注目してシフト数Ｓｈ＝２を出力する
（フラグパタンと同様に、パラレルシフタ１０のビツト
数も既知である）。このＰＬの６１１０００００が第４
図に示すようにＳＹＮの一部であるとすると、ラインメ
モリ９に格納されているラストルツクＬＬは″ＸＸＯＯ
ＯｌＯ”（×は任意）である。

従つて、パラレルプタ１０の入力１は″ＸＸＯＯＯｌＯ
ｌｌＯＯＯＯ゛のＰｌ３ビツトとなり、これをシフト数
二２によつて２ビツト左シフトし、左から８ビツト抽出
すれば、フラグに相当するビツト列が抽出され、これが
ＳＹＮであることが照合回路４で検出される。

シフト数検出回路８の出力、すなわち、入カビツト列に
対応するシフト数は、そのシフト数に基づいて、入カビ
ツト列およびラストルツクをパラレルシフタ１０でシフ
トし、フラグパタン照合回路４で目的とするフラグパタ
ン（この例ではＳＹＮ）が検出される可能性のある場合
のみ意味があるので、それ以外の入カビツト列に対応す
るシフト数は任意の値でよい。ＳＹＮが検出されると、
シフト数選択回路１５を介してパラレルシフタ１０のシ
フト数は＋２されて４となり、以下、このシフト数によ
るビツト列の抽出と、シフト数の＋２を繰返すことによ
り、８ビツト毎のキヤラクタが正しく抽出される。なお
、第３図の実施例において、シフト数検出回路８及び照
合回路４を、それぞれ入カビツト列をアドレスとしてそ
のアドレスの内容を出力とするメモリ変換回路で実現す
ることにより、フラグの変更に対してはメモリの内容を
書換えることで容易に対応できる。

また、パラレルシフタ１０はシフトレジスタを用いる必
要はなく、ゲートマトリクスで実現することも可能であ
る。以上説明したように、本発明によれば、フラグによ
るキヤラクタ同期の確立は、１多重化単位毎に１回の演
算を行なうことにより可能であるから、１回当りの演算
時間が従来方式の１ビツト毎の演算時間とほぼ同一であ
るとすると、１多重化単位あたりの所要時間は従来方式
と比較して（１多重化単位のビツト数）分の１に短縮で
きる。

【図面の簡単な説明】

第１図は従来のキヤラクタ受信方式のプロツク図、第２
図は本発明によるキヤラクタ受信方式の原理説明図、第
３図は本発明の一実施例のプロツク図、第４図は本発明
によるキヤラクタ受信手順の具体例を示す図である。 １・・・・・・シフトレジスタ、２・・・・・・ライン
メモリ、３・・・・・・シフトクロツク、４・・・・・
・照合回路、５・・・・・・ビツトカウンタメモリ、６
・・・・・・カウンタ歩進回路、７・・・・・・キヤラ
クタ抽出回路、８・・・・・・シフト数検出回路、９・
・・・・・ラインメモリ、１０・・・・・・パラレルシ
フタ、１１・・・・・・シフト数メモリ、１２・・・・
・・シフト数選択回路、１３・・・・・・フラグ検出状
態表示ビツト用メモリ、１４・・・・・・フラグ検出状
態判定回路、１５・・・・・・パラレルシフタ用シフト
数選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の２進符号で表わされる一定長のキャラクタ
   を、先頭にキャラクタ同期用の特定キャラクタ（以下、
   フラグと称す）を付加して連続して伝送する回線を複数
   本集め、該複数回線の各々のビット列を１キャラクタの
   ビット長とは異なるビット数を単位として時分割多重し
   て伝送する時分割多重ディジタル伝送システムにおいて
   、受信側で多重化単位毎に受信したビットパタンからフ
   ラグの一部をなすビットパタンを検出し、該ビットパタ
   ンから一意的に決まるシフト数に基づいてフラグの位置
   を決定し、当該受信ビットパタンとあらかじめ蓄積して
   おいた１周期前の受信ビットパタンからフラグに相当す
   るビットパタンを抽出してフラグの検出を行なう一連の
   キャラクタ受信演算を、上記複数回線を時分割多重した
   まゝ多重化単位毎に並列に行なうことを特徴とするキャ
   ラクタ受信方式。 ２ 特許請求の範囲第１項記載のキャラクタ受信方式に
   おいて、フラグ位置の決定ないしフラグの検出を入力ビ
   ット列をアドレスとし、そのアドレスの内容を出力とす
   るメモリ変換回路を用いて行なうことを特徴とするキャ
   ラクタ受信方式。