JPS592415B2 - 伝送制御パタ−ン検出方式 - Google Patents
伝送制御パタ−ン検出方式Info
- Publication number
- JPS592415B2 JPS592415B2 JP52105916A JP10591677A JPS592415B2 JP S592415 B2 JPS592415 B2 JP S592415B2 JP 52105916 A JP52105916 A JP 52105916A JP 10591677 A JP10591677 A JP 10591677A JP S592415 B2 JPS592415 B2 JP S592415B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- terminal
- pattern
- syn
- transmission control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は通信回線を介して情報の送受信を行う信号送受
信装置において、特定のデータパターンの検出処理を高
速に行う伝送制御パターン検出方式に関するものである
。
信装置において、特定のデータパターンの検出処理を高
速に行う伝送制御パターン検出方式に関するものである
。
データ通信では送受信データの同期をとるため同期パタ
ーンを用いている。
ーンを用いている。
従来の同期パターンの検出方法は同期パターンのビット
数に等しいビット数の受信データを蓄積して該データが
同期パターンと一致するか否かを識別する方法であつた
。第１図は従来方法の一実施例を示すもので、（６＋２
）エンベロープ方式（６ビットが情報で、情報の前後に
それぞれ１ビットずつ区切り符号を付加した方式）を用
いた時分割多重回線で、同期パターン（ＳＹＮパターン
）として”“０００１０１１０”。を用いた場合の例で
ある。２０は受信したデータを記憶しておくキャラクタ
バッファ、２１はデータを受信する受信シフトレジスタ
、２２はキャラクタバッファ２０の出力と受信シフトレ
ジスタ２１の出力とからキャラクタを組立るキャラクタ
組立シフトレジスタ、２３はＳＹＮパターンを識別する
識別回路である。
数に等しいビット数の受信データを蓄積して該データが
同期パターンと一致するか否かを識別する方法であつた
。第１図は従来方法の一実施例を示すもので、（６＋２
）エンベロープ方式（６ビットが情報で、情報の前後に
それぞれ１ビットずつ区切り符号を付加した方式）を用
いた時分割多重回線で、同期パターン（ＳＹＮパターン
）として”“０００１０１１０”。を用いた場合の例で
ある。２０は受信したデータを記憶しておくキャラクタ
バッファ、２１はデータを受信する受信シフトレジスタ
、２２はキャラクタバッファ２０の出力と受信シフトレ
ジスタ２１の出力とからキャラクタを組立るキャラクタ
組立シフトレジスタ、２３はＳＹＮパターンを識別する
識別回路である。
また端子２４は受信データ入力端子、端子２５はＳＹＮ
同期確立信号の出力端子である。ＳＹＮパターンを識別
回路２３に蓄積されている。
同期確立信号の出力端子である。ＳＹＮパターンを識別
回路２３に蓄積されている。
データを受信すると、キャラクタ組立シフトレジスタ２
２の内容と識別回路２３内に蓄積されているＳＹＮパタ
ーンを比較し、一致した場合には端子２５に出力を生ず
る。一致しない場合には、受信シフトレジスタ２１とキ
ャラクタ組立レジスタ２２の内容を１ビットずつシフト
して最下位のデータ１ビット（２２ｂ）を除去して新た
に受信したビット群の最下位のデータ１ビット（２１ａ
）をキャラクタ組立レジスタ２２の最上位（２２ａ）に
加え、新たにキャラクタを組立る。次に該キャラクタが
ＳＹＮパターンと一致するか否かを識別する。これを繰
り返えして同期パターンの検出を行う。このように１ビ
ット毎に同期パターンを識別を行うため、高速処理を必
要とする欠点があつた。本発明は前記の欠点に鑑みなさ
れたものであつて、通信回線を介して情報の送受信を行
う信号送受信装置において伝送制御パターンの検出処理
を高速、且つ簡単な回路構成で実現できる伝送制御パタ
ーン検出方式を提供することにある。
２の内容と識別回路２３内に蓄積されているＳＹＮパタ
ーンを比較し、一致した場合には端子２５に出力を生ず
る。一致しない場合には、受信シフトレジスタ２１とキ
ャラクタ組立レジスタ２２の内容を１ビットずつシフト
して最下位のデータ１ビット（２２ｂ）を除去して新た
に受信したビット群の最下位のデータ１ビット（２１ａ
）をキャラクタ組立レジスタ２２の最上位（２２ａ）に
加え、新たにキャラクタを組立る。次に該キャラクタが
ＳＹＮパターンと一致するか否かを識別する。これを繰
り返えして同期パターンの検出を行う。このように１ビ
ット毎に同期パターンを識別を行うため、高速処理を必
要とする欠点があつた。本発明は前記の欠点に鑑みなさ
れたものであつて、通信回線を介して情報の送受信を行
う信号送受信装置において伝送制御パターンの検出処理
を高速、且つ簡単な回路構成で実現できる伝送制御パタ
ーン検出方式を提供することにある。
６ビットの２進符号から成るビット群単位に時分割多重
された通信回線を介して、連続した２つのＳＹＮパター
ンを検出する例を用いて本発明の詳細を説明する。
された通信回線を介して、連続した２つのＳＹＮパター
ンを検出する例を用いて本発明の詳細を説明する。
以下、連続した２つのＳＹＮパターンを検出することを
ＳＹＮ同期確立と称する。連続した２つのＳＹＮパター
ンを６ビツトのビツト群単位に受信する受信パターンを
整理すると、次表の如くなる。ただし、ずれでもよい。
ＳＹＮ同期確立と称する。連続した２つのＳＹＮパター
ンを６ビツトのビツト群単位に受信する受信パターンを
整理すると、次表の如くなる。ただし、ずれでもよい。
例えばＳＹＮ受信パターンＰＴ６では、１つ目のＳＹＮ
パターンを構成する上位６ビツト％１０００１０１１７
を１次ビツト群として受信し、次に１つ目のＳＹＮパタ
ーンを構成する下位２ビツトＦｌｌ『１と２つ目のＳＹ
Ｎパターンを構成する上位４ビツ１１０００１！１とを
２次ビツト群として受信し、さらに次に２つ目のＳＹＮ
パターンを構成する下位４ビツ１７０１１０１？を３次
ビツト群として受信する。
パターンを構成する上位６ビツト％１０００１０１１７
を１次ビツト群として受信し、次に１つ目のＳＹＮパタ
ーンを構成する下位２ビツトＦｌｌ『１と２つ目のＳＹ
Ｎパターンを構成する上位４ビツ１１０００１！１とを
２次ビツト群として受信し、さらに次に２つ目のＳＹＮ
パターンを構成する下位４ビツ１７０１１０１？を３次
ビツト群として受信する。
他の受信パターンに関しても同様である０この受信パタ
ーンに基いて、ＳＹＮ同期確立の過程を状態遷移を用い
て表わすことができる。
ーンに基いて、ＳＹＮ同期確立の過程を状態遷移を用い
て表わすことができる。
ここで、状態遷移図を理解し易くするため、便宜土第２
図ａに示す状態遷移は第２図ｂに示す如き記号で表現す
る。第３図は第２図ｂの記号を一部に用いて、ＳＹＮ同
期確立の過程の状態遷移図を表現したものである。第３
図で、例えば状態番号１で１重線と２重線で状態遷移方
向を表現しているが、１重線が優先する。第３図の状態
遷移図において、例えば状態０は前表に示すビツト群の
符号パターンのいずれをも受信していない状態を状態１
６はＳＹＮ同期確立状態を表わし、状態１→状態７→状
態１３→状態１６、状態２→状態７→状態１３→状態１
６、状態３→状態７→状態１３→状態１６および状態５
→状態７→状態１３→状態→状態１６はＳＹＮ受信パタ
ーンＰＴｌのＳＹＮ同期確立過程を表わし、また状態２
→状態８→状態１４→状態１６および状態３→状態８→
状態１４→状態１６はＳＹＮ受信パターンＰＴ２のＳＹ
Ｎ同期確立過程を表わす。第２図、第３図において（
）内の符号パターンは受信ビツト群の符号パターンを表
わし、（ ）内に示す符号パターンを受信した際に矢印
の示す状態遷移を行う。本発明では該状態遷移図に基い
て、受信したビツト群の符号パターンに対応した状態遷
移を行い、ＳＹＮ同期確立状態に遷移することによつて
連続した２つのＳＹＮパターンの検出を行う。またその
際に遷移過程からＳＹＮ受信パターンを識別し、ＳＹＮ
パターンのビツト位置の識別を行う。．次に本実施例の
具体的構成例について説明する。第４図は実施例のプロ
ツク構成を示し、３３はビツト群の多重位置に対応した
アドレスに状態番号を記憶しておく状態メモＩ八３４は
第３図に示す状態遷移図に基いて、状態番号を出力する
状態制御回路である。また端子３１は受信データ入力端
子、端子３２はＳＹＮ同期確立信号の出力端子、端子３
５はＳＹＮ同期確立パターン信号の出力端子、端子３６
は状態番号を表わす状態メモリ３３の出力端子、端子３
７は遷移すべき新しい状態番号を表わす状態制御回路Ｓ
Ｔ−ＣＴＬの出力端子である。端子３１より受信したビ
ツト群のデータを状態制御回路３４に入力し、同時に該
受信ビツト群の多重位置に対応したアドレスに記憶され
た状態番号を状態メモリ３３から読出して状態制御回路
３４に入力する。
図ａに示す状態遷移は第２図ｂに示す如き記号で表現す
る。第３図は第２図ｂの記号を一部に用いて、ＳＹＮ同
期確立の過程の状態遷移図を表現したものである。第３
図で、例えば状態番号１で１重線と２重線で状態遷移方
向を表現しているが、１重線が優先する。第３図の状態
遷移図において、例えば状態０は前表に示すビツト群の
符号パターンのいずれをも受信していない状態を状態１
６はＳＹＮ同期確立状態を表わし、状態１→状態７→状
態１３→状態１６、状態２→状態７→状態１３→状態１
６、状態３→状態７→状態１３→状態１６および状態５
→状態７→状態１３→状態→状態１６はＳＹＮ受信パタ
ーンＰＴｌのＳＹＮ同期確立過程を表わし、また状態２
→状態８→状態１４→状態１６および状態３→状態８→
状態１４→状態１６はＳＹＮ受信パターンＰＴ２のＳＹ
Ｎ同期確立過程を表わす。第２図、第３図において（
）内の符号パターンは受信ビツト群の符号パターンを表
わし、（ ）内に示す符号パターンを受信した際に矢印
の示す状態遷移を行う。本発明では該状態遷移図に基い
て、受信したビツト群の符号パターンに対応した状態遷
移を行い、ＳＹＮ同期確立状態に遷移することによつて
連続した２つのＳＹＮパターンの検出を行う。またその
際に遷移過程からＳＹＮ受信パターンを識別し、ＳＹＮ
パターンのビツト位置の識別を行う。．次に本実施例の
具体的構成例について説明する。第４図は実施例のプロ
ツク構成を示し、３３はビツト群の多重位置に対応した
アドレスに状態番号を記憶しておく状態メモＩ八３４は
第３図に示す状態遷移図に基いて、状態番号を出力する
状態制御回路である。また端子３１は受信データ入力端
子、端子３２はＳＹＮ同期確立信号の出力端子、端子３
５はＳＹＮ同期確立パターン信号の出力端子、端子３６
は状態番号を表わす状態メモリ３３の出力端子、端子３
７は遷移すべき新しい状態番号を表わす状態制御回路Ｓ
Ｔ−ＣＴＬの出力端子である。端子３１より受信したビ
ツト群のデータを状態制御回路３４に入力し、同時に該
受信ビツト群の多重位置に対応したアドレスに記憶され
た状態番号を状態メモリ３３から読出して状態制御回路
３４に入力する。
状態制御回路３４は該状態番号と該受信ビツト群の符号
パターンを識別して、第３図に示す状態遷移図に基いて
対応する新しい状態番号を出力する。出力された新しい
状態番号は状態メモリ３３に書込まれ、状態が更新され
る。以上を繰り返えし、ＳＹＮパターンを連続して受信
すると、端子３２にＳＹＮ同期確立信号、例えば１Ｖ１
ｑ？を出力し、同時に端子３５にＳＹＮ受信パターン番
号を出力する。次に状態制御回路３４の具体的構成例を
用いて動作を詳細に説明する。
パターンを識別して、第３図に示す状態遷移図に基いて
対応する新しい状態番号を出力する。出力された新しい
状態番号は状態メモリ３３に書込まれ、状態が更新され
る。以上を繰り返えし、ＳＹＮパターンを連続して受信
すると、端子３２にＳＹＮ同期確立信号、例えば１Ｖ１
ｑ？を出力し、同時に端子３５にＳＹＮ受信パターン番
号を出力する。次に状態制御回路３４の具体的構成例を
用いて動作を詳細に説明する。
第４図において状態制御回路３４にメモリを用い（以下
、状態制御メモリと称する）、端子３６および端子３１
をアドレス入力とし、端子３７、端子３２および端子３
５をデータ出力とする。該メモリは、状態番号および受
信ビツト群の符号パターンに対応したアドレスに、第３
図に示す状態遷移図に基いて、４ビツトからなる遷移す
べき状態番号、１ビツトから成るＳＹＮ同期確立の有無
および３ビツトから成るＳＹＮ同期確立番号を保持する
。ＳＹＮ受信パターンＰＴ５の例を用いて動作を説明す
る。
、状態制御メモリと称する）、端子３６および端子３１
をアドレス入力とし、端子３７、端子３２および端子３
５をデータ出力とする。該メモリは、状態番号および受
信ビツト群の符号パターンに対応したアドレスに、第３
図に示す状態遷移図に基いて、４ビツトからなる遷移す
べき状態番号、１ビツトから成るＳＹＮ同期確立の有無
および３ビツトから成るＳＹＮ同期確立番号を保持する
。ＳＹＮ受信パターンＰＴ５の例を用いて動作を説明す
る。
状態０において、端子３１に例えば１７００００１０１
７なるビツト群が入力されると、状態制御メモリはアド
レス１１００００００００１０１１に保持している状態
番号１０１０１１１すなわち１１５１１を出力し、状態
は状態５に遷移する。次に該状態において端子３１に１
１１１０００『７なるビツト群が入力されると状態制御
メモリはアドレス１！０１０１１１００００！１に保持
している状態番号１１１０１１１１すなわち！Ｔｌｌｌ
Ｔを出力し、状態は状態１１に遷移する。さらに該状態
において端子３１に７１１０１１０ｘｆ１が入力される
と状態制御メモリはアドレス１１１０１１１０１１０×
１！に保持しているＳＹＮ確立信号”１゛を端子３２に
、およびＳＹＮ受信パターン番号ＱＴｌＯｌｆｌすなわ
ち゛５゛を端子３５に出力する。なお状態５において端
子３１に１００１０１１１１なるビツト群が入力される
と状態制御メモリはアドレス１Ｔ０１０１００１０１「
１に保持している状態番号１１０１１「１すなわち１７
７１１を出力し、状態は状態７に遷移してＳＹＮ受信パ
ターンＰＴｌに移行する。
７なるビツト群が入力されると、状態制御メモリはアド
レス１１００００００００１０１１に保持している状態
番号１０１０１１１すなわち１１５１１を出力し、状態
は状態５に遷移する。次に該状態において端子３１に１
１１１０００『７なるビツト群が入力されると状態制御
メモリはアドレス１！０１０１１１００００！１に保持
している状態番号１１１０１１１１すなわち！Ｔｌｌｌ
Ｔを出力し、状態は状態１１に遷移する。さらに該状態
において端子３１に７１１０１１０ｘｆ１が入力される
と状態制御メモリはアドレス１１１０１１１０１１０×
１！に保持しているＳＹＮ確立信号”１゛を端子３２に
、およびＳＹＮ受信パターン番号ＱＴｌＯｌｆｌすなわ
ち゛５゛を端子３５に出力する。なお状態５において端
子３１に１００１０１１１１なるビツト群が入力される
と状態制御メモリはアドレス１Ｔ０１０１００１０１「
１に保持している状態番号１１０１１「１すなわち１７
７１１を出力し、状態は状態７に遷移してＳＹＮ受信パ
ターンＰＴｌに移行する。
また端子３１に例えば１１１１１０００ｔ１なるビツト
群が入力されると状態制御メモリはアドレス１ｑ０１０
１１１１０００１１に保持している状態番号１ｑ００１
Ｆすなわぢ３゛６を出力し、状態は状態３に遷移してＳ
ＹＮ受信パターンＰＴ３に移行する。状態１１において
も同様である。状態制御回路にメモリを用いると、回路
構成の簡単化および制御内容の変更が容易であり、また
メモリ速度の制限内で処理速度の高速化が可能である。
群が入力されると状態制御メモリはアドレス１ｑ０１０
１１１１０００１１に保持している状態番号１ｑ００１
Ｆすなわぢ３゛６を出力し、状態は状態３に遷移してＳ
ＹＮ受信パターンＰＴ３に移行する。状態１１において
も同様である。状態制御回路にメモリを用いると、回路
構成の簡単化および制御内容の変更が容易であり、また
メモリ速度の制限内で処理速度の高速化が可能である。
次に状態制御回路３４にメモリを用いないで、さらに高
速化が可能な具体的構成例を第５図に示す。
速化が可能な具体的構成例を第５図に示す。
第５図は状態制御回路３４の具体的構成例を示し、ＤＥ
Ｃはデコード回路、ＥＮＣｌ，ＥＮＣ２はそれぞれエン
コード回路、ＳＴｎ−ＣＴＬ（ｎ＝０，１，・・・，
１５）は遷移状態ｎに対応するビツト群の符号パターン
識別回路、０Ｒ−１，０Ｒ−２，０Ｒ−３，０Ｒ−４は
それぞれ論理和回路を表わす。また端子ＳＩｎは状態番
号１！ＮｌＴに対応するデコード回路ＤＥＣの出力端子
、端子Ｓｍ（ｍ＝０，１，・・・，１５）は状態番号Ｑ
ｌｍｌｌを表わす符号パターン識別回路ＳＴｎ−ＣＴＬ
の出力端子、端子Ｎは符号パターン不一致を表わす出力
端子を表わす。本回路の動作を第４図の動作説明で用い
たＳＹＮ受信パターンＰＴ５の例を用いて説明する。状
態Ｏにおいて、端子３１に例えば；ＴＯＯＯＯｌＯｌｌ
なるビツト群が入力されると、端子３６に！゛Ｏ”が入
力されているためデコード回路ＤＥＣの出力端子ＳｌＯ
が付勢され、ビツト群１００００１『ｌは符号パターン
識別回路ＳＴＯ−ＣＴＬに入力される。これにより端子
Ｓ５が付勢され、エンコード回路ＥＮＣｌの出力端子３
７に゛５”が出力される。次に状態５において、端子３
１に１！１１００００１１なるビツト群が入力されると
、端子３６に゛５”が入力されているためデコード回路
ＤＥＣの出力端子Ｓ５が付勢され、ビツト群１１１１０
０００１１は符号パターン識別回路ＳＴ５−ＣＴＬに入
力される。これにより端子Ｓｌｌが付勢され、エンコー
ド回路ＥＮＣｌの出力端子３７に１１１ピが出力される
。さらに状態１１において、端子３１に１１１０１１０
ｘ！１なるビツト群が入力されると、端子３６に！１１
１１１が入力されているためデコード回路ＤＥＣの出力
端子Ｓｌｌｌが付勢され、ビツト群１１１０１１０×”
は符号パターン識別回路ＳＴｌｌ−ＣＴＬに入力される
。これにより端子ＳＹＮ５が付勢され、論理和回路０Ｒ
−４を介して端子３２に１７１１？が、およびエンコー
ド回路ＥＮＣ２の出力端子３５に１１５１１が出力され
、ＳＹＮ同期が確立したことがわかる。以上説明したよ
うに、従来方式では伝送制御パターンを検出するには、
受信データのパターン識別処理をビツト群を構成する符
号ビツト数に等しい回数行う必要があるが、本発明では
ビツト群の符号パターン毎に識別処理を行うこと、即ち
並列処理によつて、伝送制御パターンを検出することが
できるので、高速処理が可能となる。またメモリを用い
た構成が容易であり、回路構成の簡単化および伝送制御
パターンの変更に対して回路変更を行うことなくメモリ
の内容を書換えることによつて対処が可能となる。
Ｃはデコード回路、ＥＮＣｌ，ＥＮＣ２はそれぞれエン
コード回路、ＳＴｎ−ＣＴＬ（ｎ＝０，１，・・・，
１５）は遷移状態ｎに対応するビツト群の符号パターン
識別回路、０Ｒ−１，０Ｒ−２，０Ｒ−３，０Ｒ−４は
それぞれ論理和回路を表わす。また端子ＳＩｎは状態番
号１！ＮｌＴに対応するデコード回路ＤＥＣの出力端子
、端子Ｓｍ（ｍ＝０，１，・・・，１５）は状態番号Ｑ
ｌｍｌｌを表わす符号パターン識別回路ＳＴｎ−ＣＴＬ
の出力端子、端子Ｎは符号パターン不一致を表わす出力
端子を表わす。本回路の動作を第４図の動作説明で用い
たＳＹＮ受信パターンＰＴ５の例を用いて説明する。状
態Ｏにおいて、端子３１に例えば；ＴＯＯＯＯｌＯｌｌ
なるビツト群が入力されると、端子３６に！゛Ｏ”が入
力されているためデコード回路ＤＥＣの出力端子ＳｌＯ
が付勢され、ビツト群１００００１『ｌは符号パターン
識別回路ＳＴＯ−ＣＴＬに入力される。これにより端子
Ｓ５が付勢され、エンコード回路ＥＮＣｌの出力端子３
７に゛５”が出力される。次に状態５において、端子３
１に１！１１００００１１なるビツト群が入力されると
、端子３６に゛５”が入力されているためデコード回路
ＤＥＣの出力端子Ｓ５が付勢され、ビツト群１１１１０
０００１１は符号パターン識別回路ＳＴ５−ＣＴＬに入
力される。これにより端子Ｓｌｌが付勢され、エンコー
ド回路ＥＮＣｌの出力端子３７に１１１ピが出力される
。さらに状態１１において、端子３１に１１１０１１０
ｘ！１なるビツト群が入力されると、端子３６に！１１
１１１が入力されているためデコード回路ＤＥＣの出力
端子Ｓｌｌｌが付勢され、ビツト群１１１０１１０×”
は符号パターン識別回路ＳＴｌｌ−ＣＴＬに入力される
。これにより端子ＳＹＮ５が付勢され、論理和回路０Ｒ
−４を介して端子３２に１７１１？が、およびエンコー
ド回路ＥＮＣ２の出力端子３５に１１５１１が出力され
、ＳＹＮ同期が確立したことがわかる。以上説明したよ
うに、従来方式では伝送制御パターンを検出するには、
受信データのパターン識別処理をビツト群を構成する符
号ビツト数に等しい回数行う必要があるが、本発明では
ビツト群の符号パターン毎に識別処理を行うこと、即ち
並列処理によつて、伝送制御パターンを検出することが
できるので、高速処理が可能となる。またメモリを用い
た構成が容易であり、回路構成の簡単化および伝送制御
パターンの変更に対して回路変更を行うことなくメモリ
の内容を書換えることによつて対処が可能となる。
第１図は従来方法の一実施例を、第２図、第３図はＳＹ
Ｎ同期確立過程の状態遷移図を、第４図は本発明に係る
一実施例を、第５図は第４図に於ける状態制御回路の一
実施例を示したものである。 ３１・・・・・・入力端子、３２，３５・・・・・・出
力端子、３３・・・・・・状態メモ１八３４・・・・・
・状態制御回路。
Ｎ同期確立過程の状態遷移図を、第４図は本発明に係る
一実施例を、第５図は第４図に於ける状態制御回路の一
実施例を示したものである。 ３１・・・・・・入力端子、３２，３５・・・・・・出
力端子、３３・・・・・・状態メモ１八３４・・・・・
・状態制御回路。
Claims (1)
- １ 通信回線を介して情報を送受信する伝送制御方式に
おいて、複数の２進符号から成るビット群単位に該ビッ
ト群の符号パターンを識別し、該符号パターンに対応し
て状態遷移を行い、検出対象の伝送制御パターンに対し
て特定の遷移状態を割り付けることによつて伝送制御パ
ターンの検出を行うことを特徴とする伝送制御パターン
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52105916A JPS592415B2 (ja) | 1977-09-05 | 1977-09-05 | 伝送制御パタ−ン検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52105916A JPS592415B2 (ja) | 1977-09-05 | 1977-09-05 | 伝送制御パタ−ン検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5439501A JPS5439501A (en) | 1979-03-27 |
| JPS592415B2 true JPS592415B2 (ja) | 1984-01-18 |
Family
ID=14420177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52105916A Expired JPS592415B2 (ja) | 1977-09-05 | 1977-09-05 | 伝送制御パタ−ン検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592415B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| LU67153A1 (ja) * | 1973-03-02 | 1974-10-09 |
-
1977
- 1977-09-05 JP JP52105916A patent/JPS592415B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5439501A (en) | 1979-03-27 |
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