JPS592914B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明はタツチレスポンス機能を備える電子楽器の改
良に関する。

一般に電子楽器において、押鍵操作にともなう押下鍵の
押鍵速度（または押鍵圧力）を検出して発生楽音の音量
、音色等を制御するようにしたタツチレスポンス機能を
備えるものがある。

この種のタツチレスポンス機能を備える電子楽器では、
押鍵、離鍵の鍵操作に対応して楽音の発音制御を行うた
めの通常のキーオン信号のほかに、更に押鍵速度（押鍵
圧力）に対応して発生楽音の音量、音色を制御するため
の押鍵速度検出信号を発生する必要がある。

この場合、押鍵速度検出信号を得る手段としては＝般に
、第１切換え接点（ブレーク接点）、第２切換え接点（
メーク接点）および可動接点からなるキースイツチを各
鍵に対して設け、押鍵操作により該キースイツチの可動
接点が押鍵速度に対応した速度で第１切換え接点から第
２切換え接点に切換わる動作を利用して、該キースイツ
チから押鍵速度に関連した信号（押鍵速度検出信号）を
得るようにしている。しかしながら、前記キーオン信号
と押鍵速度検出信号とは本来、その信号内容が異なるた
め、従来はキーオン信号発生用のキースイツチと押鍵速
度検出信号発生用のキースイツチとを独立して別別に設
けるようにしていた。

したがつて、タツチレスポンス機能を備える従来の電子
楽器では、各鍵に対しそれぞれ２組のキースイツチを設
けねばならず、構成が複雑になるとともに装置が大型化
する欠点があつた。また従来の押鍵速度検出信号を発生
するための回路（前記キースイツチも含む）はアナログ
処理回路であるため、ＩＣ（集積回路）化しにくい不都
合もあつた。この発明は前記事情を考慮してなされたも
ので、簡単な機構で且つデイジタル処理の回路構成によ
りタツチレスポンス機能が得られるようにした電子楽器
を提供することを目的とするものである。

この発明では、各鍵に対してそれぞれ設けられ、第１切
換え接点、第２切換え接点および可動接点）を有し、非
押鍵時に上記可動接点が上記第１切換え接点に接してお
り押鍵に伴ない該可動接点が上記第１切換え接点を離れ
て上記第２切換え接点に接するように構成されていると
ともに鍵操作にともないそれぞれレベルの異なる第１、
第２および第３の電位を前記可動接点に生じるように構
成された複数のキースイツチと、上記各キースイツチの
可動接点の出力が入力され上記第２および第３の両電位
に応答して動作しキースイツチのオン・オフ状態を表わ
すオンオフ検出データを発生する第１の検出回路と、上
記各キースイツチの可動接点の出力が入力され上記第３
の電位に応答して動作しキースィツチの可動接点が第１
切換え接点と第２切換え接点間を移動中か否かを表わす
時間差検出データを発生する第２の検出回路とからなる
キースイツチ回路を備え、このキースイツチ回路から出
力される上記オンオフ検出データおよび時間差検出デー
タを利用して各鍵のタツチレスポンス機能を得るように
なされている。

以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明を利用した電子楽器の全体構成を示す
プロツク図である。第１図において、中央処理装置（以
下、ＣＰＵと略称する）１にはバスラインＢＵＳを介し
てリードオンリーメモリ（以下、ＲＯＭと略称する）２
、ランダムアクセスメモリ（以下ＲＡＭと略称する）３
、タイマ４、キー入力回路５、ペリフエラルインターフ
エイスアダプタ（以下、ＰＩＡと略称する）６がそれぞ
れ接続され、更に前記ＰＩＡ６の出力側にはチャンネル
プロセツサ７、トーンジェネレータ８、サウンドシステ
ム９が直列に接続されている。ＣＰＵｌは、ＲＯＭ２に
記憶されているプログラムにしたがつて制御されてこの
実施例の後述する各種の動作（主として演算動作）を実
行する装置であり、演算回路、演算制御回路、レジスタ
、プログラムカウンタ等により構成されている。なおＣ
ＰＵｌにおいては、データは２′コンプリメント表示法
（２の補数表示法）によるデータとして処理されるもの
とする。ＲＯＭ２は上述したように、プログラムを記憶
し、ＣＰＵｌ内のプログラムカウンタ（図示略）の内容
にしたがつてアドレスされる。

ＲＡＭ３は現在処理中のキースイツチを表わすキーアド
レスデータＩＸを一時的に記憶するための装置である。

タイマ４は、後述する第６図のフローチヤートにしたが
つて全キースイツチに対して実行される処理動作の総時
間が、同時押鍵数に関係なく常に一定時間となるように
するための計時動作を実行する装置である。

キー入力回路５は、第２図によりその詳細を説明するが
、大別してキースイツチ群１０、ＲＡＭｌｌ、銀盤イン
ターフエース１２により構成される。

そしてキースイツチ群１０およびＲＡＭｌｌは前記キー
アドレスデータＩＸにより同時にアドレスされ、タツチ
レスポンス機能を得るために必要な各鍵に対する時間差
検出データＴＤ、オンオフ検出データ０Ｎ／０ＦＦ、計
数データＣＮＴ′の検出動作およびＲＡＭｌｌに対する
各鍵の前記計数データＣＮＴの読出し、書込み動作が実
行される。ＰＩＡ６は前記各装置１〜５とチャンネルプ
ロセツサ７間におけるデータの授受を行えるようにした
インターフエースであり、８ビツトの双方向性データバ
スと制御バスとを備えている。チャンネルプロセツサ７
は、所定？の発音チヤンネルを有するトーンジェネレー
タ８の各発音チヤンネルに対して、ＰＩＡ６を介して送
られてくる各押下鍵のデータ（ＩＸｌＯＮ／０ＦＦ，．
ＣＮＴ）を順次割当てる動作を実行する装置である。

そして前記データが割当てられたトーンジェネレータ８
の発音チャンネルでは、割当てられたデータに基づき押
下鍵に対応した楽音を発生させるための楽音波形データ
の演算が実行され、またその演算結果である楽音波形デ
ータはサウンドシステム９に送られて、このサウンドシ
ステム９内の図示しないデジタル／アナログ変換器によ
りアナログ信号に変換され、次いで増幅器により増幅さ
れてスピーカから発音される。次に第２図ないし第５図
を参照して、この発明の要部であるキー入力回路５等の
構成を詳細に説明する。

第２図はキー入力回路５の詳細を示すもので、この回路
５は前述したようにキースイツチ群１０、ＲＡＭｌｌお
よび鍵盤インターフエース１２を備えるものであるが、
図中、キースイツチ群１０およびＲＡＭｌｌを除く残り
の構成部分が鍵盤インターフエース１２を構成するもの
である。このキー入力回路５の入力端子Ａ１およびＡ２
にはバスラインＢＵＳを介してキーアドレスデータＩＸ
およびアドレスデータＩＹがそれぞれ入力される。キー
アドレスデータＩＸは前述したようにＲＡＭ３から出力
されるもので、このデータＩＸはキースイツチ群１０内
の各キースイツチＫ１〜Ｋ３７（この実施例ではキース
イツチの数を３７とする）を順次アドレスするために内
容「１」〜「３７」が与えられており、ＣＰＵｌ内にお
けるインクリメント処理によつてその内容が順次変化す
る。また、アドレスデータＩＹはＣＰＵｌにバスライン
ＢＵＳを介して接続される装置（ＲＡＭ３、タイマ４、
キー入力回路５、ＰＩＡ６）を指定するためのアドレス
データであり、このデータＩＹはＲＯＭ２に記憶されて
いるプログラムのデータに含まれている。入力端子Ａ２
に入力されたアドレスデータＩＹはアドレスデコーダ１
５に加えられる。このアドレスデコーダ１５はアドレス
データＩＹがキー入力回路５を指定する内容であること
を検出して２値論理レベルの／／１７信号を出力するも
ので、この出力信号（７１１７）はＲＡＭｌｌおよびデ
コーダ１６のチツプイネーブル端子ＣＥに加わりＲＡＭ
ｌｌおよびデコーダ１６を動作可能とする。また入力端
子Ａ１に入力されたキーアドレスデータＩＸはＲＡＭｌ
ｌおよびデコーダ１６の各アドレスデータ入力端子Ａｄ
ｒに共通に加えられる。デコーダ１６の各出力端子０１
〜０３７はＭＯＳ型電界効果トランジスタ（以下、トラ
ンジスタと略称する）Ｔｒｌ〜Ｔｒ３７のゲートにそれ
ぞれ接続される。トランジスタＴｒｌ〜Ｔｒ３７の各ド
レインは接地され、またその各ソースはキースイツチ群
１０内の対応するキースイツチＫ１〜Ｋ３７Ｑ第１切換
え接点（ブレーク接点）Ｂにそれぞれ接続されている。
またキースイツチＫ１〜Ｋ３７の第２切換え接点（メイ
ク接点）ＭとトランジスタＴｒｌ〜Ｔｒ３７のソース間
にはそれぞれ抵抗Ｒ１〜Ｒ３７が接続されている。更に
キースイツチＫ１〜Ｋ３７の各可動接点ＣはともにＣ一
ＭＯＳバツフアアンプ（第１増幅器）１７の入力端子に
抵抗Ｒ３９を介して接続されるほかに、他のＣ−ＭＯＳ
バツフアアンプ（第２増幅器）１８の入力端子に直接接
続される。またバツフアアンプ１７の入力端子は更に抵
抗Ｒ３８を介して電ＦｆＶｃｃの電源端子に接続されて
いる。更にバツフアアンプ１７，１８の各制御入力端子
には、バスラインＢＵＳからリード／ライト入力端子Ｒ
／Ｗを介して送られてくるリード／ライト信号Ｒ／Ｗが
入力され、このリード／ライト信号Ｒ／Ｗが″１″信号
のとき（読出し命令のとき）バツフアアンプ１１，１８
を動作可能とし、また″０″信号のとき（書込み命令の
とき）オープン状態として動作不能となるようになされ
ている。このようにして前記バツフアアンプ１１，１８
の入力回路を構成する抵抗Ｒ，〜Ｒ３９により抵抗分圧
回路が形成され、またこの抵抗分圧回路の出力電圧によ
つて、前記バツフアアンプＩＴ，ｌ８に対してそれぞれ
異なる電位の電圧が与えられるものである。

そしてこの結果、押下鍵に対して第４図Ｃ，ｄにそれぞ
れ示すようなオンオフ検出データ０Ｎ／０ＦＦおよび時
間差検出データＴＤが、バツフアアンプ１？およびバツ
フアアンプ１８からそれぞれ出力されるようになつてい
る。なお、前記抵抗分圧回路およびバツフアアンプＩＴ
を第１の検出回路、前記抵抗分圧回路およびバツフアア
ンプ１８を第２の検出回路と称することにする。ここで
、第３図および第４図を参照して、キースイツチＫ１〜
Ｋ３７の状態と、前記オンオフ検出データ０Ｎ／ ０Ｆ
Ｆおよび時間差検出データＴＤの梼出力状態との関係を
説明する。

第３図は、キースイツチＫ１の場合におけるバツフアア
ンプＩＴ，ｌ８の入力回路等の等価回路を示したもので
ある。

他のキースイツチＫ２〜Ｋ３７のそれぞれの場合におい
ても、第３図と同一の等価回路が形成される。第２図の
デコーダ１６の出力端子０１から″１″レベルの信号が
出力されてトランジスタＴｒｌがオンすると、キースイ
ツチＫ１に関する第３図の等価回路が成立する。この第
３図の回路においてはキースイツチＫ１ の可動接点Ｃ
の位置により次の３つの状態がある。すなわち、可動接
点Ｃが第１切換え接点Ｂに接している第１の状態（押鍵
されていないとき）、可動接点Ｃが第１切換え接点Ｂお
よび第２切換え接点Ｍのどちらにも接していない第２の
状態（押鍵または離鍵により可動接点Ｃが第１切換え接
点Ｂおよび第２切換え接点Ｍの間を移動しているとき）
および可動接点Ｃが第２切換え接点Ｍに接している第３
の状態（押鍵中であるとき）である。そして、この第１
乃至第３の各状態におけるバツフアアンプＩＴおよび１
８の入力電位を示すと第１表のようになる。しカルて、
第１の状態、第２の状態および第３の状態のそれぞれに
おけるバツフアアンプＩＴ）バツフアアンプ１８の各入
力電位が第１表に示す条件によつて与えられるから、抵
抗Ｒｌ，Ｒ３８，Ｒ３，の各抵抗値間において下記の式
（１）の条件が満足されるとき、バツフアアンプＩＴか
ら、第４図（ｃ）に示すようなオンオフ検出データ０Ｎ
／ ０ＦＦを出力させ、またバツフアアンプ１８から、
第４図ｄに示すような時間差検出データＴＤを出力させ
ることができる。

但しＶｃｃが５Ｖ１バツフアアンプ１７，１８の各スレ
ツシヨルドレベルが２．５ｖとする。

また２．５ｖ以上（２．５ｖからＶｃｃ（５ｖ）まで）
の電圧レベルを２値論理レベルの″１７２．５ｖ未満の
電圧レベルを７０′／と規定しておく。第４図を参照し
て前記式（１）の条件を更に具体的に説明すると、第４
図ａはキースイツチＫ１の鍵が押鍵、離鍵される際の町
動接点Ｃの電位を表わすものである。

すなわち、鍵が押鍵され、キースイツチＫ１の可動接点
Ｃが第４図ｅに示す時間ｔ１において第１切換え接点Ｂ
を離れると、可動接点Ｃの電位はＧＮＤからＶｃｃに達
する。そして時間Ｔ２において可動接点Ｃが第２切換え
接点Ｍに接すると、その電位ＶｃｃからＲｌ Ｖｃｃ・？に低下する。

この電位Ｒ１＋Ｒ３，＋Ｒ，８ Ｋｌ Ｖｃｃ・？はＶｃｃとＧＮＤの中間レ Ｒ，．＋Ｒ．９６＋Ｒ．。

ベルである。

次に鍵が離鍵され、キースイツチＫ１の可動接点Ｃが時
間Ｔ３において第２切換え接点Ｍを離れると、可動接点
Ｃの電位は前記中間几！レベルの電位Ｖｃｃ・
からＶｃｃにＲ１＋Ｒ３Ｏ＋Ｒ３８再び達し、
次いで時間Ｔ，において可動接点Ｃが第１切換え接点Ｂ
に達すると、可動接点Ｃの電位はＶｃｃからＧＮＤに低
下する。

このようにキースイツチＫ１の可動接点Ｃの電位は、鍵
の押鍵、離鍵にともない３種類の電位、すなわちＧＮＤ
ｌ几１Ｖｃｃ，．Ｖｃｃ・ に変化する
ものでＲ，＋Ｒ，Ｏ＋Ｒ３，ある。

そして式（１）の条件が満足されるとき、スレツシヨレ
ベルがともに２．５ｖであるバツフアアンプ１ｒ，１８
からそれぞれ、第４図Ｃ，ｄに示すような波形のオンオ
フ検出データ０Ｎ／０ＦＦまたは時間差検出データＴＤ
が出力される。すなわち、第４図ｃに示すように、オン
オフ検出データ０Ｎ／０ＦＦは、非押鍵時で可動接点Ｃ
が第１の状態にあるときにはその波形が″０７′レベル
となり、かつ押鍵により可動接点Ｃが第２、第３の状態
にあるときはその波形が″１″レベルとなるような信号
である。また第４図ｄに示すように、時間差検出データ
ＴＤは、押鍵時または離鍵時において可動接点Ｃが第１
切換え接点Ｂと第２切換え接点Ｍ間を移動中である第２
の状態のときにのみその波形が７１７レベルとなり、か
つ可動接点Ｃが第１切換え接点Ｂまたは第２切換え接点
Ｍに接している第１、第３の状態のときには／７０７レ
ベルとなるような信号である。なお、下記の式（２）の
条件が満足される場合においても、前記オンオフ検出デ
ータ０Ｎ／０ＦＦ、時間差検出データＴＤを式（１）の
条件下と同様にしてバツフアアンプ１７，１８からそれ
ぞれ出力させることができる。

但しＶｃｃを５Ｖ１バツフアアンプ１７，１８のスレツ
シヨルドレベルを３ｖおよび２ｖ（３ｖ以上：″１″レ
ベル、２ｖ以下：′／０７レベル）とする。

前記ＲＡＭｌｌはキースイツチ群１０の各キースイツチ
Ｋ１〜Ｋ３７に対応して３７の記憶領域（各記憶領域は
６ビツト）を有する６ビツトＸ３７ワードの容量をもち
、キーアドレスデータＩＸによつてアドレスされるもの
で、各記憶領域（各アドレス）には各鍵の押鍵速度また
は離鍵速度を表わす計数データＣＮＴが記憶される。

この場合、押鍵されていない鍵（キースイツチが前述し
た第１の状態にある）に対応するＲＡＭｌｌの記憶領域
には内容″ｏ″の計数データＣＮＴが記憶される。そし
て記憶された計数データＣＮＴは後述するように（第６
図のフローチヤートにしたがつて）所定のタイミングで
読み出されＣＰＵｌにおいて所定の演算処理が施された
後再びＲＡＭｌｌの同一記憶領域に記憶される（書き込
まれる）。

なお、ＲＡＭｌｌの書込みおよび読出しはそのリード／
ライト制御端子Ｒ／Ｗに加えられるリード／ライト信号
Ｒ／Ｗにより行なわれる。したがつて、キー入力回路５
においては、ＲＡＭ３から出力されるキーアドレスデー
タＩＸの内容にしたがつてキースイツチ群１０とＲＡＭ
ｌｌとが同時にアドレス指定される。

換言すればキースイツチ群１０内の各キースイツチＫ，
〜Ｋ３７に対するキースイツチ走査と、ＲＡＭｌｌの各
キースイツチＫ１〜Ｋ３７に対応する記憶領域に対する
アドレス指定とが同一キーアドレスデータＩＸによつて
同時に実行される。そして、キーアドレスデータＩＸに
よる各キースイツチＫ１〜Ｋ３７の走査に伴いバツフア
アンブ１７，１８からはそれぞれ、第４図Ｃ，ｄに示す
ようなオンオフ検出データ０Ｎ／０ＦＦおよび時間差検
出データＴＤが出力される。また、ＲＡＭｌｌからは走
査（アドレス）されているキースイツチＫ１〜Ｋ３７）
に対応する計数データＣＮＴが読み出される。このよう
にして得られたオンオフ検出データ０Ｎ／０ＦＦおよび
時間差検出データＴＤは、その計数データＣＮＴととも
に第５図に示すような１ワード構成のキーデータとして
ＣＰＵｌ内のレジスタ（図示せず）に送られて記憶され
る。そしてこのレジスタに記憶したキーデータを利用し
て、押鍵速度、離鍵速度を検出する演算が第６図に示す
フローチヤートにしたがつてＣＰＵｌにより実行され、
これにより所望のタツチレスポンス特性の付与された楽
音が、押下鍵に対して発音されるものである。ここでキ
ーデータにつき説明する。

各鍵のキーデータは、第５図に示すように、オンオフ検
出データ０Ｎ／０ＦＦ（１ビツト）、計数データＣＮＴ
（６ビツト）および時間差検出データＴＤ（１ビツト）
からなる１ワード８ビツトにより構成される。゛また図
示するように、キーデータの１ビツト目Ｄ。（ＬＳＢ）
にオンオフ検出データ０Ｎ／０ＦＦが割当てられ、２ビ
ツト目Ｄ１〜７ビツト目Ｄ６に計数データＣＮＴが割当
てられ、８ビツト目Ｄ７（ＭＳＢ）に時間差検出データ
ＴＤが割当てられるようになつている。このようにキー
データの１ビツト目Ｄ。と８ビツト目Ｄ７にそれぞれオ
ンオフ検出データ０Ｎ／０ＦＦおよび時間差検出データ
ＴＤを割当て、かつこれらデータ０Ｎ／０ＦＦ，．ＴＤ
と計数データＣＮＴとを組合せて１ワード構成とするこ
とにより、ＣＰＵｌによる処理が容易となるこの発明の
特長が得られるものである。次に第６図のフローチヤー
トおよび第７図、第８図の記憶状態図を参照して、前記
実施例の具体的な動作を説明する。

電子楽器の電源が投入され、第６図のフローチヤートに
示す動作が開始されると、先ずステツプＳ１の初期設定
動作が実行される。

この初期設定動作において、先ずＲＡＭｌｌの内容をク
リアする動作、次いで内容「１」（１０進数）をキーア
ドレスデータＩＸに設定してキースイツチＫ１をノ指定
する動作等が実行される。

この結果、キースイツチＫ１〜Ｋ３７に対応するＲＡＭ
ｌｌの「１」〜「３７」番地の内容（計数データＣＮｌ
′）クリアされて「０］となり、またＲＡＭ３に記憶さ
れるキーアドレスデータＩＸの内容が「１」となつて、
次のステツプＳ２への進行に備えられる。次にステツプ
Ｓ２に進行すると、ＲＡＭ３から前記［１」のキーアド
レスデータＩＸが読み出され、このＩＸ＝１に対応する
キースイツチＫ１のキーデータをＣＰＵｌ内のレジスタ
に書込むキーデータ取込み動作が実行される。この動作
においては、前記「１」の内容のキーアドレスデータＩ
Ｘ、キー入力回路５を指定する内容のアドレスデータＩ
Ｙ、および″１７信号のリード／ライト信号Ｒ／Ｗ（読
出し指令）がバスラインＢＵＳを介してキー入力回路５
（第２図）に入力される。なお、アドレスデータＩＹお
よびリード／ライト信号Ｒ／ＷはＲＯＭ２から出力され
る。このためアドレスデコーダ１５から′２１″レベル
のイネーブル信号Ｅが出力されてＲＡＭｌｌおよびデコ
ーダ１６がチツプイネーブルされ、動作可能となる。ま
たデコーダ１６のアドレス入力端子Ａｄｒには前記内容
「１」のキーアドレスデータＩＸが同時に入力されてい
るから、このとき出力端子０１のみから７７１１／レベ
ルの信号が出力され、トランジスタＴｒｌのゲートに送
られる。この結果、キースイツチＫ１に関して第３図に
示す等価回路が成立し、前述の第１表および式（１）の
条件にしたがつて、バツフアアンプ１７，１８からそれ
ぞれオンオフ検出データ０Ｎ／０ＦＦと時間差検出デー
タＴＤとが出力される。いまキースイツチＫ１の鍵が押
鍵されていないとすると、キースイツチＫ１の可動接点
Ｃは第１切換え接点Ｂに接した前記第１の状態になつて
いる。このため、このときキースイツチＫ１に対して出
力されるオンオフ検出データ０Ｎ／０ＦＦおよび時間差
検出データＴＤの内容はともに″０７／レベルのデータ
である。またこのとき、ＲＯＭ２から″１／′信号のリ
ード／ライト信号Ｒ／Ｗ（読出し指令）が出力されてＲ
ＡＭｌｌ、バツフアアンプ１７，１８に入力されている
ため、これらデータ０Ｎ／０ＦＦ．ＴＤはＲＡＭｌｌの
「１」番地内の計数データＣＮＴ（内容「０」とともに
バスラインＢＵＳを介してＣＰＵｌ内のレジスタに送ら
れ記憶される。すなわち、キースイツチＫ１の８ビツト
から成るキーデータ（内容「０Ｕ）がＣＰＵｌ内のレジ
スタに書込まれる。次にステツプＳ３に進行し、ＣＰＵ
ｌ内のレジスタの前記キーデータの内容が「Ｏ」か否か
の判断動作がＣＰＵｌにて実行される。

この動作は、ＣＰＵｌ内の演算回路において行なわれる
もので、このときＲＯＭ２から判断命令が出力されてＣ
ＰＵｌに送られ、これにより前記内容の判断動作が実行
される。この場合、キースイツチＫ１のキーデータの内
容が「０」であるため次のステツプＳ９がプログラムカ
ウンタにより示される。ステツプＳ９ではインデツクス
インクリメント動作が実行され、ＲＡＭ３内のキーアド
レスデータＩＸに対する＋１演算がＣＰＵｌにて実行さ
れる。この結果キーアドレスデータＩＸの内容がキース
イツチＫ２を表わす「２」に変化し、またこの内容「２
」のキーアドレスデータＩＸはＲＡＭ３に送られて記憶
される。次にステツプＳｌＯに進行し、前記キーアドレ
スデータＩＸの内容が「３８」か否かの判断動作が実行
される。

この動作では内容「２」のキーアドレスデータＩＸがＲ
ＡＭ３から読出されてＣＰＵｌ内の演算回路に送られ、
またＲＯＭ２からは数値データ「３８」および判断命令
が出力されてＣＰＵｌの前記演算回路に送られる。この
結果キーアドレスデータＩＸの内容が「３８］に等しく
ないことが判断され、次のステツプＳ２が指示される。
ステツプＳ２では、キーアドレスデータＩＸの内容「２
」にしたがつて、キースイツチＫ２のキーデータをＣＲ
Ｕｌ内のレジスタに書込むキーデータ取込み動作が実行
される。

このキースイツチＫ２のキーデータ取込み動作は、前述
したキースイツチＫ１のキーデータ取込み動作と同様で
あるので、その詳細説明は省略するが、キースイツチＫ
２の鍵が押鍵されていなければ、ＣＰＵｌ内のレジスタ
には内容「Ｏ］のキーデータが書込まれる。そしてキー
スイツチＫ２の鍵は押鍵されていないので、以下の動作
はキースイツチＫ１の場合と同様であり、前記ステツプ
Ｓ３，Ｓ，，ＳｌＯの各動作が実行されて、ステツプＳ
２に進行する。ステツプＳ９においてキーアドレスデー
タＩＸは［３」となり、したがつて次に実行されるステ
ツプＳ２では、キースイツチＫ３に対する動作が実行さ
れる。ところでいま、他のキースイツチＫ３〜Ｋ３７の
鍵も押鍵されていないとすると、以下、キースイツチＫ
３ゝＫ３７に対するステツプＳ２２Ｓ３ツＳ９フＳｌＯ
の各動作キースイツチＫｌ，Ｋ２の場合と同様に実行さ
れる。

そしてキースイツチＫ３７に対する処理が完了し、また
ステツプＳｌＯの処理によつてキーアドレスデータＩＸ
の内容が「３８」となると、ステツプＳｌｌに進行し、
タイマチエツク動作力ζ実行される。このタイマチエツ
ク動作では、キースイツチＫ１の処理の開始とともに開
始されたタイマ４の計時内容が所定の時間（例えば１ｍ
ｓｅｃ．）に達したか否かの検出動作が実行される。そ
して１ｍｓｅｃ．に達するとステツプＳｌ２に進行し、
前記キーアドレスデータＩＸに「１』が設定され、また
タイマ４の内容をりセツトする動作が実行される。以上
の動作によつてすべての鍵のキースイツチＫ１〜Ｋ３７
に対する処理が完了し、基びキースイツチＫ１に対する
ステツプＳ２の動作が開始される。

このような動作はタイマ４の計時動作にしたがつて１ｍ
ｓｅｃ．毎に繰返される。なお、タイマ４を設け全キー
スイツチＫ１〜Ｋ３７の処理の１サイクルの時間を１ｍ
ｓｅｃに規定した理由については後述する。次に前記ス
テツプＳ２においてキースイツチＫ１の鍵が押鍵されて
いた場合の動作を説明する。

なお、押鍵前のキースイツチＫ１のキーデータの内容は
、第７図ａに示すように各ビツトとも「Ｏ］であるキー
スイツチＫ１の鍵が押鍵されると、たとえば第４図ｅの
時間ｔ１においてその可動接点Ｃが第１切換え接点Ｂを
離れ、第２切換え接点Ｍに向つて移動しはじめ、前記第
２の状態となる。そして可動接点Ｃが前記第２の状態の
ときには、第４図Ｃ，ｄに示すように、バツフアアンプ
１７，１８からそれぞれ出力されるオンオフ検出データ
０Ｎ／０ＦＦ１時間差検出データＴＤぱともに７１″レ
ベルのデータとなる。したがつて、ステツプＳ２の処理
によつてＣＰＵｌ内のレジスタに取込まれるキースイツ
チＫ１のキーデータの１ビツト目Ｄ。と８ビツト目（Ｄ
７）はともに″１／７となる。またこのときＲＡＭｌｌ
から読出されるキースイツチＫ１の計数データＣＮＴの
内容は「Ｏ」であるから、前記キーデータの２〜７ビツ
ト目（Ｄ１〜Ｄ６）の内容はともに７０７である。この
ようにして、このステツプＳ２の処理によりＣＰＵｌ内
のレジスタに取込まれたキースイツチＫ１のキーデータ
の内容は、第７図ｂに示すように２進数表示で［１００
００００１」となつている。次にステツプＳ３に進行し
、前記キーデータの内容が「０」か否かの判断動作が実
行される。いまキーデータの内容は「１００００００１
」（２進数）で「０」ではないので、この判断動作の結
果、ステツプＳ４に進行することが示される。ステツプ
Ｓ４では、前記キーデータの内容（第７図ｂ）が負か否
かをＣＰＵｌによる演算処理により判断する動作が実行
される。前述したように、ＣＰＵｌでは各データの処理
が２′コンブリメント表示法によるデータとして処理さ
れるようになされている。２′コンブリメント表示法で
は、データの正負をその最上位ビツト（ＭＳＢ）の内容
、すなわち″Ｏ″（正の場合）または／７１″（負の場
合）により区別するようになつている。

したがつて、キースイツチＫ１のキーデータの場合、そ
の最上位ビツトである８ビツト目Ｄ７の内容がいま″１
″であるから、前記ステツプＳ４の処理によつてこのキ
ーデータの内容が負であることが判断され、この結果、
次に進行すべきステツプＳ，３が示される。ステツプＳ
ｌ３では、前記キーデータの２〜７ビツト目Ｄ１〜Ｄ６
に記憶される計数データＣＮＴに＋１演算する処理がＣ
ＰＵｌ内で実行される（このことは換言すれば、キーデ
ータに対しては＋２演算することになる）。

この演算により、キーデータの内容は、第７図ｃに示す
ように［１０００００１１」となり、再びＣＰＵｌ内の
レジスタに送られて記憶される。

次にステツプＳｌ４に進行し、前記ステツプＳｌ３の演
算の結果オーバーフローが発生したか否かの判断動作が
ＣＰＵｌ内にて実行される。

いまキーデータの内容は「１０００００１１」であるか
ら、オーバーフローの発生しなかつたことが判断され、
次に進行すべきステツプＳｌ６が示される。そしてステ
ツプＳｌ６では、前記キーデータ（内容：「１００００
０１１」）の２〜７ビツト目（Ｄ１〜Ｄ６）の計数デー
タＣＮＴ（内容：［０００００１」）をＲＡＭｌｌの「
１」番地に格納する処理が実行される。

このときＲＯＭ２からは″０″信号のリード／ライト信
号Ｒ／Ｗ（書込み指令）が出力される。次にステツプＳ
９に進行し、キーアドレスデータＩＸがインクリメント
されて「２」となる。

そして以下、キースイツチＫ２〜Ｋ３７の処理が順次実
行される。キースイツチＫ３７の処理が終了すると、す
なわちステツプＳ，においてキーアドレスデータＩＸが
「３８」になると、ステツプＳｌＯ，Ｓｌｌ，Ｓｌ２を
介してステツプＳ２に戻り再びキースイツチＫ１の処理
が実行される。キースイツチＫ１に対する２回目のステ
ツプＳ２の処理が開始される時点において、まだキース
イツチＫ１の可動接点Ｃが前記第２の状態のままである
とすると、ステツブＳ２の処理によつてＣＰＵｌ内のレ
ジスタに取込まれる新たなキーデータの内容は、第７図
ｃに示す「１０００００１Ｕとなる。

したがつて次のステツプＳ３の処理後ステツプＳ４の処
理を、前記１回目の処理同様に受けたのちステツプＳｌ
３に進行し、＋２演算の処理を受ける。この結果、キー
データの内容は第７図ｄに示すように「１００００１０
１」となる。次いで前記同様にして、ステツプＳｌ４，
Ｓｌ５の処理を受け、この結果、ＲＡＭｌｌの「１］番
地には内容が「００００１０」の計数データＣＮＴが格
納される。次いでステツプＳ９に進行してキーアドレス
データＩＸがインクリメントされて「２」となり、更に
ステツプＳｌＯの処理後ステツブＳ２に進行し、キース
イツチＫ２に対する処理が開始される。このようなキー
スイツチＫ１に対するステツプＳ２７Ｓ３？ Ｓ４ツ
Ｓｌ３？ Ｓｌ５？Ｓｌ６ツ Ｓ９ツ ＳｌＯの処理が
、たとえば押鍵後９回実行され、またこの間他のキース
イツチＫ２〜Ｋ３７に対する処理もそれぞれ９回実行さ
れた時点、たとえば第４図ｅの時間Ｔ２でキースイツチ
Ｋ１の可動接点Ｃが第２切換え接点Ｍに接し、前記第２
の状態から第３の状態になつたとすると、キースイツチ
Ｋ１に対する９回目の処理後にＲＡＭｌｌに格納される
計数データＣＮＴの内容は「００１００１」となつてい
る。

そしてキースイツチＫ１に対する１０回目のステツプＳ
２の処理によつて得られるキーデータの内容は、第７図
ｆに示すように「０００１００１１」となる。

すなわち、キースイツチＫ１の可動接点Ｃが第３の状態
に変化すると、第４図ｄに示すように、バツフアァンプ
１８から出力される時間差検出データＴＤが７１″レベ
ルから７０″レベルに変化し、したがつてキーデータの
８ビツト目Ｄ７の内容が７０！！となる。次いでステツ
プＳ３を経てステツプＳ４に進行すると、前記キーデー
タの内容が負でないごと、すなわちキーデータの最上位
ビツト（８ビツト目）Ｄ７の内容が″０″であり、キー
データの内容が正であることが判断され、次のステツプ
Ｓ５に進行することが示される。ステツプＳ５において
は、前記キーデータの内容を（［０００１００１１］）
を１ビツト右シフトする処理がＣＰＵｌにて実行される
。

このためＲＯＭ２から右シフト命令が出力される。この
ステツプＳ５の処理によつてキーデータの内容は第７図
ｇに示すように「００００１００１Ｊとなり、また次の
ステツプＳ６の処理によつて、前記ステツプＳ５の処理
によりキャリーの発生したことが検出される。このため
ステツプＳ６の処理後、次に進行すべきステツプＳ７が
示される。そしてステツプＳ７においては、右シフト後
の前記キーデータの１〜６ビツト目（ＤＯ−Ｄ，）に含
まれる計数データＣＮＴ（内容：「００１００１」）が
「０」か否かがＣＰＵｌにて判断される。前記したよう
に計数データＣＮＴはいま「０」ではないから、このス
テツプＳ７の処理によつて計数データＣＮＴの内容が「
Ｏ」でないことが判断され、次に進行すべきステツプＳ
８が示される。ステツプＳ，はキーオン処理を実行する
ステツプであるが、このキーオン処理では、キースイツ
チＫ１のキーアドレスデータＩＸ（内容：「１」）−内
容が″１″のオンオフ検出データ０Ｎ／０ＦＦおよび内
容が「００１００１」の計数データＣＮＴをバスライン
ＢＵＳ、前記ＰＩＡ６を介してチヤンネルプロセツサＴ
に送る転送処理、およびこの転送処理後、前記計数デー
タＣＮＴの内容をクリアする処理が実行される。

そしてチャンネルプロセツサ７は、送られてきた前記キ
ースイツチＫ１に対する前記データ（ＩＸ、０Ｎ／０Ｆ
Ｆ．ＣＮＴ）をトーンジェネレータ８の何れかの発音チ
ヤンネルに割当てて該発音チヤンネルにおいてこのデー
タをトーンジェネレータ８に送出する。このためトーン
ジェネレータ８においては、キースイツチＫ１の鍵に対
する楽音を発生させるための楽音波形データの演算が開
始され、またこの結果、サウンドシステム９内のスピー
カから前記楽音が発音されはじめる。なおトーンジェネ
レータ８はこのとき、送られてきた前記計数データＣＮ
Ｔの内容に応じたタツチレスポンス特性を発生楽音に付
与するための演算も実行するものである。またこのキー
オン処理の終了時には計数データＣＮＴの内容がクリア
されるため、内容「０］の計数データＣＮＴはＲＡＭｌ
ｌの［１」番地に記憶される。前記ステツプＳ８の処理
終了後、ステツプＳ，，ＳｌＯの各処理が実行され、ス
テツプＳ２に進行してキースイツチＫ２に対する処理が
開始される。次いで他のキースイツチＫ２〜Ｋ３７の処
理を経て再びキースイツチＫ１に対するステツプＳ２の
処理が開始されると、このステツプＳ，の処理により取
込まれるキースイツチＫ１のキーデータの内容は、キー
スイツチＫ１の鍵がまだ押鍵中であり、その可動接点Ｃ
が第３の状態のままであるから、第７図ｈに示す［００
０００００１］である。したがつてこのキーデータの内
容ぱ「０」でなく、かつ正のデータであるから、次のス
テツプＳ３，Ｓ４の処理を経てステツプＳ５に進行する
。ステツプＳ５では、内容「０００００００１」のキー
データを１ビツトだけ右シフトする処理が実行され、キ
ーデータの内容は、第７図１に示すようになり、またこ
の結果発生するキャリーが次のステツプＳ６の処理によ
り検出される。そしてステツプＳ７に進行し、前記ステ
ツプＳ６の処理後のキーデータ内の計数データＣＮＴの
内容が「０」か否かの判断動作が実行されるが、このと
きの計数データＣＮＴの内容は、第７図１に示すように
［０」である。このためステツプＳ７の処理によつて次
に進行すべきステツプＳ９が示され、キーアドレスデー
タＩＸがインクリメントされて「２」となり、更にステ
ツプＳｌＯを経てステツプＳ２に進行する。そしてキー
スィツチＫ２〜Ｋ７の処理が実行され、再びキースイツ
チＫ１に対する処理が開始される。キースイツチＫ１の
鍵がまだ押鍵中であれば、前記ステツプＳ８のキーオン
処理後に実行されたキースイツチＫ１に対するステツプ
Ｓ２〜Ｓ７の処理が実行される。第７図ｊ″はこの処理
時におけるステツプＳ２の処理後のキーデータの内容を
示し、また第７図ｋには、ステツプＳ５の処理後のキー
データの内容を示す。このような処理はキースイツチＫ
１の鍵が離鍵されるまで繰返される。そしてこの期間、
前記トーンジェネレータ８は先に転送されてきたキース
イツチＫ１の前記データにもとづいて演算を実行しつづ
け、キースイツチＫ１の鍵の楽音をスピーカより発音さ
せつづける。その後、例えば第４図ｅの時間Ｔ３におい
てキースイツチＫ１の鍵が離鍵され、その可動接点Ｃが
第２切換え接点Ｍを離れて第１切換え接点Ｂ側に移動し
はじめ、したがつて前記第３の状態から第２の状態に変
化し、この状態において、キーアドレスデータＩＸの内
容が「１」となると、キースイツチＫ１の処理が実行さ
れステツプＳ２に進行する。

このステツプＳ２において取込まれるキースイツチＫ１
のキーデータの内容は、第７図１に示すように「１００
００００１」である。すなわち、キースイツチＫ１の可
動接点Ｃが第２の状態に変化したので、バツフアアンプ
１７，１８からともに″１″レベルのオンオフ検出デー
タ０Ｎ／０ＦＦ、時間差検出データＴＤが出力され、こ
の結果、前記キーデータの１ビツト目（ＤＯ）と８ビツ
ト目（Ｄ７）の内容がともに″１″となる。また計数デ
ータＣＮＴ′は、前記キーオン処理によりセツトされた
ためその内容は「Ｏ」であり、したがつてキーデータの
２〜７ビツト目（Ｄ１〜Ｄ６）の内容はともに２０″と
なつている。そしてこのキーデータの内容は「０」でな
く、かつ負のデータとなつているから、前記ステツプＳ
２に続いてステツプＳ３？Ｓ４？Ｓｌ３フＳ！４ラＳｌ
６の各処理が実行される。すなわち、前記時間ｔ１〜Ｔ
２間においてキースイツチＫ１のキーデータが受けた前
述の処理と同一の処理がこの場合のキーデータに対して
実行される。第７図ｍには、前記時間Ｔ３のあと、前記
ステツプＳｌ３の１回目の＋２演算処理を受けたキーデ
ータの内容を示す。すなわちキーデータの内容は第７図
ｃ同様に「１０００００１１」となつている。このキー
スイツチＫ１の可動接点Ｃが、第４図ｅの時間Ｔ４にお
いて第１切換え接点Ｂに接し、したがつて第２の状態か
ら第１の状態に変化するまでの期間におけるキースイツ
チＫ１に対するステツプＳ２ゝＳ４ラＳｌ３νＳｌ４ツ
Ｓｌ６，Ｓ，，ＳｌＯの２回目以降の各処理は前記時間
ｔ１〜Ｔ２間における処理の場合と全く同一であるので
その説明は省略する。そしてこのような処理が、たとえ
ば１６回、キースイツチＫ１に対して繰返され（勿論こ
の間にはキースイツチＫ２〜Ｋ３７に対する処理も１６
回繰返される）、この結果、第７図ｎに示すように、キ
ースィッチＫ１のキーデータの内容が［１０１００００
１」となつたのち時間Ｔ４においてキースイツチＫ１の
可動接点Ｃが第１の状態になつたとする。そしてこのと
きキースイツチＫ１に対するステツプＳ２の処理により
取込まれるキースイツチＫ１のキーデータの内容は、第
７図０に示すように、「００１０００００」となる。

すなわち、バツフアアンプ１７，１８からキースイツチ
Ｋ１に対して出力されるオンオフ検出データ０Ｎ／０Ｆ
Ｆ１時間差検出データＴＤの内容はともに″０″レベル
となるため、前記キーデータの１ビツト目（ＤＯ）と８
ビツト目（Ｄ７）の内容もともに／／０″となる。そし
てこのキーデータの内容は［０」ではなく、かつ負のデ
ータでもないから前記ステツプＳ２の処理後ステツプＳ
３，Ｓ４の各処理を経たのちステツプＳ５の処理が実行
される。このステツプＳ，において前記キーデータが１
ビツトだけ右シフトされてもキャリーは発生しないから
（データ０Ｎ／０ＦＦが″０′７だから）、このキャリ
ー無しの状態が次のステツプＳ６の処理により検出され
、この結果、次に進行すべきステツプＳｌ７が示される
。なお、第７図ｐには、前記ステツブＳ５の処理を受け
たのちのキーデータの内容を示す。ステツプＳｌ７にお
いては、キーオフ処理が実行される。すなわちこのキー
オフ処理においては、キースイツチＫ１のアドレスデー
タＩＸ（内容：「１」）、内容が７０″のオンオフ検出
データ０Ｎ／０ＦＦおよび内容が「０１００００」の計
数データＣＮＴがバスラインＢＵＳ，．Ｐ［Ａ６を介し
てチヤンネルプロセツサ７に転送され、またこの転送動
作後、前記計数データＣＮＴの内容がクリアされる。チ
ヤンネルプロセツサ７は、離鍵状態を表わす前記データ
ＩＸ，．ＯＮ／０ＦＦ，．ＣＮＴを受けると、当該発音
チヤンネル（キースイツチＫ１の鍵に対応する楽音の発
音が割当てられているチヤンネル）における楽音の楽音
状態が減衰状態（デイケイ状態）となるように、トーン
ジェネレータ８の当該発音チヤンネルの楽音発生動作を
制御する。

これによりトーンジェネレータ８の前記発音チヤンネル
からは、デイケイ状態の楽音データが出力されるように
なる。そして楽音の発生が終了すると、すなわち前記デ
イケイ状態が終了すると、チヤンネルプロセツサ７は当
該発音チヤンネルの割当てをクリアする。なおこのキー
オフ処理の際にも、トーンジェネレータ８は前記計数デ
ータＣＮＴの内容に応じた、離鍵時におけるタツチレス
ポンス特性を発生楽音に付与するための演算も実行する
ものである。ここで、全キースイツチＫ１〜Ｋ３７の処
理の１サイクルの時間をタイマ４により規定した理由に
つき述べる。

この実施例では、押鍵速度および離鍵速度の検出、すな
わち各鍵のキースイツチの可動接点Ｃが、押鍵時または
離鍵時に第１切換え接点（ブレーク接点）Ｂと第２切換
え接点（メイク接点）Ｍ間を移動する速度の検出を、上
述したように、計数データＣＮＴに対し＋１の演算を実
行することにより行うようにしている。もし、タイマ４
が設けられていず、したがつて第６図のステツプＳｌ，
の処理が実行されない場合には、ある押下鍵の押鍵速度
または離鍵速度（前記計数データＣＮＴの内容）が、該
押下鍵と同時押下されている鍵の数によつて同一押鍵速
度または同」離鍵速度であつても計数データＣＮＴの内
容が異なつてしまう不都合が生じる。すなわち、例えば
３７個の鍵のうち１個の鍵のみが押鍵された場合を考え
ると、押鍵されていない３６個の鍵に対応するキースイ
ツチに対する処理は第６図のステツプＳ３からステツプ
Ｓ，に飛び１つのキースイツチの処理時間が短くなり、
したがつて押鍵された鍵のキースイツチに対する処理の
繰返し周期が短くなる。この結果、押鍵された鍵に対応
する計数データＣＮＴ′の＋１演算処理の繰返し周期が
短くなつて該データＣＮＴの単位時間当りの増加は大き
くなる。一方、３７個の鍵すべてが押鍵された場合を考
えると（実際には全ての鍵が同時に押鍵されるようなこ
とはないがここでは説明の都合上そうする）、全ての鍵
が押鍵されているので各キースイツチそれぞれの処理に
要する時間が長くなり、したがつてある特定の１つの鍵
のキースイツチに対する処理の繰返し周期は長くなる。
この結果、当該鍵に対応する計数データＣＮＴの＋１演
算処理の繰返し周期が短くなつて該データＣＮＴの単位
時間当りの増加は小さくなる。このように、タイマ４が
設けられていない場合には、全キースイツチＫ１〜Ｋ３
７の処理の１サイクルに要する時間が同時押鍵数によつ
て変化し、正確な押鍵速度（または離鍵速度）の検出が
行えなくなつてしまう。そこで、この実施例においては
、タイマ４を設けてステツプＳｌｌの処理を実行し、こ
れにより全キースィツチＫ１〜Ｋ３７の処理の１サイク
ルに要する時間を同時押鍵数に関係なく常に一定時間（
例えば１ｍｓｅｃ）となるようにしている。これにより
上述した不都合は解消される。次に、ある鍵（仮りにキ
ースイツチＫ，に対応する鍵とする）が非常にゆつくり
押鍵されたり、あるいは離鍵されたために、該鍵に対応
するキーデータにオーバーフローの発生することが前記
ステツプＳｌ４により検出される場合の処理について、
第８図を参照して説明する。

キースイツチＫ１の鍵の押鍵後から該キースイツチＫ１
のキーデータにオーバーフローが発生するまでのキース
イツチＫ１に対する処理は、前述の第７図を参照して説
明した場合と同様であり、この間のキーデータの状態を
第８図ａ−ｅに示す。

そして押鍵後のある時間におけるキースイツチＫ１のキ
ーデータの全ビツトが、第８図ｆに示すように７ビとな
ると、スイツチＳｌ３における＋２演算時にオーバーフ
ローが発生する（第８図ｇ参照）。このためステツプＳ
，５に進行して前記キーデータを−２演算（すなわち計
数データＣＮＴを−１演算）する処理がＣＰＵｌにて実
行される。この場合、ＣＰＵｌの演算回路にはオーバー
フローした前記キーデータ（内容：「１０００００００
１」）が送られ、またＲＯＭ２から減算命令が出力され
る。

なお前述したようにＣＰＵｌは、データを２′コンプリ
メント表示法によるデータとして処理するから、実際に
は前記キーデータにデータ［１１１１１１１０」を加算
する処理が行われる。この結果、キーデータの内容は第
８図ｈのように、再び「１１１１１１１１」となる。

そしてこのキーデータのうち計数データＣＮＴ（内容：
「１１１１１１」）は、ステツプＳ，６の処理によりＲ
ＡＭｌｌの「１」番地に格納される。

また次回のキースイツチＫ，に対する処理時においても
、まだキースィツチＫ１の可動接点Ｃが第２の状態のま
まであれば、前記内容［１１１１１１１１」のキーデー
タはステツプＳｌ３の処理により再び「１００００００
０１］となつてオーバーフロが生じる（第８図ｇ参照）
ので、次のステツプＳｌ４を経てステツプＳｌ５の−２
演算処理を受け、この結果キーデータの内容は、第８図
ｈに示すように再び「１１１１１１１１］となる。この
ようにして、キーデータの内容がオーバーフロー状態に
なつてから、前記可動接点Ｃが第２の状態から第３の状
態に変化するまでの期間、前記ステツプＳｌ３〜Ｓｌ５
の処理がキーデータに対して繰返し実行される。したが
つて前記ステツプＳｌ３〜Ｓｌ５の処理後得られるキー
データの内容は常に「１１１１１１１１」となつており
、ＲＡＭｌｌに格納される計数データＣＮＴの内容は常
に「１１１１１１」となつている。

このため、キースイツチＫ１の可動接点Ｃが第３の状態
に変化したのち実行されるステツプＳ８のキーオン処理
においてトーンジェネレータ８に送られる計数データＣ
ＮＴの内容はこの場合「１１１１１１」であり、この計
数データＣＮＴの内容にしたがつたタッチレスポンス特
性を楽音に付与するための演算が楽音発生のための演算
とともにトーンジェネレータ８において実行される。こ
のようにして、ステツプＳｌ４、Ｓ，５のオーバーフロ
ー処理ステツプを設けることにより、キーデータが一度
全ビツト ７ビ（「１１１１１１１１」となつたあとは
、その計数データＣＮＴの内容も全ビツト ７ビ（「１
１１１１１」）を確実に保持することができ、換言すれ
ばキーデータがオーバーフローして第８図ｇに示すよう
な内容（「０００００００１」）のキーデータになつて
しまい、実際の押鍵操作内容と全く異なる内容のキーデ
ータになつてしまうことを確実に防止でき、したがつて
実際の押鍵操作の内容を正しく表わすキーデータ、すな
わち計数データＣＮＴを得ることができるものである。

キースイツチＫＩの鍵の離鍵時においてキーデータにオ
ーバーフローが発生する場合の処理も、上述した押鍵時
の場合と全く同一である。

したがつてその詳細な説明は省略するが、この離鍵時の
場合においては、キースイツチＫ１の可動接点Ｃが第２
の状態から第１の状態に変化したとき、前記ステツプＳ
ｌ３〜Ｓ，５の処理が中止されてキーオフ処理が実行さ
れる。前述の実施例の動作説明では、キースイツチＫ，
の鍵が押鍵、離鍵された場合につき説明したが、他の鍵
が押鍵、離鍵された場合の動作更には同時に複数の鍵が
押鍵、離鍵された場合の動作は、前述のキースイツチＫ
１の鍵の場合と全く同様である。

そしてトーンジェネレータ８は、各押下鍵が割当てられ
た発音チヤンネルのそれぞれにおいて楽音発生のための
演算を実行するが、勿論前述したように、計数データＣ
ＮＴの内容にしたがつてタツチレスポンス特性を該楽音
に付与するための演算も各発音チャンネルにおいて同時
に実行するものである。そしてサウンドシステム９から
は、このようにして得られる各押下鍵の楽音が合成され
て発音される。またこのようにして複数の鍵が同時押鍵
された場合に、３７個の各鍵のキースイツチＫ，〜Ｋ３
７に対して第６図のフローチヤ一．トにしたがつて実行
する処理のための総時間も、また１鍵だけが押鍵されて
いる場合、あるいは無押鍵状態の各場合における前記総
時間も、タイマ４の動作、すなわち第６図のステツプＳ
，ｌのタイマチエツクの処理によつて、所定時間（１ｍ
ｓｅｃ）に規定されているため、同時押鍵されている鍵
の数に関係なく、同一押鍵速度または同一離鍵速度に対
しては必ず同一の計数データＣＮＴが得られ、所望のタ
ツチレスポンス機能が得られるものである。なお、前記
実施例では鍵の数を３７としたが、この数は勿論任意で
ある。

またキーデータのビツト数も前記実施例の８ビツトに限
定されるものではない。またＣＰＵｌにおいて、データ
を２′コンプリメント表示法によるデータとして処理す
るようにしたが、他の表示法によるデータとして処理す
ることも勿論可能である。以上説明したように、この発
明によれば、１個のキースイツチから鍵の押鍵、離鍵を
表わすデータ（オンオフ検出データ）および押鍵速度ま
たは離鍵速度を検出するためのデータ（時間差検出デー
タ）の双方を得ることができ、したがつてタツチレスポ
ンス機能を備える電子楽器であつてもキースイツチは各
鍵に対し１個設けるだけでよく、このため従来のこの種
の電子楽器に比べて機構が著しく簡単となる利点がある
。

また、この発明では、上記データ（オンオフ検出データ
、時間差検出データ）に基づき押鍵速度または離鍵速度
を表わすデータ（計数データ）を形成するための処理を
デイジタル処理により行なつているのでＩＣ化が容易に
なるとともに、更に上記処理を各キースイツチに対し時
分割的に行なうようにしているので処理装置は１つ設け
るだけでよく構成が簡単となる利点もある。

更にまたこの発明では、離鍵時のタツチレスポンス機能
をも得ることができるので、従来の電子楽器には全くな
かつた離鍵時におけるタツチレスポンス機能の付与され
た楽音を発生させることができる利点もある。

【図面の簡単な説明】

第１図はこの発明の一実施例による電子楽器の全体構成
を示すプロツク線図、第２図は第１図に示すキー入力回
路の詳細回路図、第３図は第２図に示すキー入力回路の
動作を説明するための等価回路図、第４図は第２図に示
すキー入力回路から得られる各種データの出力状態図、
第５図は第２図に示すキー入力回路から出力されるキー
データのワード構成図、第６図は前記実施例の動作を説
明するフローチヤート、第７図および第８図は同例の動
作を説明するためのキーデータの記憶状態図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・リードオンリーメモリ（ＲＯＭ）、３，１１・・・・
・・ランダムアクセスメモリ（ＲＡＭ）、４・・・・・
・タイマ、５・・・・・・キー入力回路、６・・・・・
・ペリフエラルインターフエイスアダプタ（ＰＩＡ）、
７・・・・・・チャンネルプロセッサ、８・・・・・・
トーンジェネレータ、９・・・・・・サウンドシステム
、１０・・・・・・キースイツチ群、１２・・・・・・
鍵盤インターフエイス、１５・・・・・・アドレスデコ
ーダ、１６・・・・・・デコーダ、１７・・・・・・第
１増幅器、１８・・・・・・第２増幅器、Ｋ１〜Ｋ２７
・・・・・・キースィッチ、Ｔｒ，〜Ｔｒ３７・・・・
・・トランジスタ、Ｒ１〜Ｒ３９・・・・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 各鍵に対してそれぞれ設けられ、第１切換え接点、
   第２切換え接点および可動接点を有し、非押鍵時に上記
   可動接点か上記第１切換え接点に接しており押鍵に伴な
   い該可動接点が上記第１切換え接点を離れて上記第２切
   換え接点に接するようにしてなり、かつ上記可動接点が
   上記第１切換え接点に接しているとき、または上記第２
   切換え接点に接しているとき、さらに上記第１切換え接
   点および第２切換え接点のいずれにも接していないとき
   の各状態においてそれぞれ異なるレベルの第１、第２お
   よび第３の電位を該可動接点に生じるように構成された
   複数のキースイッチと、上記各キースイッチの可動接点
   の出力が入力され上記第２および第３の両方の電位に応
   答して動作しキースイッチのオン・オフ状態を表わすオ
   ンオフ検出データを発生する第１の検出回路と、上記各
   キースイツチの可動接点の出力が入力され上記第３の電
   位に応答して動作しキースイッチの可動接点が第１切換
   え接点と第２切換え接点間を移動中か否かを表わす時間
   差検出データを発生する第２の検出回路とからなるキー
   スイッチ回路を備え、このキースイッチ回路から出力さ
   れる上記オンオフ検出データおよび時間差検出データを
   利用して各鍵のタッチレスポンス機能を得るようにした
   ことを特徴とする電子楽器。 ２ 各鍵に対してそれぞれ設けられ、第１切換え接点、
   第２切換え接点および可動接点を有し、非押鍵時に上記
   可動接点が上記第１切換え接点に接しており押鍵に伴な
   い該可動接点が上記第１切換え接点を離れて上記第２切
   換え接点に接するようにしてなり、かつ上記可動接点が
   上記第１切換え接点に接しているとき、または上記第２
   切換え接点に接しているとき、さらに上記第１切換え接
   点および第２切換え接点のいずれにも接していないとき
   の各状態においてそれぞれ異なるレベルの第１、第２お
   よび第３の電位を該可動接点に生じるように構成された
   複数のキースイッチと、上記キースイッチの可動接点の
   出力が入力され上記第２および第３の両方の電位に応答
   して動作しキースイッチのオン・オフ状態を表わすオン
   オフ検出データを発生する第１の検出回路と、上記各キ
   ースイッチの可動接点の出力が入力され上記第３の電位
   に応答して動作しキースイッチの可動接点が第１切換え
   接点と第２切換え接点間を移動中か否かを表わす時間差
   検出データを発生する第２の検出回路と、上記各キース
   イッチを時分割的に順次走査して上記第１および第２の
   検出回路から各キースイッチのオンオフ検出データおよ
   び時間差検出データを順次発生させるキーアドレス指定
   装置と、上記各キースイッチに対応する記憶領域を有し
   、各記憶領域に対応するキースイッチの計数データを一
   時記憶するとともに上記キーアドレス指定装置によりア
   ドレスされる書込みおよび読出し可能な記憶装置と、上
   記第１および第２の検出回路から出力されるオンオフ検
   出データおよび時間差検出データと上記記憶装置から出
   力される計数データとを組合せて１ワード構成のキーデ
   ータとして入力し該キーデータの内容に応じて該キーデ
   ータ中の上記計数データに所定の演算を行なうとともに
   、この新たな計数データを上記記憶装置の当該キースイ
   ッチに対応する記憶領域に書込む処理を行なう処理装置
   とを備え、上記キーデータに基づきタッチレスポンス特
   性の付与された楽音を発生するようにしたことを特徴と
   する電子楽器。