JPH0118437B2

JPH0118437B2 -

Info

Publication number: JPH0118437B2
Application number: JP54007903A
Authority: JP
Inventors: Shuhei Kono
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1979-01-25
Filing date: 1979-01-25
Publication date: 1989-04-05
Also published as: JPS55100595A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は電子楽器のタツチレスポンス装置の
改良に関する。

「従来技術」一般に電子楽器において、押鍵操作にともなう
押下鍵の押鍵速度（または押鍵圧力）を検出して
発生楽音の音量、音色等を制御するようにしたタ
ツチレスポンス機能を備えたものがある。

このタツチレスポンス機能を備えた電子楽器で
は、押鍵、離鍵の鍵操作に対応して楽音の発音制
御を行うための通常のキーオン信号のほかに、押
鍵速度に対応して発生楽音の音量、音色を制御す
るための押鍵速度を表わす押鍵速度検出信号を発
生させる必要がある。

ところで、上述の押鍵速度検出信号を得る手段
としては従来から種々のものが提案されている
が、その中の１つとして鍵の押下開始時から押下
終了時までの時間を計数回路（カウンタ）で計
り、該計数回路における鍵押下終了時点の計数デ
ータを押鍵速度検出信号として出力するものが提
案されている。この方式は計数回路（カウンタ）
を用いてデイジタル構成とすることができるの
で、集積回路（IC）化が容易になるとともに、
特にデイジタル方式の電子楽器のタツチレスポン
ス装置に有利である特長がある。

「発明が解決しようとする問題点」しかしながら、その反面、計数回路を各鍵毎に
設けなければならず、構成が複雑になるとともに
コストアツプとなる。

この発明は上述の事情を考慮してなされたもの
で、その目的とするところは、構成が簡単でかつ
鍵操作に対する応答性のよい精確な押鍵速度検出
信号が得られるようにした電子楽器を提供するこ
とである。

「問題点を解決するための手段」この発明は、各鍵に対しそれぞれ設けられ、離
鍵時にはともにオフ状態にあり、鍵の押下に伴な
い時間差をもつて順次オン状態となる第１および
第２のスイツチからなる複数のキースイツチと、
上記各キースイツチを指定するアドレスデータを
時分割的に順次出力するアドレスデータ発生手段
と、上記アドレスデータによつて指定された上記
キースイツチが、その第１、第２のスイツチがと
もにオフ状態となる第１の状態、その第１のスイ
ツチがオン状態、第２のスイツチがオフ状態とな
る第２の状態、その第１、第２のスイツチがとも
にオン状態となる第３の状態のうちいずれの状態
にあるかを表わすデイジタルキー状態データを出
力するキー状態データ発生手段と、少なくとも上
記キースイツチの数に対応した計数データ記憶用
の複数の記憶領域を有し、上記アドレスデータに
よつて書込み／読出しを行うべき記憶領域が指定
される記憶手段と、上記アドレスデータに従つて
出力された上記キー状態データが上記第２の状態
を表わすとき、該アドレスデータに従つて上記記
憶手段から読み出された当該キースイツチに対応
する計数データに対し所定の演算を行うととも
に、この演算後の新たな計数データを上記記憶手
段内の該アドレスデータによつて指定される記憶
領域に書込む処理を行う処理手段とを備え、上記
計数データに基づき楽音信号を制御するようにし
たことを特徴とする。

「実施例」以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明を利用した電子楽器の一
実施例の全体構成を示すブロツク図である。第１
図において、中央処理装置（以下、CPUと略称
する）１にはバスラインBUSを介してリードオ
ンリイメモリ（以下、ROMと略称する）２、ラ
ンダムアクセスメモリ（以下、RAMと略称す
る）３、タイマ４、キー入力回路５、ペリフエラ
ルインターフエイスアダプタ（以下、PIAと略称
する）６がそれぞれ接続され、更に前記PIA６の
出力側にはチヤンネルプロセツサ７、トーンジエ
ネレータ８、サウンドシステム９が直列に接続さ
れている。CPU１は、ROM２に記憶されている
プログラムにしたがつて制御され後述する各種の
動作を実行する装置であり、演算回路、演算制御
回路、レジスタ、プログラムカウンタ等により構
成されている。なおCPU１においたは、データ
は２′コンプリメント表示法（２の補数表示法）
によるデータとして処理されるものとする。

ROM２は上述したように、プログラムを記憶
し、CPU１内のプログラムカウンタ（図示略）
の内容にしたがつてアドレスされる。

RAM３は現在処理中のキースイツチを表わす
キーアドレスデータiXを一時的に記憶するため
の装置である。

タイマ４は、後述する第５図のフローチヤート
にしたがつて全キースイツチに対して実行される
処理動作の総時間が、同時押鍵数に関係なく常に
一定時間となるようにするための計時動作を実行
する装置である。

キー入力回路５は、第２図によりその詳細を説
明するが、大別してキースイツチ群１０、RAM
１１、鍵盤インターフエース１２により構成され
る。そしてキースイツチ群１０およびRAM１１
は前記キーアドレスデータiXにより同時アドレ
スされ、タツチレスポンス機能を得るために必要
な各鍵に対する時間差検出データTD、オンオフ
検出データON／OFF、計数データCNTの検出
動作およびRAM１１に対する各鍵の前記計数デ
ータCNTの読出し、書込み動作が実行される。

PIA６は前記各装置１〜５とチヤンネルプロセ
ツサ７間におけるデータの授受を行えるようにし
たインターフエースであり、８ビツトの双方向性
データバスと制御バスとを備えている。

チヤンネルプロセツサ７は、所定数の発音チヤ
ンネルを有するトーンジエネレータ８の各発音チ
ヤンネルに対して、PIA６を介して送られてくる
各押下鍵のデータ（iX，ON／OFF，CNT）を
順次割当てる動作を実行する装置である。そして
前記データが割当てられたトーンジエネレータ８
の発音チヤンネルでは、割当てられたデータに基
づき押下鍵に対応した楽音を発生させるための楽
音波形データの演算が実行され、またその演算結
果である楽音波形データはサウンドシステム９に
送られて、このサウンドシステム９内の図示しな
いデイジタル／アナログ変換器によりアナログ信
号に変換され、次いで増幅器により増幅されてス
ピーカから発音される。

次に第２図ないし第４図を参照して、この発明
の要部であるキー入力回路５等の構成を詳細に説
明する。第２図はキー入力回路５の詳細を示すも
ので、この回路５は前述したようにキースイツチ
群１０、RAM１１および鍵盤インターフエース
１２を備えるものであるが、図中、キースイツチ
群１０およびRAM１１を除く残りの構成部分が
鍵盤インターフエース１２を構成するものであ
る。このキー入力回路５の入力端子A₁およびA₂
にはバスラインBUSを介してキーアドレスデー
タiXおよびアドレスデータiYがそれぞれ入力さ
れる。キーアドレスデータiXは前述したように
RAM８から出力されるもので、このデータiXは
キースイツチ群１０内の各キースイツチK₁〜K₃₇
（この実施例ではキースイツチの数を37とする）
を順次時分割的にアドレスするために内容「１」
〜「37」が与えられており、CPU１内における
インクリメント処理によつてその内容が順次変化
する。また、アドレスデータiYはCPU１にバス
ラインBUSを介して接続される装置（RAM８、
タイマ４、キー入力回路５、PIA６）を指定する
ためのアドレスデータであり、このデータiYは
ROM２に記憶されているプログラムのデータに
含まれている。入力端子A₂に入力されたアドレ
スデータiYはアドレスデコーダ１５に加えられ
る。このアドレスデコーダ１５はアドレスデータ
iYがキー入力回路５を指定する内容であること
を検出して２値論理レベルの“１”信号を出力す
るもので、この出力信号（“１”）はRAM１１お
よびデコーダ１６のチツプイネーブル端子CEに
加わりRAM１１およびデコーダ１６を動作可能
とする。また入力端子A₁に入力されたキーアド
レスデータiXはRAM１１およびデコーダ１６の
各アドレスデータ入力端子Adrに共通に加えられ
る。デココーダ１６の各出力端子O₁〜O₃₇は
MOS型電界効果トランジスタ（以下、トランジ
スタと略称する）Tr₁〜Tr₃₇のゲートにそれぞれ
接続される。トランジスタTr₁〜Tr₃₇の各ドレイ
ンは接地され、またその各ソースはキースイツチ
群１０内の対応するキースイツチK₁〜K₃₇にそれ
ぞれ接続されている。

キースイツチ群１０内には、37個の各鍵のキー
スイツチK₁〜K₃₇としてそれぞれ２個のスイツチ
M₁，M₂が設けられている。スイツチM₁，M₂
は、鍵が押鍵されると、まず、スイツチM₁がオ
ンし、次いで鍵がその最大沈み位置付近まで押下
されるとスイツチM₂がオンし、また鍵が離鍵さ
れてその最大沈み位置付近から外れると先ずスイ
ツチM₂がオフし、次いでスイツチM₁がオフする
よう構成されたスイツチである。

キースイツチK₁〜K₃₇を構成するスイツチM₁，
M₂の可動接点は共通接続されて対応するトラン
ジスタTr₁〜Tr₃₇のソースに接続されている。ま
たキースイツチK₁〜K₃₇の各スイツチM₁の固定
接点（メイク接点）にはそれぞれ抵抗R₁を介し
て“０”信号が供給されているとともに更に対応
するアンドゲート６１〜９７の各第１入力端子お
よびゲート回路１００の入力端子ａに接続されて
いる。他方、各スイツチM₂の固定接点（メイク
接点）はそれぞれ抵抗r₂を介して“０”信号が供
給されているとともに、対応するインバータ２１
〜５７を介して前記アンドゲート６１〜９７の各
第２入力端子に接続されている。そしてアンドゲ
ート６１〜９７の各出力端子はともに前記ゲート
回路１００の入力端子bnに接続されている。更
にゲート回路１００の制御入力端子ｃにはバスラ
インBUSからリード／ライト入力端子Ｒ／Ｗを
介して送られてくるリード／ライト信号Ｒ／Ｗが
入力されており、これによりゲート回路１００は
リード／ライト信号Ｒ／Ｗが“１”信号（読出し
命令）のとき動作可能とされ、他方“０”信号
（書込み命令）のとき動作不能とされるものであ
る。そしてゲート回路１００の出力端子ｄ，ｅは
それぞれ、オンオフ検出データON／OFF、時間
差検出データTD出力用の端子である。なお、前
記トランジスタTr₁〜Tr₃₇の各ドレインにはとも
に“１”信号が供給されている。

キー入力回路５を上記のように構成することに
より、たとえばキースイツチK₁の鍵を第３図ｇ
に示す時間t₁にて押鍵すると、キースイツチK₁の
スイツチM₁がこの時間t₁の直後に第３図ａに示
すようにオンする。次いで時間t₃（第３図ｇ）に
おいて鍵がその最大沈み位置付近まで押下される
と第３図ｂに示すようにスイツチM₂がオンする。
その後、時間t₃にて鍵が離鍵されると鍵がその最
大沈み位置付近を離れるためスイツチM₂が先ず
オフし（第３図ｂ）、次いで、時間t₄にて完全に
離鍵されるとスイツチM₁がオフする（第３図
ａ）。このような鍵操作において、アンドゲート
６１の出力信号は第３図ｃに示すようになる。す
なわち、アンドゲート６１の出力信号は、時間t₁
にて“０”信号から“１”信号に変化し、次いで
時間t₂にて“１”信号から“０”信号に変化す
る。また時間t₃にて“０”信号から“１”信号に
変化し、更に時間t₄にて“１”信号から“０”信
号に変化し、初期状態（非押鍵時）に復帰する。
したがつてゲート回路１００の出力端子ａ，ｂか
ら出力されるオンオフ検出データON／OFFおよ
び時間差検出データTDはそれぞれ、第３図ｄ，
ｅに示すようになる。この場合、キースイツチ
K₁の状態は第３図ｆに示すように、離鍵中（す
なわちスイツチM₁，M₂がともにオフ状態のと
き）に第１の状態となり、また押鍵、離鍵に際し
て鍵がその最大沈み位置付近に位置していないと
き（すなわちスイツチM₁がオンでスイツチM₂が
オフのとき）に第２の状態となり、更に押鍵中
（すなわちスイツチM₁，M₂がともにオン状態の
とき）に第３の状態となるものである。

RAM１１はキースイツチ群１０の各キースイ
ツチK₁〜K₃₇に対応して37の記憶領域（各記憶領
域は６ビツト）を有する６ビツト×37ワードの容
量をもち、キーアドレスデータiXによつてアド
レスされるもので、各記憶領域（各アドレス）に
は各鍵の押鍵速度または離鍵速度を表わす計数デ
ータCNTが記憶される。この場合、押鍵されて
いない（キースイツチが前述した第１の状態にあ
る）鍵に対応するRAM１１の記憶領域には内容
「０」の計数データCNTが記憶される。そして、
この記憶された計数データCNTは後述するよう
に（第５図のフローチヤートにしたがつて）所定
のタイミングで読み出されCPU１において所定
の演算処理が施された後再びRAM１１の同一記
憶領域に書き込まれる。なお、RAM１１の書込
みおよび読出しはそのリード／ライト制御端子
Ｒ／Ｗにより行なわれる。

したがつて、キー入力回路５においては、
RAM８から出力されるキーアドレスデータiXの
内容にしたがつてキースイツチ群１０をRAM１
１とが同時にアドレス指定される。換言すればキ
ースイツチ群１０内の各キースイツチK₁〜K₃₇に
対するキースイツチ走査と、RAM１１内の各キ
ースイツチK₁〜K₃₇に対応する記憶領域に対する
アドレスとが同一キーアドレスデータiXによつ
て同時に実行される。そして、キーアドレスデー
タiXによる各キースイツチK₁〜K₃₇の走査に伴い
ゲート回路１００からはそれぞれ、第３図ｄ，ｅ
に示すようなオンオフ検出データON／OFFおよ
び時間差検出データTDが出力される。また、
RAM１１からは走査（アドレス）されているキ
ースイツチK₁〜K₃₇に対応する計数デーCNTが
読み出される。このようにして得られたオンオフ
検出データON／OFFおよび時間差検出データ
TDは、その計数データCNTとともに第４図に示
すような１ワード構成のキーデータとしてCPU
１内のレジスタ（図示せず）に送られて記憶され
る。そしてこのレジスタに記憶したキーデータを
利用して、押鍵速度、離鍵速度を検出する演算が
第５図に示すフローチヤートにしたがつてCPU
１により実行され、これにより所定の押鍵速度検
出信号が得られるものである。

ここでキーデータにつき説明する。各鍵のキー
データは、第４図に示すように、オンオフ検出デ
ータON／OFF（１ビツト）、計数データCNT（６
ビツト）および時間差検出データTD（１ビツト）
からなる１ワード８ビツトにより構成される。ま
た図示するように、キーデータの１ビツト目D₀
（最下位ビツト：LSB）にオンオフ検出データ
ON／OFFが割当てられ、２ビツト目D₁〜７ビツ
ト目D₆に計数データCNTが割当てられ、８ビツ
ト目D₇（最上位ビツト：MSB）に時間差検出デ
ータTDが割当てられるようになつている。この
ようにキーデータの１ビツト目D₀と８ビツト目
D₇にそれぞれオンオフ検出データON／OFFおよ
び時間差検出データTDを割当て、かつこれらデ
ータON／OFF、TDと計数データCNTとを組合
せて１ワード構成とすることにより、CPU１に
よる処理が容易となるこの実施例の特長が得られ
るものである。

次に第５図のフローチヤートおよび第６図，第
７図のキーデータの状態図を参照して、前記実施
例の具体的な動作を説明する。

電子楽器の電源が投入され、第５図のフローチ
ヤートに示す動作が開始されると、先ずステツプ
S₁の初期設定動作が実行される。この初期設定動
作においては、先ずRAM１１の内容をクリアす
る動作、次いで内容「１」（10進数）をキーアド
レスデータiXに設定してキースイツチK₁を指定
する動作等が実行される。この結課、キースイツ
チK₁〜K₃₇に対応するRAM１１の「１」〜「37」
番地の内容（計数データCNT）がクリアされて
「０」となり、またRAM３に記憶されるキーア
ドレスデータiXの内容が「１」となつて、次の
ステツプS₁への進行に備えられる。

次にステツプS₁に進行すると、RAM３から前
記「１」のキーアドレスデータiXが読み出され、
このiX＝１に対応するキースイツチK₁のキーデ
ータをCPU１内のレジスタに書込むキーデータ
取込み動作が実行される。この動作においては、
前記「１」の内容のキーアドレスデータiX、キ
ー入力回路５を指定する内容のアドレスデータ
iY、および“１”信号のリード／ライト信号
Ｒ／Ｗ（読出し指令）がバスラインBUSを介して
キー入力回路５（第２図）に入力される。なお、
アドレスデータiYおよびリード／ライト信号
Ｒ／ＷはROM２から出力される。このためアド
レスデコーダ１５から“１”レベルのイネーブル
信号が出力されてRAM１１およびデコーダ１６
がチツプイネーブルされ、動作可能となる。また
デコーダ１６のアドレス入力端子Adrには前記内
容「１」のキーアドレスデータiXが同時に入力
されているから、このとき出力端子O₁のみから
“１”レベルの信号が出力されて、トランジスタ
Tr₁のゲートに送られる。この結果、キースイツ
チK₁に関して前述の第３図の条件にしたがつて、
ゲート回路１００からそれぞれオンオフ検出デー
タON／OFFと時間差検出データTDとが出力さ
れる。いまキースイツチK₁の鍵が押鍵されてい
ないとすると、キースイツチK₁は前記第１の状
態になつている。このため、このときキースイツ
チK₁に対して出力されるオンオフ検出データ
ON／OFFおよび時間差検出データTDの内容は
ともに“０”レベルの信号である。またこのと
き、ROM２から“１”信号のリード／ライト信
号Ｒ／Ｗ（読出し命令）が出力されてRAM１１、
ゲート回路１００に入力されているため、これら
データON／OFF、TDはRAM１１の「１」番地
内の計数データCNT（内容「０」）とともにバス
ラインBUSを介してCPU１内のレジスタに送ら
れ記憶される。すなわち、キースイツチK₁の８
ビツトから成るキーデータ（内容「０」）がCPU
１内のレジスタに書込まれる。

次にステツプS₃に進行し、ステツプS₂において
CPU１内のレジスタに書込まれたキーデータの
内容が「０」か否かの判断動作がCPU１にて実
行される。この動作は、CPU１内の演算回路に
おいて行なわれるもので、このときROM２から
判断命令が出力されてCPU１に送られ、これに
より前記の判断動作が実行される。この場合、キ
ースイツチK₁のキーデータの内容が「０」であ
るため次のステツプS₉がプログラムカウンタによ
り示される。

ステツプS₉ではインデツクスインクリメント動
作が実行され、RAM８内のキーアドレスデータ
iXに対する＋１演算がCPU１にて実行される。
この結果キーアドレスデータiXの内容がキース
イツチK₂を表わす「２」に変化し、またこの内
容「２」のキーアドレスデータiXはRAM３に送
られて記憶される。

次にステツプS₁₀に進行し、前記キーアドレス
データiXの内容が「38」か否かの判断動作が実
行される。この動作では内容「２」のキーアドレ
スデータiXがRAM３から読出されてCPU１内の
演算回路に送られ、またROM２から数値データ
「38」および判断命令が出力されてCPU１の演算
回路に送られる。この結果キーアドレスデータ
iXの内容が「38」に等しくないことが判断され、
次のステツプS₂が指示される。

ステツプS₂では、キーアドレスデータiXの内
容「２」にしたがつて、キースイツチK₂のキー
データをCPU１内のレジスタに書込むキーデー
タ取込み動作が実行される。このキースイツチ
K₂のキーデータ取込動作は、前述したキースイ
ツチK₁のキーデータ取込み動作と同様であるの
で、その詳細説明は省略するが、キースイツチ
K₂の鍵が押鍵されていなければ、CPU１内のレ
ジスタには内容「０」のキーデータが書込まれ
る。そして以下の動作はキースイツチK₁の場合
と同様であり、前記ステツプS₃，S₉，S₁₀の各動
作が実行されて、ステツプS₂に進行する。ステツ
プS₉においてキーアドレスデータiXは「３」と
なり、したがつて次に実行されるステツプS₂で
は、キースイツチK₃に対する動作が実行される。

ところでいま、他のキースイツチK₃〜K₃₇の鍵
も押鍵されていないとすると、以下、キースイツ
チK₃〜K₃₇に対するステツプS₂，S₃，S₉，S₁₀の
各動作がキースイツチK₁，K₂の場合と同様に実
行される。そしてキースイツチK₃₇に対する処理
が完了し、またステツプS₁₀の処理によつてキー
アドレスデータiXの内容が「38」であることが
判断されると、ステツプS₁₁に進行し、タイマチ
エツク動作が実行される。このタイマチエツク動
作では、キースイツチK₁の処理の開始とともに
開始されたタイマ４の計時内容が所定の時間（例
えば1msec.）に達したか否かの検出動作が実行
される。そして所定の時間（1msec.）に達する
とステツプS₁₂に進行し、キーアドレスデータiX
に「１」を設定し、またタイマ４の内容をリセツ
トする動作が実行される。

以上の動作によつてすべての鍵のキースイツチ
K₁〜K₃₇に対する処理が完了し、再びキースイツ
チK₁に対するステツプS₂の動作が開始される。
このような動作はタイマ４の計時動作にしたがつ
て所定時間毎に繰返される。なお、タイマ４を設
け全キースイツチK₁〜K₃₇の処理の１サイクルの
時間を所定時間（1msec.）に規定した理由につ
いては後述する。

次に前記ステツプS₂においてキースイツチK₁
の鍵が押鍵されていた場合の動作を説明する。な
お、押鍵前のキースイツチK₁のキーデータの内
容は、第６図に示すように各ビツトとも“０”で
ある。たとえば第３図ｇの時間t₁においてキース
イツチK₁の鍵が押鍵されると、スイツチM₁がオ
ンして前記第２の状態となる。そしてキースイツ
チK₁が前記第２の状態のときには、第３図ｄ，
ｅに示すように、ゲート回路１００からそれぞれ
出力されるオンオフ検出データON／OFF、時間
差検出データTDはともに“１”レベルの信号と
なる。したがつて、ステツプS₂の処理によつて
CPU１内のレジスタに取込まれるキースイツチ
K₁のキーデータの11ビツト目D₀と８ビツト目D₇
はともに“１”となる。またこのときRAM１１
から読出されるキースイツチK₁の計数データ
CNTの内容は「０」であるから、キーデータ２
〜７ビツト目D₁〜D₆の内容はともに“０”であ
る。このようにして、このステツプS₂の処理によ
りCPU１内のレジスタに取込まれたキースイツ
チK₁のキーデータの内容は、第６図ｂに示すよ
うに２進数表示で「10000001」となつている。

次にステツプS₃に進行し、キーデータの内容が
「０」か否かの判断動作が実行される。いまキー
データの内容は「10000001」で零ではないので、
この判断動作の結果、ステツプS₄に進行すること
が示される。

ステツプS₄では、キーデータの内容（第６図
ｂ）が負か否かをCPU１による演算処理により
判断する動作が実行される。前述したように、
CPU１では各データの処理が２′コンプリメント
表示法によるデータとして処理されるようになさ
れている。２′コンプリメント表示法では、デー
タの正負をその最上位ビツト（MSB）の内容、
すなわち“０”（正の場合）または“１”（負の場
合）により区別できるようになつている。したが
つて、キースイツチK₁のキーデータの場合、そ
の最上位ビツトである８ビツト目D₇の内容がい
ま“１”であるから、前記ステツプS₄の処理によ
つてこのキーデータの内容が負であることが判断
され、この結果、次に進行すべきステツプS₁₃が
示される。

ステツプS₁₃では、キーデータの２〜７ビツト
目D₁〜D₆に割当てられている計数データCNTに
＋１演算する処理がCPU１内で実行される（こ
のことは換言すれば、キーデータに対しては＋２
演算することになる。）この演算により、キーデ
ータの内容は、第６図ｃに示すように
「10000011」となり、再びCPU１内のレジスタに
送られて記憶される。

次にステツプS₁₄に進行し、前記ステツプS₁₃の
演算の結果オーバーフローが発生したか否かの判
断動作がCPU１内にて実行される。いまキーデ
ータの内容は「10000011」であるから、オーバー
フローの発生しなかつたことが判断され、次に進
行すべきステツプS₁₆が示される。そしてステツ
プS₁₆では、前記キーデータ（内容：「10000011」）
の２〜７ビツト目D₁〜D₆の計数データCNT（内
容：「000001」）をRAM１１の「１」番地に格納
する処理が実行される。このときROM２からは
“０”信号のリード／ライト信号Ｒ／Ｗ（書込み指
令）が出力される。

次にステツプS₉に進行し、キーアドレスデータ
iXがインクリメントされて「２」となる。そし
て以下、キースイツチK₂〜K₃₇の処理が順次実行
される。キースイツチK₃₇の処理が終了すると、
すなわちステツプS₉においてキーアドレスデータ
iXが「38」になると、ステツプS₁₀，S₁₁，S₁₂を
介してステツプS₂に戻り再びキースイツチK₁の
処理が実行される。

キースイツチK₁に対する２回目のステツプS₂
の処理が開始される時点において、まだキースイ
ツチK₁が前記第２の状態のままであるとすると、
ステツプS₂の処理によつてCPU１内のレジスタ
に取込まれる新たなキーデータの内容は、第６図
ｃに示す「10000011」となる。したがつて次のス
テツプS₃の処理後ステツプS₄の処理を、前記１回
目の処理同様に受けたのちステツプS₁₃に進行し、
＋２演算の処理を受ける。この結果、キーデータ
の内容は第６図ｄに示すように、「10000101」と
なる。次いで前記同様にして、ステツプS₁₄，S₁₆
の処理を受け、この結果、RAM１１の「１」番
地には内容が「000010」の計数データCNTが格
納される。次いでステツプS₉に進行してキーアド
レスデータiXがインクリメントされて「２」と
なり、更にステツプS₁₀の処理後ステツプS₂に進
行し、キースイツチK₂に対する処理が開始され
る。

このようなキースイツチK₁に対するステツプ
S₂，S₃，S₄，S₁₃，S₁₄，S₁₆，S₉，S₁₀の処理が、
たとえば押鍵後９回実行され、またこの間他のキ
ースイツチK₂〜K₃₇に対する処理もそれぞ９回実
行された時点、たとえば第３図ｇの時間t₂がキー
スイツチK₁のスイツチM₁およびM₂がともにオン
し、前記第２の状態から第３の状態になつたとす
ると、キースイツチK₁に対する９回目の処理後
にRAM１１に格納される計数データCNTの内容
は「001001」となつている。そしてキースイツチ
K₁に対する10回目のステツプS₂の処理によつて
得られるキーデータの内容は、第６図ｆに示すよ
うに「00010011」となる。すなわち、キースイツ
チK₁が第３の状態に変化すると、第３図ｅに示
すように、ゲート回路１００から出力される時間
差検出データTDが“１”レベルから“０”レベ
ルに変化し、したがつてキーデータの８ビツト目
D₇の内容が“０”となる。次いでステツプS₃を
経てステツプS₄に進行すると、キーデータの内容
が負でないこと、すなわちキーデータの最上位ビ
ツト（８ビツト目）D₇の内容が“０”であり、
キーデータの内容が正であることが判断され、次
のステツプS₅に進行することが示される。

ステツプS₅においては、キーデータの内容
（「0010011」）を１ビツト右シフトする処理が
CPU１にて実行される。このためROM２から右
シフト命令が出力される。このステツプS₅の処理
によつてキーデータの内容は第６図ｇに示すよう
に「00001001」となり、また次のステツプS₆の処
理によつて、前記ステツプS₅の処理によりキヤリ
イの発生したことが検出される。このためステツ
プS₆の処理後、次に進行すべきステツプS₇が示さ
れる。そしてステツプS₇においては、右シフト後
のキーデータの１〜６ビツト目D₀〜D₅に含まれ
る計数データCNT（内容：「001001」）が零か否か
がCPU１にて判断される。前記したように計数
データCNTはいま零ではないから、このステツ
プS₇の処理によつて計数データCNTの内容が零
でないことが判断され、次に進行すべきステツプ
S₈が示される。

ステツプS₈はキーオン処理を実行するステツプ
であるが、このキーオン処理では、キースイツチ
K₁のキーアドレスデータiX（内容：「１」）、内容
が“１”のオンオフ検出データON／OFFおよび
内容が「001001」の計数データCNTをバスライ
ンBUS，PIA６を介してチヤンネルプロセツサ
７に送る転送処理、およびこの転送処理後、計数
データのCNTの内容をクリアする処理が実行さ
れる。そしてチヤンネルプロセツサ７は、送られ
てきたキースイツチK₁に対する前記データ（iX，
ON／OFF，CNT）をトーンジエネレータ８の
何れかの発音チヤネルに割当てて該発音チヤネル
においてこのデータをトーンジエネレータ８へ送
出する。このためトーンジエネレータ８において
は、キースイツチK₁の鍵に対する楽音を発生さ
せるための楽音波形データの演算が開始され、こ
の結果、サウンドシステム９内のスピーカから楽
音が発音されはじめる。なおトーンジエネレータ
８はこのとき、押鍵速度検出信号として送られて
きた前記計数データCNTの内容に応じたタツチ
レスポンス特性を発生楽音に付与するための演算
も実行するものであるが、この点については従来
からよく知られているので説明は省略する。また
このキーオン処理の終了時には計数データCNT
の内容がクリアされるため、内容「０」の計数デ
ータCNTがRAM１１の「１」番地に記憶され
る。

このようなステツプS₈の処理終了後、ステツプ
S₉，S₁₀の各処理が実行され、ステツプS₂に進行
してキースイツチK₂に対する処理が開始される。
次いで他のキースイツチK₂〜K₃₇の処理を経て再
びキースイツチK₁に対するステツプS₂の処理が
開始されると、このステツプS₂の処理により取込
まれるキースイツチK₁のキーデータの内容は、
キースイツチK₁の鍵がまだ押鍵中であり、第３
の状態のままであるから、第６図ｈに示す
「00000001」である。したがつてこのキーデータ
の内容は零でなく、かつ正のデータであるから、
次のステツプS₃，S₄の処理を経てステツプS₅に進
行する。ステツプS₅では内容「00000001」のキー
データを１ビツトだけ右シフトする処理が実行さ
れ、キーデータの内容は、第６図ｉに示すように
なり、またこの結果発生するキヤリイが次のステ
ツプS₆の処理により検出される。そしてステツプ
S₇に進行し、前記ステツプS₆の処理後のキーデー
タ内の計数データCNTの内容が零か否かの判断
動作が実行されるが、このときの計数データ
CNTの内容は、第６図ｉに示すように零である。
このためステツプS₇の処理によつて次に進行すべ
きステツプS₉が示され、キーアドレスデータiX
がインクリメントされて「２」となり、更にステ
ツプS₁₀を経てステツプS₂に進行する。そしてキ
ースイツチK₂〜K₃₇の処理が実行され、再びキー
スイツチK₁に対する処理が開始される。キース
イツチK₁の鍵がまだ押鍵中であれば、前記ステ
ツプS₈のキーオン処理後に実行されたキースイツ
チK₁に対するステツプS₂〜S₇の処理が実行され
る。第６図ｉはこの処理時におけるステツプS₂の
処理後のキーデータの内容を示し、また第６図ｋ
には、ステツプS₃の処理後のキーデータの内容を
示す。このような処理はキースイツチK₁の鍵が
離鍵されるまで繰返される。そしてこの期間、ト
ーンジエネレータ８は先に転送されてきたキース
イツチK₁の前記データにもとづいて演算を実行
しつづけ、キースイツチK₁の鍵の楽音をサウン
ドシステム９から発音させつづける。

その後、例えば第３図ｇの時間t₃においてキー
スイツチK₁の鍵が離鍵されると、まずスイツチ
M₂がオフし（スイツチM₁はオンのまま）、した
がつて前記第３の状態から第２の状態に変化す
る。この状態において、キーアドレスデータiX
の内容が「１」となると、キースイツチK₁の処
理が実行されステツプS₂に進行する。このステツ
プS₂において取込まれるキースイツチK₁のキー
データの内容は、第６図ｌに示すように
「10000001」である。すなわち、キースイツチK₁
が第２の状態に変化したので、ゲート回路１００
からともに“１”レベルのオンオフ検出データ
ON／OFF、時間差検出データTDが出力され、
この結果、キーデータの１ビツト目D₀と８ビツ
ト目D₇の内容がともに“１”となる（第６図
ｌ）。また計数データCNTは、前記キーオン処理
によりリセツトされたためその内容は零
（「000000」）であり、したがつてキーデータの２
〜７ビツト目D₁〜D₆の内容はともに“０”とな
つている。そしてこのキーデータの内容（第６図
ｌ）は零ではなく、かつ負のデータとなつている
から、ステツプS₂に続いてステツプS₃，S₄，S₁₃，
S₁₄，S₁₆の各処理が実行される。すなわち、前記
時間t₁〜t₂間においてキースイツチK₁のキーデー
タが受けた前述の処理と同一の処理がこの場合キ
ーデータに対して実行される。第６図ｍには、前
記時間t₃のあと、ステツプS₁₃による１回目の＋
２演算処理を受けたキーデータの内容を示す。す
なわちキーデータの内容は第６図ｃ同様に
「10000011」となつている。このキースイツチK₁
のスイツチM₁，M₂が第３図ｇの時間t₄において
ともにオフして第２の状態から第１の状態に変化
するまでの期間におけるキースイツチK₁に対す
るステツプS₂〜S₄，S₁₃，S₁₄，S₁₆，S₉，S₁₀の２
回目以降の各処理は前記時間t₁〜t₂間における処
理の場合と全く同一であるのでその説明は省略す
る。そしてこのような処理が、たとえば16回、キ
ースイツチK₁に対して繰返され（勿論この間に
はキースイツチK₂〜K₃₇に対する処理も16回繰返
される）、この結果、第６図ｎに示すように、キ
ースイツチK₁のキーデータの内容が「10100001」
となつた後時間t₄においてキースイツチK₁が第１
の状態になつたとする。そしてこのときキースイ
ツチK₁に対するステツプS₂の処理により取込ま
れるキースイツチK₁のキーデータの内容は、第
６図ｏに示すように「00100000」となる。すなわ
ち、ゲート回路１００からキースイツチK₁に対
して出力されるオンオフ検出データON／OFF、
時間差検出データTDの内容はともに“０”レベ
ルとなるため、キーデータの１ビツト目D₀と８
ビツト目D₇の内容もともに“０”となる。そし
てこのキーデータの内容（第６図ｏ）は零ではな
く、かつ負のデータでもないから前記ステツプS₂
の処理後ステツプS₃，S₄の各処理を経たのちステ
ツプS₂の処理が実行される。このステツプS₂にお
いて前記キーデータが１ビツトだけ右シフトされ
てもキヤリイは発生しないから（データON／
OFFが“０”だから）、このキヤリイ無しの状態
が次のステツプS₆の処理により検出され、この結
果、次に進行すべきステツプS₁₇が示される。な
お、第６図ｐには、前記ステツプS₅の処理を受け
たのちのキーデータの内容を示す。

ステツプS₁₇においては、キーオフ処理が実行
される。すなわちこのキーオフ処理においては、
キースイツチK₁のアドレスデータiX（内容：
「１」）、内容が“０”のオンオフ検出データ
ON／OFFおよび内容「010000」の計数データ
CNTがバスラインBUS、PIA６を介してチヤン
ネルプロセツサ７に転送され、またこの転送動作
後、前記計数データCNTの内容がクリアされる。

チヤンネルプロセツサ７は、離鍵状態を表わす
前記データiX、ON／OFF、CNTを受けると、
当該発音チヤンネル（キースイツチK₁の鍵に対
応する楽音の発音が割当てられているチヤンネ
ル）における楽音の発音状態が減衰状態（デイケ
イ状態）となるように、トーンジエネレータ８の
当該発音チヤンネルの楽音発生動作を制御する。
これによりトーンジエネレータ８の前記発音チヤ
ンネルからは、デイケイ状態の楽音データが出力
されるようになる。そして楽音の発生が終了する
と、すなわち前記デイケイ状態が終了すると、チ
ヤンネルプロセツサ７は当該発音チヤンネルの割
当てをクリアする。なおこのキーオフ処理の際に
も、トーンジエネレータ８は前記計数データ
CNTの内容に応じた、離鍵時におけるタツチレ
スポンス特性を発生楽音に付与するための演算も
実行するものである。

ここで、全キースイツチK₁〜K₃₇の処理の１サ
イクルの時間をタイマ４により規定した理由につ
き述べる。この実施例では、押鍵速度および離鍵
速度の検出、すなわち各鍵のキースイツチにおけ
る２つのスイツチM₁，M₂が押鍵時または離鍵時
それぞれオフからオンに、またはオンからオフに
変化する時間差（第２の状態にある期間）の検出
を、上述したように、計数データCNTに対し＋
１の演算を実行することにより行うようにしてい
る。もし、タイマ４が設けられていず、したがつ
て第５図のステツプS₁₁の処理が実行されない場
合には、ある押下鍵の押鍵速度または離鍵速度を
表わす計数データCNTの内容が、該押下鍵と同
時押下されている鍵の数によつて同一押鍵速度ま
たは同一離鍵速度であつても異なつてしまう不都
合が生じる。すなわち、例えば37個の鍵のうち１
個の鍵のみが押鍵された場合を考えると、押鍵さ
れていない36個の鍵に対応するキースイツチに対
する処理は第５図のステツプS₃からステツプS₉に
飛び１つのキースイツチの処理時間が短くなり、
したがつて押鍵された鍵のキースイツチに対する
処理の繰返し周期が短くなる。この結果、押鍵さ
れた後に対応する計数データCNTの＋１演算処
理の繰返し周期が短くなつて該データCNTの単
位時間当りの増加は大きくなる。１方、37個の鍵
すべてが押鍵された場合を考えると（実際には全
ての鍵が同時に押鍵されるようなことはないがこ
こでは説明の都合上そうする）、全ての鍵が押鍵
されているので各キースイツチそれぞれの処理に
要する時間が長くなり、したがつてある特定の１
つの鍵のキースイツチに対する処理の繰返し周期
は長くなる。この結果、当該鍵に対応する計数デ
ータCNTの＋１演算処理の繰返し周期が長くな
つて該データCNTの単位時間当りの増加は小さ
くなる。このように、タイマ４が設けられていな
い場合には、全キースイツチK₁〜K₃₇の処理が１
サイクルに要する時間が同時押鍵数によつて変化
し、正確な押鍵速度（または離鍵速度）の検出が
行えなくなつてしまう。そこで、この実施例にお
いては、タイマ４を設けてステツプS₁₁の処理を
実行し、これにより全キースイツチK₁〜K₃₇の処
理の１サイクルに要する時間を同時押鍵数に関係
なく常に一定時間（例えば1msec）となるように
している。これにより上述した不都合は解消され
る。

次に、ある鍵（仮りにキースイツチk₁に対応す
る鍵とする）が非常にゆつくり押鍵されたり、あ
るいは離鍵されたために、該鍵に対応するキーデ
ータにオーバーフローの発生することが前記ステ
ツプ₁₄により検出される場合の処理について、第
７図を参照して説明する。

キースイツチK₁の鍵の押鍵後から該キースイ
ツチK₁のキーデータにオーバーフローが発生す
るまでのキースイツチK₁に対する処理は、前述
の第６図を参照して説明した場合と同様であり、
この間のキーデータの状態を第７図ａ〜ｅに示
す。そして押鍵のある時間におけるキースイツチ
K₁のキーデータの全ビツトが、第７図ｆに示す
ように“１”となると、ステツプS₁₃における＋
２演算時にオーバーフローが発生する（第７図ｇ
参照）。このためステツプS₁₃に進行して前記キー
データを−２演算（すなわち計数データCNTを
−１演算）する処理がCNT１にて実行される。
この場合、CPU１の演算回路にはオーバーフロ
ーした前記キーデータ（内容：「100000001」）が
送られ、またROM２から演算命令が出力され
る。なお前述したようにCPU１は、データを
２′コンプリメント表示法によるデータとして処
理するから、実際には前記キーデータにデータ
「11111110」を加算する処理が行われる。この結
果、キーデータの内容は第７図ｈのように、再び
「11111111」となる。そしてこのキーデータのう
ち計数データCNT（内容：「111111」）は、ステツ
プS₁₆の処理によりRAM１１の「１」番地に格納
される。また次回のキースイツチK₁に対する処
理時においても、まだキースイツチK₁の可動接
点Ｃが第２の状態のままであれば、内容
「11111111」のキーデータはステツプS₁₃の処理に
より再び「100000001」となつてオーバーフロー
が生じる（第７図ｇ参照）ので、次のステツプ
S₁₄を経てステツプS₁₅の−２演算処理を受け、こ
の結果キーデータの内容は、第７図ｈに示すよう
に再び「11111111」となる。このようにして、キ
ーデータの内容がオーバーフロー状態になつてか
ら、キースイツチK₁が第２の状態から第３の状
態に変化するまでの期間、前記ステツプS₁₃〜S₁₅
の処理がキーデータに対して繰返し実行される。
したがつて前記ステツプS₁₃〜S₁₅の処理後得られ
るキーデータの内容は常に「11111111」となつて
おり、RAM１１に格納される計数データCNTの
内容は常に「111111」となつている。このため、
キースイツチK₁が第３の状態に変化したのち実
行されるステツプS₈のキーオン処理においてトー
ンジエネレータ８に送られる押鍵速度検出信号と
しての計数データCNTの内容はこの場合
「111111」である。

このようにして、ステツプS₁₄，S₁₅のオーバー
フロー処理ステツプを設けることにより、キーデ
ータが一度全ビツト“１”「11111111」）となつた
あとは、その計数データCNTの内容も全ビツト
“１”「111111」）を確実に持することができ、換
言すればキーデータがオーバーフローして第７図
ｇに示すような内容（「00000001」）のキーデータ
になつてしまい、実際の押鍵操作内容と全く異な
る内容のキーデータになつてしまうことを確実に
防止でき、したがつて実際の押鍵操作の内容を正
しく表わすキーデータ、すなわち計数データ
CNTを得ることができるものである。

キースイツチK₁の鍵の離鍵時においてキーデ
ータにオーバーフローが発生する場合の処理も、
上述した押鍵時の場合と全く同一である。したが
つてその詳細な説明は省略するが、この離鍵時の
場合においては、キースイツチK₁が第２の状態
から第１の状態に変化したとき、前記ステツプ
S₁₃〜S₁₅の処理が中止されてキーオン処理が実行
される。

以上の動作説明では、キースイツチK₁の鍵が
押鍵、離鍵された場合につき説明したが、他の鍵
が押鍵、離鍵された場合の動作更には同時に複数
の鍵が押鍵、離鍵された場合と全く同様である。
そしてトーンジエネレータ８は、各押下鍵が割当
てられた発音チヤンネルのそれぞれにおいて楽音
発生のための演算を実行するが、勿論前述したよ
うに、計数データCNTの内容にしたがつてタツ
チレスポンス特性を発生楽音に付与するための演
算も各発音チヤンネルにおいて同時に実行される
ものである。そしてサウンドシステム９からは、
このようにして得られる各押下鍵の楽音が合成さ
れて発音される。またこのようにして複数の鍵が
同時押鍵された場合に、37個の各鍵のキースイツ
チK₁〜K₃₇に対して第５図のフローチヤートにし
たがつて実行する処理のために総時間も、また１
鍵だけが押鍵されている場合、あるいは無押鍵状
態の各場合における前記総時間も、タイマ４の動
作、すなわち第５図のステツプS₁₁のタイマチエ
ツクの処理によつて、所定時間（1msec.）に規
定されているため、同時押鍵されている鍵の数に
関係なく、同一押鍵速度または同一離鍵速度に対
しては必ず同一の計数データCNTが得られ、所
望のタツチレスポンス機能が得られるものであ
る。

なお、前記実施例では鍵の数を37としたが、こ
の数は勿論任意である。またキーデータのビツト
数も前記実施例の８ビツトに限定されるものでは
ない。またCPU１において、データを２′コンプ
リメント表示法によるデータとして処理するよう
にしたが、他の表示法によるデータとして処理す
ることも勿論可能である。更にキー入力回路５，
５′の入力データ（iX、iY、Ｒ／Ｗ）および出力
データ（ON／OFF、TD、CNT）をマイクロプ
ロセツサを使用して処理したが、各処理ごとに独
立した装置を用いて処理するようにしてもよい。

また前記実施例では、キーデータの最上位ビツ
トに時間差検出データTDを割当てるとともに最
下位ビツトにオンオフ検出データON／OFFを割
当てたが、最上位ビツトにオンオフ検出データ
ON／OFFを割当てるとともに最下位ビツトに時
間差検出データTDを割当てるようにし、且つ第
５図のフローチヤートを示すステツプS₅，S₆の処
理に於いてキーデータを１ビツト左シフトしてキ
ヤリイを検出するようにすることもできる。

「発明の効果」以上説明したように、この発明によれば、簡単
な構成で、かつ、高精度で押鍵（または離鍵）速
度を検出することができる効果がある。また、こ
の発明によれば、アドレスデータによつて書込
み／読出しを行うべき記憶領域が指定される記憶
手段（RAM等）を設け、この記憶手段を時分割
計数動作における計数値一時記憶用の記憶手段と
して用いているので、鍵数の変更に容易に対処す
ることができると共に、鍵数の異なる機種間にお
いて回路の共通化が可能となり、製造現場におけ
る実用上の効果が大きい。また、この発明によれ
ば、全構成をデイジタル回路によつて構成するこ
とができるので、アナログ処理を必要とする場合
に比較し、構成が簡単になる効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例による電子楽器の全
体構成を示すブロツク図、第２図は第１図に示す
キー入力回路の詳細回路図、第３図は第２図に示
すキー入力回路から得られる各種データの出力状
態図、第４図は第２図に示すキー入力回路から出
力されるキーデータのワード構成図、第５図は前
記実施例の動作を説明するフローチヤート、第６
図および第７図は同例の動作を説明するためのキ
ーデータの記憶状態図である。１…中央処理装置（CPU）、２…リードオンリ
ーメモリ（ROM）、３，１１…ランダムアクセ
スメモリ（RAM）、４…タイマ、５…キー入力
回路、６…ペリフエラルインターフエイスアダプ
タ（PIA）、７…チヤンネルプロセツサ、８…ト
ーンジエネレータ、９…サウンドシステム、１０
…キースイツチ群、１２…鍵盤インターフエイ
ス、１５…アドレスデコーダ、１６…デコーダ、
１７…第１増幅器、１８…第２増幅器、K₁〜K₃₇
…キースイツチ、M₁，M₂…スイツチ、Tr₁〜
Tr₃₇…トランジスタ。

Claims

【特許請求の範囲】１各鍵に対しそれぞれ設けられ、離鍵時にはと
もにオフ状態にあり、鍵の押下に伴ない時間差を
もつて順次オン状態となる第１および第２のスイ
ツチからなる複数のキースイツチと、上記各キースイツチを指定するアドレスデータ
を時分割的に順次出力するアドレスデータ発生手
段と、上記アドレスデータによつて指定された上記キ
ースイツチが、その第１、第２のスイツチがとも
にオフ状態となる第１の状態、その第１のスイツ
チがオン状態、第２のスイツチがオフ状態となる
第２の状態、その第１、第２のスイツチがともに
オン状態となる第３の状態のうちいずれの状態に
あるかを表わすデイジタルキー状態データを出力
するキー状態データ発生手段と、少なくとも上記キースイツチの各々に対応した
計数データ記憶用の複数の記憶領域を有し、上記
アドレスデータによつて書込み／読出しを行うべ
き記憶領域が指定される記憶手段と、上記アドレスデータに従つて出力された上記キ
ー状態データが上記第２の状態を表わすとき、該
アドレスデータに従つて上記記憶手段から読み出
された当該キースイツチに対応する計数データに
対し所定の演算を行うとともに、この演算後の新
たな計数データを上記記憶手段内の該アドレスデ
ータによつて指定される記憶領域に書込み処理を
行う処理手段と、を備え、上記計数データに基づき楽音信号を制御
するようにしたことを特徴とする電子楽器のタツ
チレスポンス装置。２上記各キースイツチを指定するアドレスデー
タの変化範囲を鍵の数に応じて設定する手段を有
することを特徴とする特許請求の範囲第１項記載
の電子楽器のタツチレスポンス装置。