JPS59244A - プロセス制御装置のデ−タ伝送方式 - Google Patents
プロセス制御装置のデ−タ伝送方式Info
- Publication number
- JPS59244A JPS59244A JP57110246A JP11024682A JPS59244A JP S59244 A JPS59244 A JP S59244A JP 57110246 A JP57110246 A JP 57110246A JP 11024682 A JP11024682 A JP 11024682A JP S59244 A JPS59244 A JP S59244A
- Authority
- JP
- Japan
- Prior art keywords
- data
- station
- command
- time slot
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセス制御装置におけるデータの伝送方式
に関するものである。
に関するものである。
プロセス制御装置においては、定周期的に発生するデー
タと、主電算機等の上位装置からの要求に応じて送信さ
れる不定周期に発生するデータとを取扱うものとなって
おり、共通の伝送路により接続された各局間において時
分割通信によシデータの伝送を行なう場合、定周期的に
発生するデータを伝送するためのタイムスロットと、不
定周期的に発生するデータを伝送するためのタイムスロ
ットとを、各局毎に各個別なものとして割当てねばなら
ず、発生頻度の少ない不定周期的なデータにも専用のタ
イムスロットを用意するため、゛全体としての回線運用
効率が低下し、かつ、通信系としての通信速度を低下さ
せる等の欠点を生じている。
タと、主電算機等の上位装置からの要求に応じて送信さ
れる不定周期に発生するデータとを取扱うものとなって
おり、共通の伝送路により接続された各局間において時
分割通信によシデータの伝送を行なう場合、定周期的に
発生するデータを伝送するためのタイムスロットと、不
定周期的に発生するデータを伝送するためのタイムスロ
ットとを、各局毎に各個別なものとして割当てねばなら
ず、発生頻度の少ない不定周期的なデータにも専用のタ
イムスロットを用意するため、゛全体としての回線運用
効率が低下し、かつ、通信系としての通信速度を低下さ
せる等の欠点を生じている。
本発明は、従来のかかる欠点を根本的に解決する目的を
有し、定周期的なデータを伝送するためのタイムスロッ
トのみを各局へ割当て−おき、必要に応じてこのタイム
スロットによシネ定周期的なデータの伝送を行なうもの
とした極めて効果的な、プロセス制御装置のデータ伝送
方式を提供するものである。
有し、定周期的なデータを伝送するためのタイムスロッ
トのみを各局へ割当て−おき、必要に応じてこのタイム
スロットによシネ定周期的なデータの伝送を行なうもの
とした極めて効果的な、プロセス制御装置のデータ伝送
方式を提供するものである。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図は全構成のブロック図であ〕、主電算機。
等の上位装置ＨＲＥと接続された親局Ｓｍが設けである
と共に、ブーセスとの間において出力データＤ ｏｌ−
Ｄ ｏｎと入力データＤｉｉ〜Ｄ１ｎとの授受を行なう
複数の子局Ｓｓ４〜Ｓｓｎが設けてあシ、これらの間は
、共通の伝送路りによ多接続されておシ、タイムス・ロ
ットマーカＴＳＭが発生するタイムスロット番号を示す
信号に応じ、各局Ｓｍ、 ５ｓｌ−８ｓｎへ割当てられ
た番号のタイムスロットを用い、データの伝送を行なう
ものとなっている。
と共に、ブーセスとの間において出力データＤ ｏｌ−
Ｄ ｏｎと入力データＤｉｉ〜Ｄ１ｎとの授受を行なう
複数の子局Ｓｓ４〜Ｓｓｎが設けてあシ、これらの間は
、共通の伝送路りによ多接続されておシ、タイムス・ロ
ットマーカＴＳＭが発生するタイムスロット番号を示す
信号に応じ、各局Ｓｍ、 ５ｓｌ−８ｓｎへ割当てられ
た番号のタイムスロットを用い、データの伝送を行なう
ものとなっている。
たソし、タイムスロットマーカＴＳＭを個別に設けず、
親局Ｓｍまたは子局５ｓｌ−８８ｎ中のいずれかへ内蔵
されることも任意となっている。
親局Ｓｍまたは子局５ｓｌ−８８ｎ中のいずれかへ内蔵
されることも任意となっている。
第２図は、伝送される信号およびデータのフォーマット
を示す図であ、Ｄ、（ａ）はタイムスロットマーカＴＳ
Ｍの発生するタイムスロットフレーム、（ｂ）は親局Ｓ
ｍが送信する制御フレーム、（Ｃ）は各局Ｓｇｔ〜Ｓｓ
＋ｎが送信するデータフレームを示し、いずれ本、先頭
には受信先を指定する受信アドレスＲＡｔ。
を示す図であ、Ｄ、（ａ）はタイムスロットマーカＴＳ
Ｍの発生するタイムスロットフレーム、（ｂ）は親局Ｓ
ｍが送信する制御フレーム、（Ｃ）は各局Ｓｇｔ〜Ｓｓ
＋ｎが送信するデータフレームを示し、いずれ本、先頭
には受信先を指定する受信アドレスＲＡｔ。
種別を示す種別コードＴＣｔ、ＴＣｍ、ＴＣｓが設けら
れ、更に、送信元を表示する送信アドレスＳＡｔ。
れ、更に、送信元を表示する送信アドレスＳＡｔ。
ＳＡｍ、ＳＡｓが設けられてい°るうえ、最後には、パ
リティチェック等によシ誤υ制御を行なうためのチェッ
クコードＣＫｔ、ＣＫｍ、ＣＫｓが付加されている。
リティチェック等によシ誤υ制御を行なうためのチェッ
クコードＣＫｔ、ＣＫｍ、ＣＫｓが付加されている。
また、タイムスロットフレーム（ａ）の種別コードＴＣ
ｔには、タイムスロット番号を示す内容も含まれている
一方、制御フレーム（ｂ）には、各子局Ｓｓ＊ｉ〜Ｓｓ
ｎに対し、定周期的なデータＡを送信すべきか、不定周
期的なデータＢを送信すべきかを指定するコマンドトＣ
Ｄｍｊ〜コマンドｎ−ＣＤｎが設けられており、データ
フレーム（ｃ）には、送信すべきデータＡｏｒＢ−ＤＴ
ｓのブロックが設けてあムなお、この例では、受信アド
レスＲＡｔにより、親局Ｓｍおよび各子局Ｓｓｌ〜Ｓｓ
ｎが同時に指定されると共に、受信アドレスＲＡｍによ
っては、各子局Ｓｏｌ〜Ｓｓｎが同時に指定されるもの
となっている。
ｔには、タイムスロット番号を示す内容も含まれている
一方、制御フレーム（ｂ）には、各子局Ｓｓ＊ｉ〜Ｓｓ
ｎに対し、定周期的なデータＡを送信すべきか、不定周
期的なデータＢを送信すべきかを指定するコマンドトＣ
Ｄｍｊ〜コマンドｎ−ＣＤｎが設けられており、データ
フレーム（ｃ）には、送信すべきデータＡｏｒＢ−ＤＴ
ｓのブロックが設けてあムなお、この例では、受信アド
レスＲＡｔにより、親局Ｓｍおよび各子局Ｓｓｌ〜Ｓｓ
ｎが同時に指定されると共に、受信アドレスＲＡｍによ
っては、各子局Ｓｏｌ〜Ｓｓｎが同時に指定されるもの
となっている。
第３図は、各子局Ｓｓｌ〜Ｓｓｎの構成を示すブロック
図であシ、通信処理部ＣＰおよびデータ処理部−ＤＰに
区分され、各々がマイクロプロセッサ等のプロセッサＣ
ＰＵ、、ＣＰＵｔを中心とし、書込メモ・すＰ ＲＯＭ
＋ 、Ｆ ＲＯＭ！ ＋可変メモリＲＡＭ＋ 、ＲＡＭ
ｔ およびインターフェイスＩ／Ｆ１． Ｉ／Ｆ、を周
辺へ配し、これらを母線ＢＵＳ＋ 、ＢＵＳｔによ多接
続しており、書込メモｌＪＰＲＯＭへ格納された命令を
プロセッサＣＰＵ５．ＣＰＵ５が実行し、必要とするデ
ータを可変メモリＲＡＭ５ 、ＲＡＭｔへアクセスしな
がら、プロセッサＣＰＵＩは、インターフェイスＩ／Ｆ
、を介して接続された伝送路りに対する送受信動作を行
ない、プロセッサＣＰＵ１は、インターフェイスＩ ／
Ｆ、を介して授受される出力データＤＯおよび入力デー
タＤ１の処理を行なうものとなっている。
図であシ、通信処理部ＣＰおよびデータ処理部−ＤＰに
区分され、各々がマイクロプロセッサ等のプロセッサＣ
ＰＵ、、ＣＰＵｔを中心とし、書込メモ・すＰ ＲＯＭ
＋ 、Ｆ ＲＯＭ！ ＋可変メモリＲＡＭ＋ 、ＲＡＭ
ｔ およびインターフェイスＩ／Ｆ１． Ｉ／Ｆ、を周
辺へ配し、これらを母線ＢＵＳ＋ 、ＢＵＳｔによ多接
続しており、書込メモｌＪＰＲＯＭへ格納された命令を
プロセッサＣＰＵ５．ＣＰＵ５が実行し、必要とするデ
ータを可変メモリＲＡＭ５ 、ＲＡＭｔへアクセスしな
がら、プロセッサＣＰＵＩは、インターフェイスＩ／Ｆ
、を介して接続された伝送路りに対する送受信動作を行
ない、プロセッサＣＰＵ１は、インターフェイスＩ ／
Ｆ、を介して授受される出力データＤＯおよび入力デー
タＤ１の処理を行なうものとなっている。
なお、母線ＢＵＳ、とＢＵＳｔとの間には、可変メモリ
ＲＡＭ５が介評されておυ、これを介して通信処理部Ｃ
Ｐとデータ処理部ＤＰとの間のデータ授受が行なわれる
。
ＲＡＭ５が介評されておυ、これを介して通信処理部Ｃ
Ｐとデータ処理部ＤＰとの間のデータ授受が行なわれる
。
また、親局Ｓｍも同様の構成となっているが、インター
フェイスＩ／Ｆ２を介し、上位装置ＨＲＥが接続される
ものとなっている。
フェイスＩ／Ｆ２を介し、上位装置ＨＲＥが接続される
ものとなっている。
第４図は、親局Ｓｍの送信動作を示すフローチャートで
あり、上位装置ＨＲＥからの指令に基づき、子局Ｓｓ１
〜Ｓｓｎに対する不定周期的なデータＢの送信要求があ
るか否かを、子局’８ｓｌｘＳａｎのデータＢ要求？“
を判断し、これがＹＥＳであれば、１該当子局に対しコ
マンドＢセット′ により第２図（ｂ）のコマンド１−
ＣＤｍ１〜コマンドｎ−ＣＤｍｎの内容を′Ｂ′へ定め
、これがＮｏであれば、１該当子局に対しコマンドＡセ
ット“により第２図（ｂ）のコマン）’１０１０ＣＤ〜
コマン）”ｎ−ＣＤｍｎ＋７）内容ｔ’Ａ“へ定めたう
え、子局’Ｓｓｌ〜Ｓｓｎについて終了？“がＮＯの間
はこの動作を反復し、これがＹＥＳとなれば、第２図（
ａ）のタイムスロットフレームを受信してからゝ自己の
タイムスロットによシ制御フレームＸｏｒＹ送信“を行
なう。
あり、上位装置ＨＲＥからの指令に基づき、子局Ｓｓ１
〜Ｓｓｎに対する不定周期的なデータＢの送信要求があ
るか否かを、子局’８ｓｌｘＳａｎのデータＢ要求？“
を判断し、これがＹＥＳであれば、１該当子局に対しコ
マンドＢセット′ により第２図（ｂ）のコマンド１−
ＣＤｍ１〜コマンドｎ−ＣＤｍｎの内容を′Ｂ′へ定め
、これがＮｏであれば、１該当子局に対しコマンドＡセ
ット“により第２図（ｂ）のコマン）’１０１０ＣＤ〜
コマン）”ｎ−ＣＤｍｎ＋７）内容ｔ’Ａ“へ定めたう
え、子局’Ｓｓｌ〜Ｓｓｎについて終了？“がＮＯの間
はこの動作を反復し、これがＹＥＳとなれば、第２図（
ａ）のタイムスロットフレームを受信してからゝ自己の
タイムスロットによシ制御フレームＸｏｒＹ送信“を行
なう。
なお、第２図（ｂ）のコマンド１−ＣＤｍ１〜コマンド
ｎ−ｃＤｎの内容がすべて′Ａ′であれば、種別コード
ＴＣｍが“ｘＮを示し、コマンド１−ＣＤｍ１〜コマン
トｎ−ＣＤｍｎ中のいずれかに％Ｂ′が含まれ＼ば、種
別コードＴＣｍが１Ｙ“を示す本のとなる。
ｎ−ｃＤｎの内容がすべて′Ａ′であれば、種別コード
ＴＣｍが“ｘＮを示し、コマンド１−ＣＤｍ１〜コマン
トｎ−ＣＤｍｎ中のいずれかに％Ｂ′が含まれ＼ば、種
別コードＴＣｍが１Ｙ“を示す本のとなる。
第５図は、子局Ｓｓｌ〜Ｓｓｎの送受信動作を示すフロ
ーチャートであシ、第３図のプロセッサＣＰＵ＋ 、Ｃ
ＰＵ！が割込処理ゝＩＮＴ“によシ行なったうえ、動作
の終了に応じ’ＲＥＴＵＲＮ″によって、主ルーチンへ
復帰するものと々っており、第２図に示す各フレーム中
のいずれかを１フレーム受信完了“すれば、種別コード
’ＴＣｔ？“を判断し、これがＹＥＳであれば、′自己
のタイムスロット番号？“のＹＥＳを介し、１送信デー
タあり７′をプロセッサＣＰＵ、が可変メモリＲＡＭＩ
の内容をチェックして判断のうえ、これがＹＥＳである
と、プロセッサｃｐｕ、が可変メモリＲＡＭＩの送信デ
ータを読み出し、インターフェイスＩ／Ｆ、を経て１デ
ータを送信“する。
ーチャートであシ、第３図のプロセッサＣＰＵ＋ 、Ｃ
ＰＵ！が割込処理ゝＩＮＴ“によシ行なったうえ、動作
の終了に応じ’ＲＥＴＵＲＮ″によって、主ルーチンへ
復帰するものと々っており、第２図に示す各フレーム中
のいずれかを１フレーム受信完了“すれば、種別コード
’ＴＣｔ？“を判断し、これがＹＥＳであれば、′自己
のタイムスロット番号？“のＹＥＳを介し、１送信デー
タあり７′をプロセッサＣＰＵ、が可変メモリＲＡＭＩ
の内容をチェックして判断のうえ、これがＹＥＳである
と、プロセッサｃｐｕ、が可変メモリＲＡＭＩの送信デ
ータを読み出し、インターフェイスＩ／Ｆ、を経て１デ
ータを送信“する。
また、種別コード’ ＴＣｔ ？“がＮｏのときは、種
別コード’ ＴＣｍ？“を判断し、これのＹＥＳに応じ
、プロセッサＣＰ Ｕｔが種別コードＴＣｍの内容が１
Ｘ“か′Ｙ′かＫしたがい、１制御フレームにより指示
されたデータをＲＡＭ８へ格納“する。
別コード’ ＴＣｍ？“を判断し、これのＹＥＳに応じ
、プロセッサＣＰ Ｕｔが種別コードＴＣｍの内容が１
Ｘ“か′Ｙ′かＫしたがい、１制御フレームにより指示
されたデータをＲＡＭ８へ格納“する。
なお、可変メモリＲＡＭ、へ格納されたデータは、プロ
セッサＣＰＵ、によシ、可変メモリＲＡＭ、へ転送のう
え格納される。
セッサＣＰＵ、によシ、可変メモリＲＡＭ、へ転送のう
え格納される。
したがって、種別コードＴＣｍの内容が１Ｘ“であれば
、自己のタイムスロットによりデータＡが送かにより自
局に対しＢ“が指定され＼ば、自己のタイムスロットに
よシ、データＡに代えてデータＢが送信されるものとな
る。
、自己のタイムスロットによりデータＡが送かにより自
局に対しＢ“が指定され＼ば、自己のタイムスロットに
よシ、データＡに代えてデータＢが送信されるものとな
る。
一方、種別コード’ＴＣｍ？“がＮｏであれば、他の子
局からの送信であるため、一旦格納した可変メモリＲＡ
Ｍ、の受信データをプロセッサＣＰＵ、が可変メモリＲ
ＡＭ３へ転送し、がっ、これの内容をプロセッサＣＰＵ
２が可変メモリＲＡＭ、へ転送のうえ格納し、′データ
ベースを更新“が行なわれる。
局からの送信であるため、一旦格納した可変メモリＲＡ
Ｍ、の受信データをプロセッサＣＰＵ、が可変メモリＲ
ＡＭ３へ転送し、がっ、これの内容をプロセッサＣＰＵ
２が可変メモリＲＡＭ、へ転送のうえ格納し、′データ
ベースを更新“が行なわれる。
なお、親局Ｓｍの一般的な送受信動作は、第５図からゝ
ＴＣｍ↑“および”制御フレームにょシ指示されたデー
タをＲＡＭ３へ格納“の各ステップを除けば同様である
。
ＴＣｍ↑“および”制御フレームにょシ指示されたデー
タをＲＡＭ３へ格納“の各ステップを除けば同様である
。
たソし、第２図の各フレームは、条件に応じて。
各プ四ツクの頴位を入替え、または、不要なものを省略
して本よく、第３図の構成は、状況に・したがい単一の
プロセッサを用いたうえ、可変メモリＲＡＭ５を省略し
ても同様であシ、本発明は種々の変形が自在である。
して本よく、第３図の構成は、状況に・したがい単一の
プロセッサを用いたうえ、可変メモリＲＡＭ５を省略し
ても同様であシ、本発明は種々の変形が自在である。
以上の説明により明らかなとおシ本発明によれば、不定
周期的に発生するデータに対し、専用のタイムスロット
を割当てる必要性が排除され、回線運用効率が向上する
と共に、通信速度の向上が達せられ、各種のプロセス制
御装置において顕著な効果が得られる。
周期的に発生するデータに対し、専用のタイムスロット
を割当てる必要性が排除され、回線運用効率が向上する
と共に、通信速度の向上が達せられ、各種のプロセス制
御装置において顕著な効果が得られる。
図は本発明の実施例を示し、第１図は全構成のブロック
図、第２図は伝送される信号およびデータのフォーマッ
トを示す図、第３図は各子局の構成を示すブロック図、
第４図は親局の送信動作を示すフローチャート、第５図
は子局の送受信動作を示すフローチャートである。 Ｉ（ＲＥ・・・・上位装置、Ｓｍ・・・・親局、Ｓｓ＋
〜Ｓｓｎ・・・・子局、Ｌ・・・・伝送路。 特許出願人 両式）・ネウエル株式会社代 理 人
山 川 政 樹（ほか１名）第３図 第４図
図、第２図は伝送される信号およびデータのフォーマッ
トを示す図、第３図は各子局の構成を示すブロック図、
第４図は親局の送信動作を示すフローチャート、第５図
は子局の送受信動作を示すフローチャートである。 Ｉ（ＲＥ・・・・上位装置、Ｓｍ・・・・親局、Ｓｓ＋
〜Ｓｓｎ・・・・子局、Ｌ・・・・伝送路。 特許出願人 両式）・ネウエル株式会社代 理 人
山 川 政 樹（ほか１名）第３図 第４図
Claims (1)
- 上位装置と接続された親局と、該親局と共通の伝送路に
より接続されかつプロセスとの間においてデータの授受
を行なう複数の子局とからなシ、各局毎に割当てられた
タイムスロットを用いてデータの伝送を行なう伝送方式
において、前記上位装置からの要求に応じて前記親局が
不定周期的なデータの伝送を指定する制御７レームを送
信し、該制御フレームを受信した前記子局が定周期的な
データに代え前記不定周期的なデータの送信を行なうこ
とを特徴とするプロセス制御装置のデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110246A JPS59244A (ja) | 1982-06-26 | 1982-06-26 | プロセス制御装置のデ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110246A JPS59244A (ja) | 1982-06-26 | 1982-06-26 | プロセス制御装置のデ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59244A true JPS59244A (ja) | 1984-01-05 |
Family
ID=14530812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110246A Pending JPS59244A (ja) | 1982-06-26 | 1982-06-26 | プロセス制御装置のデ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245733A (ja) * | 1988-03-28 | 1989-09-29 | Matsushita Electric Works Ltd | 時分割多重電送方式 |
-
1982
- 1982-06-26 JP JP57110246A patent/JPS59244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245733A (ja) * | 1988-03-28 | 1989-09-29 | Matsushita Electric Works Ltd | 時分割多重電送方式 |
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