JPS592430A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPS592430A JPS592430A JP10970282A JP10970282A JPS592430A JP S592430 A JPS592430 A JP S592430A JP 10970282 A JP10970282 A JP 10970282A JP 10970282 A JP10970282 A JP 10970282A JP S592430 A JPS592430 A JP S592430A
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- JP
- Japan
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- signal
- input
- level
- converter
- voltage
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、テレビ（ＴＶ）、ビデオテープレコーダ（Ｖ
ＴＲ）などにおけるビデオ信号などのアナログ信号をデ
ィジタル信号に変換するためのアナログ・ディジタル変
換器に関するものである。
ＴＲ）などにおけるビデオ信号などのアナログ信号をデ
ィジタル信号に変換するためのアナログ・ディジタル変
換器に関するものである。
第１図に従来のアナログ・ディジタル変換器をブロック
図で示す。第１図においてアナログディジタル変換器１
（以後Ａ／Ｄ変換器とする）の入力端子１０１には、ビ
デオ機器が１ケまたはそれ以上の複数個２乃至４に示す
如く、選択的に切り換えて接続される。Ａ／Ｄ変換器１
の構成について述べる。ここでは並列形Ａ／Ｄ変換器を
図示している。いま分解能をｎビットとすると図で示す
ように（２”−１）個の比較器１０３を必要とし、それ
ぞれの比較器の入力端子を差動接続する。また各比較器
の基準電圧として共通基準電圧源（Ｖｒｅｆ ） １０
２と直列に接続した２″個の抵抗１０４により分割し、
それぞれの比較器に対応シタ基準電圧ＶＲ１，ＶＲ２，
−ＶＲ（２ｎ−２）、ＶＲ（２”−１３を供給する。各
比較器の出力（２″個）はエンコーディング・ロジック
回路１０５に入力され２ｒ１個の情報をｎビットのディ
ジタル・ワードに変換される。以上が並列形Ａ／Ｄ変換
器１の構成および機能である。上記Ａ／Ｄ変換器１の許
容入力振幅レベル（以後フル・スケールと呼ぶ）は該共
通基準電圧源１０２の電圧値により決まり固定の値であ
る。しかるに第１図で示したように該Ａ／Ｄ変換器１の
入力と１７ては、ＴＶ２およびＶＴＲ３等のビデオ機器
が複数個選択的忙接続される。よって上記ビデオ機器の
ビデオ信号の振幅値はそれぞれ異るためにあるビデオ機
器のビデオ信号の振幅値が該Ａ／ Ｄ変換器１のフル・
スケールよりも大きいと飽和してしまい上記ビデオ信号
に比例したディジタル信号に変換できない場合が生じる
。
図で示す。第１図においてアナログディジタル変換器１
（以後Ａ／Ｄ変換器とする）の入力端子１０１には、ビ
デオ機器が１ケまたはそれ以上の複数個２乃至４に示す
如く、選択的に切り換えて接続される。Ａ／Ｄ変換器１
の構成について述べる。ここでは並列形Ａ／Ｄ変換器を
図示している。いま分解能をｎビットとすると図で示す
ように（２”−１）個の比較器１０３を必要とし、それ
ぞれの比較器の入力端子を差動接続する。また各比較器
の基準電圧として共通基準電圧源（Ｖｒｅｆ ） １０
２と直列に接続した２″個の抵抗１０４により分割し、
それぞれの比較器に対応シタ基準電圧ＶＲ１，ＶＲ２，
−ＶＲ（２ｎ−２）、ＶＲ（２”−１３を供給する。各
比較器の出力（２″個）はエンコーディング・ロジック
回路１０５に入力され２ｒ１個の情報をｎビットのディ
ジタル・ワードに変換される。以上が並列形Ａ／Ｄ変換
器１の構成および機能である。上記Ａ／Ｄ変換器１の許
容入力振幅レベル（以後フル・スケールと呼ぶ）は該共
通基準電圧源１０２の電圧値により決まり固定の値であ
る。しかるに第１図で示したように該Ａ／Ｄ変換器１の
入力と１７ては、ＴＶ２およびＶＴＲ３等のビデオ機器
が複数個選択的忙接続される。よって上記ビデオ機器の
ビデオ信号の振幅値はそれぞれ異るためにあるビデオ機
器のビデオ信号の振幅値が該Ａ／ Ｄ変換器１のフル・
スケールよりも大きいと飽和してしまい上記ビデオ信号
に比例したディジタル信号に変換できない場合が生じる
。
そこで本発明の目的は上述した従来のＡ／Ｄ変換器の欠
点を解決し、各種のビデオ信号レベルにも対応できるＡ
／Ｄ変換器を提供することにある。
点を解決し、各種のビデオ信号レベルにも対応できるＡ
／Ｄ変換器を提供することにある。
上記の解決策として、Ａ／Ｄ変換器１の比較器への入力
信号経路に可変利得増幅器を挿入する。その制御方法は
、Ａ／Ｄ変換器の共通基準電圧源（Ｖｒｅｆ ） １０
２の電圧値を基準値とし、それと検知回路圧よって入力
したビデオ信号のレベルとを比較し、その差電圧を上記
可変利得増幅器の制御信号とする。
信号経路に可変利得増幅器を挿入する。その制御方法は
、Ａ／Ｄ変換器の共通基準電圧源（Ｖｒｅｆ ） １０
２の電圧値を基準値とし、それと検知回路圧よって入力
したビデオ信号のレベルとを比較し、その差電圧を上記
可変利得増幅器の制御信号とする。
比較基準値としてＡ／Ｄ変換器の共通基準電圧を用いて
いるので入力したビデオ信号の振幅レベルはフル・スク
ール以上にならず飽和することがないのでＡ／Ｄ変換器
は常に入力信号に比例したディジタル信号に変換できる
。
いるので入力したビデオ信号の振幅レベルはフル・スク
ール以上にならず飽和することがないのでＡ／Ｄ変換器
は常に入力信号に比例したディジタル信号に変換できる
。
以下本発明の一実施例を第２図およ−び第６図により説
明する。第２図において第１図におけるのと同等の部分
或いは同一部分については同じ番号を利し、その詳しい
説明は省略する。第２図において該Ａ／Ｄ変換器１０入
力端子１０１に可変利得増幅器１０６を接続する。その
出力は１つは該比較器１０３の入力端子へ接続し、他方
はビデオ信号の振幅レベルを検知する検知回路１０８に
接続する。該検知回路１０８の出力信号は制御信号発生
回路１０７の１方の入力端子へ接続される。該制御信号
発生回路１０７の他方の入力端子には該共通基準電圧源
１０２を減衰回路１０９に介して得られた電圧を接続す
る。そして該制御信号発生回路１０７の出力を該可変利
得増幅器１０６０制御端子へ印加する。
明する。第２図において第１図におけるのと同等の部分
或いは同一部分については同じ番号を利し、その詳しい
説明は省略する。第２図において該Ａ／Ｄ変換器１０入
力端子１０１に可変利得増幅器１０６を接続する。その
出力は１つは該比較器１０３の入力端子へ接続し、他方
はビデオ信号の振幅レベルを検知する検知回路１０８に
接続する。該検知回路１０８の出力信号は制御信号発生
回路１０７の１方の入力端子へ接続される。該制御信号
発生回路１０７の他方の入力端子には該共通基準電圧源
１０２を減衰回路１０９に介して得られた電圧を接続す
る。そして該制御信号発生回路１０７の出力を該可変利
得増幅器１０６０制御端子へ印加する。
上記構成めＡ／Ｄ変換器１についての動作を詳しく述べ
る。入力機器であるＴＶまたは■上等の各種ビデオ機器
２．３．４より出力されるビデオ信号は第６図で示した
波形であることは周知である。ぞして同期信号振幅レベ
ル■ａと輝度信号振幅レベルの最大値ｖｂとは常に一定
の比率になるように規格化されている。よりてビデオ信
号ｃＤ最大振Ｗ レヘルＶｃハＶａ ＝Ｖａ−１−Ｖｂ
＝（１＋Ｋ）ＶａただしＫ ＝ Ｖｂ ／Ｖ−となる。
る。入力機器であるＴＶまたは■上等の各種ビデオ機器
２．３．４より出力されるビデオ信号は第６図で示した
波形であることは周知である。ぞして同期信号振幅レベ
ル■ａと輝度信号振幅レベルの最大値ｖｂとは常に一定
の比率になるように規格化されている。よりてビデオ信
号ｃＤ最大振Ｗ レヘルＶｃハＶａ ＝Ｖａ−１−Ｖｂ
＝（１＋Ｋ）ＶａただしＫ ＝ Ｖｂ ／Ｖ−となる。
ゆえに上記同期信号振幅レベル■ａを検知し、その値を
（を十Ｋ）倍するとビデオ信号の最大振幅レベルＶＣと
なる。
（を十Ｋ）倍するとビデオ信号の最大振幅レベルＶＣと
なる。
いま該Ａ／Ｄ変換器１に該ビデオ機器２．５．４のうち
どれか１つが選択されそのビデオ信号が入力されると、
上記ビデオ信号は該可変利得増幅器１０６を介して該比
較器１０３に入力されろ。同時圧該同期化号レベル検知
回路１０Ｂに入力され同期信号の振幅レベル値が該制御
信号発生回路１０７の、一方へ入力される。該制御信号
発生回路１０７の他方の入力端子には、骸Ａ／Ｄ変換器
１のフル・スケールを定める該共通基準電圧源（Ｖｒｅ
ｆ ）１０２の電圧値を該減衰器１０９により一定の減
衰量である１／（１千Ｋ） Ｋ減衰した電圧が基ａｍ圧
■ｒとして印加されている。該制御信号発生回路１０７
は入力された上記周期信号振幅レベル■ａと上記基準電
圧Ｖｒとを比較しそれらの差電圧を発生し、その差電圧
を該可変利得増幅器１０６０制御端子に印加する。そし
てＶ、＝Ｖｒとなるように該可変利得増幅器１０６の利
得を定めろ。
どれか１つが選択されそのビデオ信号が入力されると、
上記ビデオ信号は該可変利得増幅器１０６を介して該比
較器１０３に入力されろ。同時圧該同期化号レベル検知
回路１０Ｂに入力され同期信号の振幅レベル値が該制御
信号発生回路１０７の、一方へ入力される。該制御信号
発生回路１０７の他方の入力端子には、骸Ａ／Ｄ変換器
１のフル・スケールを定める該共通基準電圧源（Ｖｒｅ
ｆ ）１０２の電圧値を該減衰器１０９により一定の減
衰量である１／（１千Ｋ） Ｋ減衰した電圧が基ａｍ圧
■ｒとして印加されている。該制御信号発生回路１０７
は入力された上記周期信号振幅レベル■ａと上記基準電
圧Ｖｒとを比較しそれらの差電圧を発生し、その差電圧
を該可変利得増幅器１０６０制御端子に印加する。そし
てＶ、＝Ｖｒとなるように該可変利得増幅器１０６の利
得を定めろ。
このときの該可変利得増幅器１０６の出力振幅レベルの
最大値は該共通基準電圧源（Ｖｒｅｆ ）１０２と等し
くなる。よって該Ａ／Ｄ変換器１の入力ＶＣ種々の入力
レベルの異りたビデオ信号が入力されてもその最太撮幅
レベルは該Ａ／Ｄ変換器１のフル・スクール以上には成
り得す飽和することがないので常に入力されたビデオ信
号に比例したディジタル信号に変換できる。
最大値は該共通基準電圧源（Ｖｒｅｆ ）１０２と等し
くなる。よって該Ａ／Ｄ変換器１の入力ＶＣ種々の入力
レベルの異りたビデオ信号が入力されてもその最太撮幅
レベルは該Ａ／Ｄ変換器１のフル・スクール以上には成
り得す飽和することがないので常に入力されたビデオ信
号に比例したディジタル信号に変換できる。
また入力したビデオ信号の最大振幅値ｖｏがフル・スケ
ールよりも小さいときは、逆にビデオ信号を増幅しフル
・スケールと同一レベルにする。よって精度良く変換で
きる。
ールよりも小さいときは、逆にビデオ信号を増幅しフル
・スケールと同一レベルにする。よって精度良く変換で
きる。
第４図は本発明の他の実施例を示すブロック図である。
第４図においてその構成は第２図のそれとほぼ同一であ
るので異る部分について説明する。該同期信号レベル検
知回路１０８の出力を（１千Ｋ ）倍の増幅回路１１０
を介して該制御信号発生回路１０７の一方の入力端子へ
接続する。
るので異る部分について説明する。該同期信号レベル検
知回路１０８の出力を（１千Ｋ ）倍の増幅回路１１０
を介して該制御信号発生回路１０７の一方の入力端子へ
接続する。
そして他方の入力端子へは該共通基準電圧源１０２を接
続する。動作を説明する。入力したビデオ信号は該可変
利得制御増幅器１０６を介して該同期信号レベル検知回
路１０８に入力され、同期信号の振幅レベルｖａを検知
し、該増幅回路η０により（１＋Ｋ）倍されて該制御信
号発生回路１０７の一方へ入力される。他方の入力端子
にはＭＡ／Ｄ変換器、１のフル・スケールを定める該共
通基準電圧源（Ｖｒｅｆ ）１０２の電圧値が基準電圧
ｖｒとして印加される。該制御信号発生回路１０７では
入力された２つの信号を比較しそれらの差電圧を発生し
、その差電圧を該可変利得増幅器１０６の制御端子へ印
加する。そしてＶｒ＝（１＋Ｋ）Ｖ−＝■Ｃとなるよう
に該可変利得制御回路の利得を定める。
続する。動作を説明する。入力したビデオ信号は該可変
利得制御増幅器１０６を介して該同期信号レベル検知回
路１０８に入力され、同期信号の振幅レベルｖａを検知
し、該増幅回路η０により（１＋Ｋ）倍されて該制御信
号発生回路１０７の一方へ入力される。他方の入力端子
にはＭＡ／Ｄ変換器、１のフル・スケールを定める該共
通基準電圧源（Ｖｒｅｆ ）１０２の電圧値が基準電圧
ｖｒとして印加される。該制御信号発生回路１０７では
入力された２つの信号を比較しそれらの差電圧を発生し
、その差電圧を該可変利得増幅器１０６の制御端子へ印
加する。そしてＶｒ＝（１＋Ｋ）Ｖ−＝■Ｃとなるよう
に該可変利得制御回路の利得を定める。
以上実施例で述べてきたように本発明では、Ａ／Ｄｆ換
ｉにフル・スケール以上のビデオ信号が入力しても、そ
の信号レベルを抑圧し最大振幅をフル・スケールと等し
くなるように変換するため、どんなに大入力レベルのビ
デオ信号が入力しても常に入力レベル罠比例したディジ
タル信号に変換できる。逆に入力レベルが小さい場合に
は、伸長しその最大レベルをフル・スケールまでに拡大
するために常にｎピットでディジタル変換でき精度良く
変換できる。
ｉにフル・スケール以上のビデオ信号が入力しても、そ
の信号レベルを抑圧し最大振幅をフル・スケールと等し
くなるように変換するため、どんなに大入力レベルのビ
デオ信号が入力しても常に入力レベル罠比例したディジ
タル信号に変換できる。逆に入力レベルが小さい場合に
は、伸長しその最大レベルをフル・スケールまでに拡大
するために常にｎピットでディジタル変換でき精度良く
変換できる。
第１図は従来のアナログ・ディジタル変換器を示すブロ
ック図、第２図は本発明の一実施例を示すブロック図、
第３図は入力されるビデオ信号の波形を示す波形図、第
４図は本発明の他の実施例を示すブロック図である。 符号説明 １・・・Ａ／Ｄ変換器 ２，３．４・・・ビデオ入力
機器１０６・・・可変利得増幅器 １０７・・・制御信号発生回路 １０８・・・同期信号レベル検知回路 １０９・・・減衰回路 １０２・・・共通基準電圧源
ック図、第２図は本発明の一実施例を示すブロック図、
第３図は入力されるビデオ信号の波形を示す波形図、第
４図は本発明の他の実施例を示すブロック図である。 符号説明 １・・・Ａ／Ｄ変換器 ２，３．４・・・ビデオ入力
機器１０６・・・可変利得増幅器 １０７・・・制御信号発生回路 １０８・・・同期信号レベル検知回路 １０９・・・減衰回路 １０２・・・共通基準電圧源
Claims (1)
- １）アナログ・ディジタル変換器において、入力アナロ
グ電圧を増幅して取り込むための可変利得増幅器と、取
り込んだ入力アナログ電圧から得られた第１の電圧と、
変換のための基準電圧を発生する基準電圧源から得られ
た第２の電圧とを比較する手段と、比較結果に基いて前
記増幅器の利得を可変制御する手段とを備え、入力アナ
ログ電圧のレベルを変換可能なレベルに増幅して取り込
むようにしたことを特徴とするアナログ・ディジタル変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10970282A JPS592430A (ja) | 1982-06-28 | 1982-06-28 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10970282A JPS592430A (ja) | 1982-06-28 | 1982-06-28 | アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592430A true JPS592430A (ja) | 1984-01-09 |
Family
ID=14517040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10970282A Pending JPS592430A (ja) | 1982-06-28 | 1982-06-28 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592430A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068642A (ja) * | 1973-10-22 | 1975-06-09 | ||
| JPS5323553A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Encoder circu it |
| JPS5630053U (ja) * | 1979-08-13 | 1981-03-23 | ||
| JPS56126390A (en) * | 1980-03-10 | 1981-10-03 | Sanyo Electric Co Ltd | A-d converting circuit of video signal |
-
1982
- 1982-06-28 JP JP10970282A patent/JPS592430A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068642A (ja) * | 1973-10-22 | 1975-06-09 | ||
| JPS5323553A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Encoder circu it |
| JPS5630053U (ja) * | 1979-08-13 | 1981-03-23 | ||
| JPS56126390A (en) * | 1980-03-10 | 1981-10-03 | Sanyo Electric Co Ltd | A-d converting circuit of video signal |
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