JPS5923351A - 複写装置の制御装置 - Google Patents
複写装置の制御装置Info
- Publication number
- JPS5923351A JPS5923351A JP57132653A JP13265382A JPS5923351A JP S5923351 A JPS5923351 A JP S5923351A JP 57132653 A JP57132653 A JP 57132653A JP 13265382 A JP13265382 A JP 13265382A JP S5923351 A JPS5923351 A JP S5923351A
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- Japan
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- hardware
- output
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- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/50—Machine control of apparatus for electrographic processes using a charge pattern, e.g. regulating differents parts of the machine, multimode copiers, microprocessor control
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複写装置の制御装置に係り、特に、類似規模
の複数機種にわたって共通なハードウェアを用い、共通
なソフトウェアにて異なった機種の複写装置を作動し得
るよう″にし、もって、開発設計期間の短縮化を図ると
ともに、開発コストの低廉化、及び、ソフトウェアの信
頼性の向上を図ったものである。
の複数機種にわたって共通なハードウェアを用い、共通
なソフトウェアにて異なった機種の複写装置を作動し得
るよう″にし、もって、開発設計期間の短縮化を図ると
ともに、開発コストの低廉化、及び、ソフトウェアの信
頼性の向上を図ったものである。
第１図は、本発明の一実施例を説明するだめの複写装置
の制御部ハードウェア構成図で、図中、１はマイクロプ
ロセッサ、２〜４は該マイクロプロセラ文に入力信号を
伝達するための入力ポート、５〜７は２出力信号を該マ
イクロプロセッサから外部出力回路（図示せず）に伝達
するための出力ポート、８はマイクロプロセッサのスト
アードプログラムを格納する読み出し専用記憶素子（Ｒ
ＯＭ）、９は読み書き用記憶素子（ＲＡＭ）である。
の制御部ハードウェア構成図で、図中、１はマイクロプ
ロセッサ、２〜４は該マイクロプロセラ文に入力信号を
伝達するための入力ポート、５〜７は２出力信号を該マ
イクロプロセッサから外部出力回路（図示せず）に伝達
するための出力ポート、８はマイクロプロセッサのスト
アードプログラムを格納する読み出し専用記憶素子（Ｒ
ＯＭ）、９は読み書き用記憶素子（ＲＡＭ）である。
第２図は、本発明の実施に使用して好適なりロケーショ
ンテーブルの一部分を示す図で、例えば、第１図に示す
ように、入力ＡＸＢ、Ｃが各々アドレス１０Ｈ１ビット
１；アドレスＩＩＨ，ビット４；アドレス１０Ｈ１ビッ
ト３にハードウェア上接続されており、同様に、出力Ａ
、Ｂ、Ｃが各々アドレス２０Ｈ，ビット３；アドレス２
１Ｈ，ビット１；アドレス２ＦＨ，ビット６にハードウ
ェア上接続されているものとする。このリロケーシヨン
テープルは、第２図から明らかなように、入出力１本毎
のハードウェア上のアドレス及びピット情報に対して１
本当り２バイト使用しており、これが第１図のＲＯＭ８
に設けられている。
ンテーブルの一部分を示す図で、例えば、第１図に示す
ように、入力ＡＸＢ、Ｃが各々アドレス１０Ｈ１ビット
１；アドレスＩＩＨ，ビット４；アドレス１０Ｈ１ビッ
ト３にハードウェア上接続されており、同様に、出力Ａ
、Ｂ、Ｃが各々アドレス２０Ｈ，ビット３；アドレス２
１Ｈ，ビット１；アドレス２ＦＨ，ビット６にハードウ
ェア上接続されているものとする。このリロケーシヨン
テープルは、第２図から明らかなように、入出力１本毎
のハードウェア上のアドレス及びピット情報に対して１
本当り２バイト使用しており、これが第１図のＲＯＭ８
に設けられている。
第３図は、上記リロケーションテーブルを使用して実行
される動作を説明するためのフローチャートで、今、入
力Ａの論理を入力ポート２を通してマイクロプロセッサ
１が知るだめの動作について説明すると、先ず、マイク
ロプロセッサ内の図示しないアドレスレジスタを入力Ａ
のアドレス指定バイト１０に設定する。次に、上記指定
されたアドレス指定バイト１０の内容で指示されたアド
レス及び次のピット指定バイト１１の内容で指示された
ビット情報により、マイクロプロセッサ１は入力Ａのハ
ードウェア上の収容位置を知り、それによって、入力Ａ
の論理を知る。以下同様にして、入力信号Ｂに関しては
パイ）−１２，１３にょシ、また、入力信号Ｃに関して
はパイ）１４．１５により、そのハードウェア上の収容
位置を知り、その論理を判断する。なお、第２図には、
２バイトにて構成したテーブルを示したが、必ずしも２
バイト構成にする必要はなく、例えば、１バイト構成と
し、そのうちの５ピツトをアドレス情報、残りの３ビツ
トをビット情報としてもよいことは容易に理解できよう
。
される動作を説明するためのフローチャートで、今、入
力Ａの論理を入力ポート２を通してマイクロプロセッサ
１が知るだめの動作について説明すると、先ず、マイク
ロプロセッサ内の図示しないアドレスレジスタを入力Ａ
のアドレス指定バイト１０に設定する。次に、上記指定
されたアドレス指定バイト１０の内容で指示されたアド
レス及び次のピット指定バイト１１の内容で指示された
ビット情報により、マイクロプロセッサ１は入力Ａのハ
ードウェア上の収容位置を知り、それによって、入力Ａ
の論理を知る。以下同様にして、入力信号Ｂに関しては
パイ）−１２，１３にょシ、また、入力信号Ｃに関して
はパイ）１４．１５により、そのハードウェア上の収容
位置を知り、その論理を判断する。なお、第２図には、
２バイトにて構成したテーブルを示したが、必ずしも２
バイト構成にする必要はなく、例えば、１バイト構成と
し、そのうちの５ピツトをアドレス情報、残りの３ビツ
トをビット情報としてもよいことは容易に理解できよう
。
以上の説明から明らかなように、本発明によると、・・
−ドウエア上の入出力収容位置を第２図に示したりロケ
ーションテーブルで定義することにより、通常の制御用
ソフトウェアを共通化することができ、そのため、類似
規模の複数装置にわたって共通なハードウェアを用い、
共通なソフトウェアにて異なった装置を作動させること
ができるので、開発設計期間を短縮することができ（テ
ーブルを設計するだけで大部分が共通化されるので、設
計、デパック期間が短縮される）、また、開発コストの
低下を図ることができ、更には、ソフトウェアの信頼性
を向上させる等の利点がある。
−ドウエア上の入出力収容位置を第２図に示したりロケ
ーションテーブルで定義することにより、通常の制御用
ソフトウェアを共通化することができ、そのため、類似
規模の複数装置にわたって共通なハードウェアを用い、
共通なソフトウェアにて異なった装置を作動させること
ができるので、開発設計期間を短縮することができ（テ
ーブルを設計するだけで大部分が共通化されるので、設
計、デパック期間が短縮される）、また、開発コストの
低下を図ることができ、更には、ソフトウェアの信頼性
を向上させる等の利点がある。
なお、従来技術との比較のために、第２図に示したりロ
ケーションテーブルを設けない従来のフローチャート例
を第４図に示すが、この第４図から明らかなように、従
来技術によると、フローチャート中にハードウェア上の
入出力収容位置情報であるゝ′１０Ｈ“、ピット″１“
が入り込んでいるため、入出力収容位置が変ると、フロ
ーチャートも変ることになり、共通化を図ることができ
ない。そのため、従来は、機種毎に異なったノ・−ドウ
エアを開発設計し、それに合わせてソフトウェアを開発
設計し、デバッグを実施しており、従って、ハードウェ
ア、ソフトウェアの設計に時間がかかり、また、デパッ
クにも期間を要し、更には、信頼性が低下する等の欠点
があった。
ケーションテーブルを設けない従来のフローチャート例
を第４図に示すが、この第４図から明らかなように、従
来技術によると、フローチャート中にハードウェア上の
入出力収容位置情報であるゝ′１０Ｈ“、ピット″１“
が入り込んでいるため、入出力収容位置が変ると、フロ
ーチャートも変ることになり、共通化を図ることができ
ない。そのため、従来は、機種毎に異なったノ・−ドウ
エアを開発設計し、それに合わせてソフトウェアを開発
設計し、デバッグを実施しており、従って、ハードウェ
ア、ソフトウェアの設計に時間がかかり、また、デパッ
クにも期間を要し、更には、信頼性が低下する等の欠点
があった。
第１図は、本発明の一実施例を説明するだめの複写装置
の制御部ハードウェア構成１￥１、第２図は、本発明の
実施に使用するりロケーションテーブルの一例を示す図
、第３図は、本発明の動作説明をするためのフローチャ
ート、第４図は、従来装置のフローチャートを示す図で
ある。 １・・・マイクロプロセッサ、２〜４・・・入力ポート
、５〜７・・・出力ポート、８・・・ＲＯＭ、９・・・
ＲＡＭ。 １０．１２．１４．１６６．１８．２０・・アドレス指
定バイト、１１．１３．１５．１７．１９．２１ ピ
ット指定バイト。 第 ＩＥ 第 ３ 図 １１２図 つｉｊ ４ ［７Ｉ ３７
の制御部ハードウェア構成１￥１、第２図は、本発明の
実施に使用するりロケーションテーブルの一例を示す図
、第３図は、本発明の動作説明をするためのフローチャ
ート、第４図は、従来装置のフローチャートを示す図で
ある。 １・・・マイクロプロセッサ、２〜４・・・入力ポート
、５〜７・・・出力ポート、８・・・ＲＯＭ、９・・・
ＲＡＭ。 １０．１２．１４．１６６．１８．２０・・アドレス指
定バイト、１１．１３．１５．１７．１９．２１ ピ
ット指定バイト。 第 ＩＥ 第 ３ 図 １１２図 つｉｊ ４ ［７Ｉ ３７
Claims (2)
- （１）、マイクロプロセッサを使用して入出力を制御し
ている複写装置において、入出力収容リロケーションテ
ーブルを具備し、各機種で異なるノ・−ドウエアを前記
各機種に共通なソフトウェアで作動させるようにしたこ
とを特徴とする複写装置の制御装置。 - （２）、前記入出力収容リロケーションテーブルを入出
力１本毎のハードウェア上のアドレス及びピット情報に
より構成したことを特徴とする特許請求の範囲第（１）
項に記載の複写装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132653A JPS5923351A (ja) | 1982-07-29 | 1982-07-29 | 複写装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132653A JPS5923351A (ja) | 1982-07-29 | 1982-07-29 | 複写装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923351A true JPS5923351A (ja) | 1984-02-06 |
Family
ID=15086347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132653A Pending JPS5923351A (ja) | 1982-07-29 | 1982-07-29 | 複写装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923351A (ja) |
-
1982
- 1982-07-29 JP JP57132653A patent/JPS5923351A/ja active Pending
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