JPS59229648A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS59229648A JPS59229648A JP59059663A JP5966384A JPS59229648A JP S59229648 A JPS59229648 A JP S59229648A JP 59059663 A JP59059663 A JP 59059663A JP 5966384 A JP5966384 A JP 5966384A JP S59229648 A JPS59229648 A JP S59229648A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背景〕
この出願は高性能マイクロプロセッサ集積回路のための
改善されたアーキテクチャに関する。
改善されたアーキテクチャに関する。
特に１組み立てられたコンピュータシステムの（ムの部
分にリアルタイムで計算された結果をフィードバンクさ
せるマイクロプロセン号システムのアーキテクチャに関
する。この発明の主眼点は。
分にリアルタイムで計算された結果をフィードバンクさ
せるマイクロプロセン号システムのアーキテクチャに関
する。この発明の主眼点は。
固定小数点演算と同様に浮動小数点演算を行うことがで
きかつ高度のリアルタイム演算能力を備えた単一チップ
の超高集積（ＶＬＳＩ）１６ビントバイポーラマイクロ
プロセツサを提供するマイクロプロセンサシステムのア
ーキテクチャである。
きかつ高度のリアルタイム演算能力を備えた単一チップ
の超高集積（ＶＬＳＩ）１６ビントバイポーラマイクロ
プロセツサを提供するマイクロプロセンサシステムのア
ーキテクチャである。
市販されているマイクロプロセッサ用集積回路たとえば
カリフォルニア州のマウンテンビューのＦａｉｒｃｈｉ
ｌｄ Ｃａ＠ｅｒａ ＆Ｉｎｓｔｒｕｗ＋ｅｎｔｓ Ｃ
ｏｒｐｏｒａｔｉｏｎから入手できるＦ ９４４５マイ
クロプロセツサ集積回路、カリフォルニア州のサンクク
ララの ＩｎＬｅｌＣｏｒｐｏｒａｔｉｏｎから入手可
能なインテル８０８０．８０８８ｐ。
カリフォルニア州のマウンテンビューのＦａｉｒｃｈｉ
ｌｄ Ｃａ＠ｅｒａ ＆Ｉｎｓｔｒｕｗ＋ｅｎｔｓ Ｃ
ｏｒｐｏｒａｔｉｏｎから入手できるＦ ９４４５マイ
クロプロセツサ集積回路、カリフォルニア州のサンクク
ララの ＩｎＬｅｌＣｏｒｐｏｒａｔｉｏｎから入手可
能なインテル８０８０．８０８８ｐ。
または８０８７．アリシナ州フィネ７クスのＭｏｔｏｒ
ｏｌａ。
ｏｌａ。
Ｉｎｃ、から入手可能なモトローラ６８００あるいは６
８０００゜カリフォルリニアすサンタクララのＮａｔｉ
ｏｎａｌ Ｓｅ＋５ｉ−ｃｏｎｄｕｃ、ｔｏｒ Ｃｏｒ
ｐｏｒａｔｉｏｎから入手可能なナシッナルセミコンダ
クタ １６０００．これらをすべてマイクロプロセッサ
に与えられたデータに対する演算を行うためにマイクロ
コードと呼ばれる一連の基本的命令を使用している。マ
イクロコードは通常リードオンリメモリ （ＲＯＭ）に
記憶されるがあるいはマイクロプロセッサ集積回路の一
部を形成するプログラマブルロジックアレイ （ＰＬＡ
）に記憶される。
８０００゜カリフォルリニアすサンタクララのＮａｔｉ
ｏｎａｌ Ｓｅ＋５ｉ−ｃｏｎｄｕｃ、ｔｏｒ Ｃｏｒ
ｐｏｒａｔｉｏｎから入手可能なナシッナルセミコンダ
クタ １６０００．これらをすべてマイクロプロセッサ
に与えられたデータに対する演算を行うためにマイクロ
コードと呼ばれる一連の基本的命令を使用している。マ
イクロコードは通常リードオンリメモリ （ＲＯＭ）に
記憶されるがあるいはマイクロプロセッサ集積回路の一
部を形成するプログラマブルロジックアレイ （ＰＬＡ
）に記憶される。
最初のマイクロプロセッサが導入されて以来。
マイクロプロセッサ用集積回路は実行されるべきマイク
ロ命令の複雑さと数との両者を著しく増大するとともに
単一集積回路に組み込まれた回路素子の数も増加させ、
集積回路設計と形成技術の改良をともなうものであった
。
ロ命令の複雑さと数との両者を著しく増大するとともに
単一集積回路に組み込まれた回路素子の数も増加させ、
集積回路設計と形成技術の改良をともなうものであった
。
しかしながらマイクロプロセッサの能力が増加するにつ
れて、マイクロプロセッサのユーザあるいは潜在ユーザ
はマイクロプロセッサに対してより高度のそして高性能
を要求する特性を求めてきた、たとえば自動飛行制御１
１ｍ、慣性化ナビゲーシッンシステムあるいは産業用の
制［のごとく組み立てられたコンピュータシステムは高
速に変化する“現実の生命（リアルライフ）”変動物に
対して高精密の計算を要求している。かかるシステムに
おいて、計算された結果はリアルタイムですなわちマイ
クロあるいはミリセカンド以内に適当な制御ループを閉
成するためにそのシステムの他の部分にフィードバック
されなければならない。
れて、マイクロプロセッサのユーザあるいは潜在ユーザ
はマイクロプロセッサに対してより高度のそして高性能
を要求する特性を求めてきた、たとえば自動飛行制御１
１ｍ、慣性化ナビゲーシッンシステムあるいは産業用の
制［のごとく組み立てられたコンピュータシステムは高
速に変化する“現実の生命（リアルライフ）”変動物に
対して高精密の計算を要求している。かかるシステムに
おいて、計算された結果はリアルタイムですなわちマイ
クロあるいはミリセカンド以内に適当な制御ループを閉
成するためにそのシステムの他の部分にフィードバック
されなければならない。
ことにＭ Ｉ Ｌ−ＳＴＤ−１７５０Ａによって特定さ
れた命令セットアーキテクチャはその実施化のためにマ
イクロプロセフす設言１においてかなりの改良を必要と
する０ＭＩＬ−３ＴＤ−１７５０Ａは飛行制御システム
のため社特に関連しているものであるが、同様の要求は
（先のリアルタイム処理条件たとえば原子核物理の実験
のためのデータ収集システムにおいて、レーダデータの
解釈システム、高速運行体の制御、および特定の“オン
ライン１ビジネスへの応用においてすらなされている。
れた命令セットアーキテクチャはその実施化のためにマ
イクロプロセフす設言１においてかなりの改良を必要と
する０ＭＩＬ−３ＴＤ−１７５０Ａは飛行制御システム
のため社特に関連しているものであるが、同様の要求は
（先のリアルタイム処理条件たとえば原子核物理の実験
のためのデータ収集システムにおいて、レーダデータの
解釈システム、高速運行体の制御、および特定の“オン
ライン１ビジネスへの応用においてすらなされている。
たとえば、かかるリアルタイム処理条件においては生産
量と精密さをを要求される。その結果、データプロセン
シングの結果はモニタされあるいは制御されているその
プロセスあるいはシステムに影響を与えるように時間的
にまにあってかつ正確な形式において入手可能となる。
量と精密さをを要求される。その結果、データプロセン
シングの結果はモニタされあるいは制御されているその
プロセスあるいはシステムに影響を与えるように時間的
にまにあってかつ正確な形式において入手可能となる。
要約すれば、かかるシステムは正確な浮動小数点と固定
小数点演算を有し精密な命令とフォルト処理とを行う高
性能マイクロプロセッサを必要とする。
小数点演算を有し精密な命令とフォルト処理とを行う高
性能マイクロプロセッサを必要とする。
したがって、この発明の目的は正確な浮動小数点と固定
小数点演算とを高速に処理するための能力を有する高性
能マイクロプロセッサを提供することである。
小数点演算とを高速に処理するための能力を有する高性
能マイクロプロセッサを提供することである。
本発明の他の目的は割り込みおよびフォルトを精密に処
理するための能力を有するマイクロプロセンサを提供す
ることである。
理するための能力を有するマイクロプロセンサを提供す
ることである。
本発明の他の目的は高レベルのパイプラインおよび並列
処理動作を有するマイクロプロセッサを提供することで
ある。
処理動作を有するマイクロプロセッサを提供することで
ある。
本発明の他の目的は極めて高速の演算動作時間を有する
高速アルコリズムを利用したマイクロプロセッサを提供
することである。
高速アルコリズムを利用したマイクロプロセッサを提供
することである。
この発明のさらに他の目的は同期系あるいは非同期系演
算を処理するに十分に柔軟なハンドシェイクプロトコー
ルを利用するマルチプロセシングシステムを提供するこ
とである。
算を処理するに十分に柔軟なハンドシェイクプロトコー
ルを利用するマルチプロセシングシステムを提供するこ
とである。
この発明のさらに他の目的はプロセシングとダイレクト
メモリアクセスユニットとを結びつけるシステムを提供
することである。
メモリアクセスユニットとを結びつけるシステムを提供
することである。
この発明のさらに他の目的は制御スイッチング時間すな
わち１つのマスクプロセンサから他のマスクプロセンサ
への制御スイッチング時間が減少されるシステムを提供
することである。
わち１つのマスクプロセンサから他のマスクプロセンサ
への制御スイッチング時間が減少されるシステムを提供
することである。
この発明のさらに他の目的は算術演算と浮動小数点演算
とを同一タイプのマイクロコードを用いて行うマイクロ
プロセッサを提供することである。
とを同一タイプのマイクロコードを用いて行うマイクロ
プロセッサを提供することである。
この発明のさらに他の目的は共通マイクロコード命令が
有’Ｊ＋に異なった浮動小数点演算を実行するために用
いられるマイクロプロセッサをｉｊｕ供することである
。
有’Ｊ＋に異なった浮動小数点演算を実行するために用
いられるマイクロプロセッサをｉｊｕ供することである
。
この発明のさらに他の目的は割り込みアクノリフジ信号
に対するマイクロプロセンサのピンアウトの必要をなく
すことである。
に対するマイクロプロセンサのピンアウトの必要をなく
すことである。
この発明のさらに他の目的はマイクロコード。
すのインタラブドリンケージポインタをより効率的に発
生することである。
生することである。
この発明のさらに他の目的はマイクロプロセッサにおい
て有効なインタラブドペクトリングシーケンスを提供す
ることである。
て有効なインタラブドペクトリングシーケンスを提供す
ることである。
この発明のさらに伯の目的は現存のマイクロコードワー
ドからのコマンドと内部分岐条件および 。
ドからのコマンドと内部分岐条件および 。
外部分岐条件を考慮に入れてマイクロコードからのシー
ケンスに必要とされる制御を行うことである。
ケンスに必要とされる制御を行うことである。
この発明のさらに他の目的はデコーダ用のプログラマブ
ルロジックアレイからの命令を考慮に入れた制御を行う
ことである。
ルロジックアレイからの命令を考慮に入れた制御を行う
ことである。
この発明のさらに他の目的はマイクロプロセッサの内部
動作と外部の事象とを同期させる制御を提供することで
ある。
動作と外部の事象とを同期させる制御を提供することで
ある。
この発明のさらに（トの目的はバイブラインマイクロプ
ロセンサにおいてその性能を増加させる制御を行うこと
である。
ロセンサにおいてその性能を増加させる制御を行うこと
である。
これらのそして関係する目的はここに開示された新規な
マイクロプロセッサを用いることによって達成される。
マイクロプロセッサを用いることによって達成される。
この発明の１つの目的によると。
マイクロプロセンサデータ処理システムは共通バスに並
列に接続された複数のシステムからなる。
列に接続された複数のシステムからなる。
メモリはそのシステムの各構成要素によってアクセスさ
れる共通バスに接続される。バスアービタはシステムの
構成要素の選択された１つにバス許可信月を与えるため
にシステムの構成要素のおのおのに接続されている。各
システムの構成要素はバスリクエスト信号をバスオービ
タに与える手段と、バスロック信号を少なくとも他の１
つの構成要素に与える手段とバスロック信号不存在に応
答する手段とを含む、バス許可信号の存在に応答する手
段はバスロック信号の不存在に応答する手段との各々は
システムの構成要素の１つによってバスサイクルを開始
するために共同して動作する。
れる共通バスに接続される。バスアービタはシステムの
構成要素の選択された１つにバス許可信月を与えるため
にシステムの構成要素のおのおのに接続されている。各
システムの構成要素はバスリクエスト信号をバスオービ
タに与える手段と、バスロック信号を少なくとも他の１
つの構成要素に与える手段とバスロック信号不存在に応
答する手段とを含む、バス許可信号の存在に応答する手
段はバスロック信号の不存在に応答する手段との各々は
システムの構成要素の１つによってバスサイクルを開始
するために共同して動作する。
この発明の他の特徴によれは、第１の複数のピントにお
いて演算動作と仮数部における浮動小数点演算との両方
を行いそれぞれは最初の複数ビットにおけるよりも少な
い数の第２＠目の複数ピントを有しているマイクロプロ
セッサを櫂（共する。
いて演算動作と仮数部における浮動小数点演算との両方
を行いそれぞれは最初の複数ビットにおけるよりも少な
い数の第２＠目の複数ピントを有しているマイクロプロ
セッサを櫂（共する。
マイクロコード記憶手段は異なった浮動小数点演算にお
いて用いられる共通マイクロコード命令を記憶する。プ
ログラマブルロフジンクアレイはマイクロコード記憶手
段にアドレスを与えるために接続され浮動小数点演算を
示す信号をマイクロコード命令に応答してマイクロプロ
セ・７す内のデータバスへ与えるために接続される。デ
ータバスは仮数部の演算を実行するときに指数部を与え
ることを選択的に禁止するための手段を有する。指数部
においてオーバーフロー条件とアンダーフロー条件を示
すために指数部における情報に応答する手段がある。浮
動小数点演算の間に分岐命令を与えるためのオーバーフ
ローおよびアンダーフロー指示手段に応答する手段を有
する。正規化を示す出力を与える手段がある０分岐命令
を与える手段は正規化出力にも応答する。データバスに
おいて入力のキャリーを仮数部の第２の複数ビットの最
下位に与える手段が接続される。データバスは仮数部と
指数部の両方において第２の複数のビットをシフトし回
転させるために接続されたノフタを有する。スティンキ
イなフリノブフロンブがデータ路に接続される。指数部
における符号拡張叙法に接続する手段がデータ路に設け
られる。
いて用いられる共通マイクロコード命令を記憶する。プ
ログラマブルロフジンクアレイはマイクロコード記憶手
段にアドレスを与えるために接続され浮動小数点演算を
示す信号をマイクロコード命令に応答してマイクロプロ
セ・７す内のデータバスへ与えるために接続される。デ
ータバスは仮数部の演算を実行するときに指数部を与え
ることを選択的に禁止するための手段を有する。指数部
においてオーバーフロー条件とアンダーフロー条件を示
すために指数部における情報に応答する手段がある。浮
動小数点演算の間に分岐命令を与えるためのオーバーフ
ローおよびアンダーフロー指示手段に応答する手段を有
する。正規化を示す出力を与える手段がある０分岐命令
を与える手段は正規化出力にも応答する。データバスに
おいて入力のキャリーを仮数部の第２の複数ビットの最
下位に与える手段が接続される。データバスは仮数部と
指数部の両方において第２の複数のビットをシフトし回
転させるために接続されたノフタを有する。スティンキ
イなフリノブフロンブがデータ路に接続される。指数部
における符号拡張叙法に接続する手段がデータ路に設け
られる。
この発明の他の特徴によれば、マスクとイネーブル論理
に接続されるベンディングの割り込みレジスタを有する
。マスクとイネーブル論理の出力Ｌｌ先エンコーダに接
続される。僕先ユンコーグは最高度の優先権を持つ割り
込み値をベンディングな割り込みレジスタへ供給される
割り込み要求に応答して割り込みラッチへと供給するた
めに接続される０割り込みランチは、マイクロプロセッ
サの電流状態が記憶されるメモリのアドレスを生ずるた
めにう、チ出力を与えるように接続された。
に接続されるベンディングの割り込みレジスタを有する
。マスクとイネーブル論理の出力Ｌｌ先エンコーダに接
続される。僕先ユンコーグは最高度の優先権を持つ割り
込み値をベンディングな割り込みレジスタへ供給される
割り込み要求に応答して割り込みラッチへと供給するた
めに接続される０割り込みランチは、マイクロプロセッ
サの電流状態が記憶されるメモリのアドレスを生ずるた
めにう、チ出力を与えるように接続された。
次に新設したより優位のピントへ出力を与えるように各
々接続されている複数のビットを有する。
々接続されている複数のビットを有する。
この発明の他の目的によれば、マイクロプロセンサの命
令の流れに対してパイプライン路を含む。
令の流れに対してパイプライン路を含む。
マイクロコードのアドレスマルチプレクサは、複数の異
なる入力からマイクロコードを記憶手段ヘアドレスを与
えるために接続される。マイクロコード記憶手段はマイ
クロコードレジスタに対してアドレスに応答してマイク
ロコードを供給するために接続される。マイクロコード
レジスタはブランチ制御情報をブランチ制御手段に与え
るために接続される。ブランチ制御手段はブランチ入力
をマイクロプロセフすの外部よりおよびマイクロプロセ
、すの内部よりかつマイクロコードアドレスプログラマ
ブルロジンクアレイより受ケ取るために接続される。マ
イクロコードプログラマプルロジンクアレイはマイクロ
コードアドレスをマイクロコードアドレスマルチプレク
号に与えるために接続される０分岐コントロール手段は
マイ／ｙｏ−ｙ−ドアドレスマルチプレクサの動作を制
御するために接続される。
なる入力からマイクロコードを記憶手段ヘアドレスを与
えるために接続される。マイクロコード記憶手段はマイ
クロコードレジスタに対してアドレスに応答してマイク
ロコードを供給するために接続される。マイクロコード
レジスタはブランチ制御情報をブランチ制御手段に与え
るために接続される。ブランチ制御手段はブランチ入力
をマイクロプロセフすの外部よりおよびマイクロプロセ
、すの内部よりかつマイクロコードアドレスプログラマ
ブルロジンクアレイより受ケ取るために接続される。マ
イクロコードプログラマプルロジンクアレイはマイクロ
コードアドレスをマイクロコードアドレスマルチプレク
号に与えるために接続される０分岐コントロール手段は
マイ／ｙｏ−ｙ−ドアドレスマルチプレクサの動作を制
御するために接続される。
この発明の前述のそしてそれに関連した目的。
効果、特徴については図面を参照してこの発明を以下に
述べるごとくより詳細な説明を検針したあとに・同業者
にとってはより明解であろう。
述べるごとくより詳細な説明を検針したあとに・同業者
にとってはより明解であろう。
以下の説明ではこの発明を完全に理解するためにたとえ
ばのレジスタやバスの大きさのごとく多数の特定の具体
的な詳細が与えられている。しかしながらこの発明はか
かる具体的な詳細がなくても実施できるということは同
業者にとっ′ζは明らかなことである。他の場合におい
て、公知の回路技術は、不必要に詳細にすることによっ
てこの発明を曖昧としないためにブロック図で示されて
いる。一般的に制御およびクロック信号は、記１αのた
めに与えられておりその記１．セされたものの最終の文
字は活性化高および活性化低である意味を有する “Ｈ
”または“Ｌｏである。
ばのレジスタやバスの大きさのごとく多数の特定の具体
的な詳細が与えられている。しかしながらこの発明はか
かる具体的な詳細がなくても実施できるということは同
業者にとっ′ζは明らかなことである。他の場合におい
て、公知の回路技術は、不必要に詳細にすることによっ
てこの発明を曖昧としないためにブロック図で示されて
いる。一般的に制御およびクロック信号は、記１αのた
めに与えられておりその記１．セされたものの最終の文
字は活性化高および活性化低である意味を有する “Ｈ
”または“Ｌｏである。
図面を参照し、特に第１Ａ図と第１Ｂ図について見ると
、この発明に従うマイクロプロセッサ５０のブロック線
図が示されている。マイクロプロセ−／＋５０は５個の
主たる部分からなる。すなわちデータプロセッサ５２．
マイクロプログラムされる制御ブロック５４．アドレス
プロセツサ５６、割り込みおよびフォルトプロセッサ５
８．およびタイミングユニフ）６０である。
、この発明に従うマイクロプロセッサ５０のブロック線
図が示されている。マイクロプロセ−／＋５０は５個の
主たる部分からなる。すなわちデータプロセッサ５２．
マイクロプログラムされる制御ブロック５４．アドレス
プロセツサ５６、割り込みおよびフォルトプロセッサ５
８．およびタイミングユニフ）６０である。
データプロセッサ５２の詳細なブロック図（第１２、第
１３Ａ、第１３Ｂ図）、マイクロプログラム制御５４
（第１８図）、アドレスプロセ・７す５６ （第ＪＩＢ
、第１２Ｂ図）は入力線と出力線を有するポンクスとし
て説明される。
１３Ａ、第１３Ｂ図）、マイクロプログラム制御５４
（第１８図）、アドレスプロセ・７す５６ （第ＪＩＢ
、第１２Ｂ図）は入力線と出力線を有するポンクスとし
て説明される。
１６ビツトの広域データプロセッサプロ、り５２はマイ
クロプロセッサ５０におけるすべてのデータ処理に対し
て責任を持つ、データプロセッサ５２は以下に説明され
る機能プロ、りを有する１７ビノトの演算論理ユニット
（ＡＬＬＩ）６２は六入力バス６６から６４にて入力を
受は取り、６８においてプレシフタおよびマスク６６を
介してＢ入カバスフ０からも入力を受は取る。ＡＬＵ６
２がらの出力は７２においてＡＬＬＪバス７４に加えら
れ７６においてシフタおよびマスク７８を介してシフタ
バス８０に加えられる。レジスタファイル８２はＡＬＵ
バス７４がらの入力を８４にて受は取り、六入力バス６
６とＢ入カバスフｏに介して８６および８８にてそれぞ
れ入力を与える。メモリデータレジスタ９０はマルチプ
レクサ９２がら９４で入力を受は取り、入力を八人カバ
ス６６およびＢ入カハス７０に対して９６および９８で
それぞれ与える。マルチプレクサ９２はＡＬＵバス７４
からの入力を１００にて受は取り、情報バス１０２から
の入力を１０４にて受は取る。マルチプレクサ９２はま
た１０６にてマイクロプログラムされたＷ＋ ｔａセク
ション５４において入力を命令レジスタ１０８に供給す
る。命令レジスタ１０８は１１０にお・いて入力を六入
力バス６６に与える。
クロプロセッサ５０におけるすべてのデータ処理に対し
て責任を持つ、データプロセッサ５２は以下に説明され
る機能プロ、りを有する１７ビノトの演算論理ユニット
（ＡＬＬＩ）６２は六入力バス６６から６４にて入力を
受は取り、６８においてプレシフタおよびマスク６６を
介してＢ入カバスフ０からも入力を受は取る。ＡＬＵ６
２がらの出力は７２においてＡＬＬＪバス７４に加えら
れ７６においてシフタおよびマスク７８を介してシフタ
バス８０に加えられる。レジスタファイル８２はＡＬＵ
バス７４がらの入力を８４にて受は取り、六入力バス６
６とＢ入カバスフｏに介して８６および８８にてそれぞ
れ入力を与える。メモリデータレジスタ９０はマルチプ
レクサ９２がら９４で入力を受は取り、入力を八人カバ
ス６６およびＢ入カハス７０に対して９６および９８で
それぞれ与える。マルチプレクサ９２はＡＬＵバス７４
からの入力を１００にて受は取り、情報バス１０２から
の入力を１０４にて受は取る。マルチプレクサ９２はま
た１０６にてマイクロプログラムされたＷ＋ ｔａセク
ション５４において入力を命令レジスタ１０８に供給す
る。命令レジスタ１０８は１１０にお・いて入力を六入
力バス６６に与える。
２（囚のタイマ１１２および１１４は１１６においてノ
フタバス８０からの入力を受は取り１１Ｂにおいて六入
力バス６６に対する入力を与える。定数リードオンリメ
モリ （ＲＯＭ）１２０はＲＯＭアｉルスをＲＯＭアト
ルスレジスタ１２２がら１２４にて受は取る。ＲＯＭア
ドレスレジスタ１１２はシフタバスから、の入力を１２
６にて受は取る。ステータスレジスタ１３０はＡＬＵ６
２がらの入力を１３２で受は取りシフタバス８ｏがらの
入力を１３４で受は取る。ステータスレジスタ１３０は
六入力バス６６への入力を１３６で与える。
フタバス８０からの入力を受は取り１１Ｂにおいて六入
力バス６６に対する入力を与える。定数リードオンリメ
モリ （ＲＯＭ）１２０はＲＯＭアｉルスをＲＯＭアト
ルスレジスタ１２２がら１２４にて受は取る。ＲＯＭア
ドレスレジスタ１１２はシフタバスから、の入力を１２
６にて受は取る。ステータスレジスタ１３０はＡＬＵ６
２がらの入力を１３２で受は取りシフタバス８ｏがらの
入力を１３４で受は取る。ステータスレジスタ１３０は
六入力バス６６への入力を１３６で与える。
マイクロプログラムされた制御ブロック５４における命
令レジスタ１０８は命令レジスタ１０Ｂに設置された新
しい命令を１５２でマツピングＰＬＡ１５０に与える。
令レジスタ１０８は命令レジスタ１０Ｂに設置された新
しい命令を１５２でマツピングＰＬＡ１５０に与える。
マツピングＰＬＡ１５０は１５４で示されている実行お
よび有効アドレスルーチンにとって必要なポインタを発
生し、このポインタは１５８でマルチプレクサ１５６に
与えられる。マルチプレクサ１５６は１６０にて入力を
マイクロコントロール記憶ブロック１６２へ与え。
よび有効アドレスルーチンにとって必要なポインタを発
生し、このポインタは１５８でマルチプレクサ１５６に
与えられる。マルチプレクサ１５６は１６０にて入力を
マイクロコントロール記憶ブロック１６２へ与え。
このマイクロコントロール記ｔαブロック１６２は実行
と有効アドレスルーチンとを含む。マイクロコントロー
ル記憶ブロック１６２は３出力信号を１６６にてマイク
ロプログラムレジスタ１６４に対して発生する。マイク
ロプログラムレジスタ１６４に与えられる次アドレス部
は１６Ｂにてマルチプレクサ１５６に供給される。マル
チプレクサ１５６はまた１７０にて入力をインクリメン
タ１７２に与える。インクリメンタ１７２は入力を１７
６にてネクストアドレス１７４に与える。ネクストアド
レスレジスタ１７４は、入力を１７８にてマルチプレク
＋１５６に与える。マイクロプログラムレジスタ１６４
はマイクロコントロール記憶ブロック１６２からの分岐
出力を分岐ＰＬＡ１８０にて与える０分岐ＰＬＡ１８０
は入力をマルチプレクサ１５６へ１８３にて与える０分
岐条件はデータプロセッサ部５２によって１８４にて分
岐ＰＬＡ１８０に与えられる。マイクロプログラムレジ
スタ１６４から与えられるマイクロコントロール記憶部
１６２からの第３の出力はデータプロセッサ５２におい
てすべての構成部の動作を制御しデークプロセ、す部５
２へと１８６にて与えられる。
と有効アドレスルーチンとを含む。マイクロコントロー
ル記憶ブロック１６２は３出力信号を１６６にてマイク
ロプログラムレジスタ１６４に対して発生する。マイク
ロプログラムレジスタ１６４に与えられる次アドレス部
は１６Ｂにてマルチプレクサ１５６に供給される。マル
チプレクサ１５６はまた１７０にて入力をインクリメン
タ１７２に与える。インクリメンタ１７２は入力を１７
６にてネクストアドレス１７４に与える。ネクストアド
レスレジスタ１７４は、入力を１７８にてマルチプレク
＋１５６に与える。マイクロプログラムレジスタ１６４
はマイクロコントロール記憶ブロック１６２からの分岐
出力を分岐ＰＬＡ１８０にて与える０分岐ＰＬＡ１８０
は入力をマルチプレクサ１５６へ１８３にて与える０分
岐条件はデータプロセッサ部５２によって１８４にて分
岐ＰＬＡ１８０に与えられる。マイクロプログラムレジ
スタ１６４から与えられるマイクロコントロール記憶部
１６２からの第３の出力はデータプロセッサ５２におい
てすべての構成部の動作を制御しデークプロセ、す部５
２へと１８６にて与えられる。
アドレスプロセッサ部５６は命令カウンタ（ＩＣ）２０
０を含み、これはＡＬｔＪバス７４からの入力を２０２
にて受は取る。ＩＣ２００はまた命令アドレスを六入カ
バス６６へ２０４にて供給する。ＩＣ２００は、また命
令アドレスを八人力ｔｓｌス６６へ２０４にて供給する
。ＩＣ２００は、また命令アドレスを情報バスマルチプ
レクサ２０６に対して２０Ｂにて与え、そしてインクリ
メンタ２１０に対して２１２にて与える。インクリメン
タ２１０からの出力はＩＣ２００に対して２１４にて与
えられかつメモリアドレスレジスタ（ＭＡＲ）２１６へ
２１８にて与えられる。ＭＡＲ２１６に対する追加の入
力は情報バス１０２によって２２０で与えられそしてＡ
ＬＬＩバス７４によって２２２で与えられる。ＭＡＲ２
１６はすべてのオペランドに対するアドレスを決め２２
４にてアドレス出力をインクリメンタ２１０および情１
ノイスマルチプレクサ２０６へ与える。情報ノイスマル
チブレクサ２０６への追加入力はＡＬＵ／＜スフ４によ
って２２６にて与えられる。情報ノイスマルチブレクサ
２０６への出力は情報バス１０２に対して２２８にて与
えられる。インクリメンタ２１０はＩＣを与えオペラン
ドアドレスはデータプロセ・ノサ部５２の並列処理を行
う。
０を含み、これはＡＬｔＪバス７４からの入力を２０２
にて受は取る。ＩＣ２００はまた命令アドレスを六入カ
バス６６へ２０４にて供給する。ＩＣ２００は、また命
令アドレスを八人力ｔｓｌス６６へ２０４にて供給する
。ＩＣ２００は、また命令アドレスを情報バスマルチプ
レクサ２０６に対して２０Ｂにて与え、そしてインクリ
メンタ２１０に対して２１２にて与える。インクリメン
タ２１０からの出力はＩＣ２００に対して２１４にて与
えられかつメモリアドレスレジスタ（ＭＡＲ）２１６へ
２１８にて与えられる。ＭＡＲ２１６に対する追加の入
力は情報バス１０２によって２２０で与えられそしてＡ
ＬＬＩバス７４によって２２２で与えられる。ＭＡＲ２
１６はすべてのオペランドに対するアドレスを決め２２
４にてアドレス出力をインクリメンタ２１０および情１
ノイスマルチプレクサ２０６へ与える。情報ノイスマル
チブレクサ２０６への追加入力はＡＬＵ／＜スフ４によ
って２２６にて与えられる。情報ノイスマルチブレクサ
２０６への出力は情報バス１０２に対して２２８にて与
えられる。インクリメンタ２１０はＩＣを与えオペラン
ドアドレスはデータプロセ・ノサ部５２の並列処理を行
う。
割り込みおよびフォルトはそれがマイクロプロセッサ５
０の内部で発生されるものであるか外部で発生されるも
のであるかにかかわらず、すべての命令およびフォルト
を扱う割り込みおよびフォルトプロセッサ５８はベンデ
ィング割り込みレジスタ（ＰＩＲ）２５０を有する。フ
ォルトレジスタおよび論理（ＦＴ）２５２はＰＩＲ２５
０に対して入力を２５４にて与える。フォルト入力はＦ
Ｔ２５２に対して２５６にて与えられ、シフタバス８０
から２５８で与えられる。ＦＴ２５２からの出力はＡ入
力バス６６に対して２６０にて与えられる。ＰＩ’Ｒ２
５０への追加の割り込み入力は２６２にて与えられかつ
シフタバス８０から２６４にて与えられる。ＰＩＲ２５
０からの出力２６６にてマスクおよび割り込みイネーブ
ル論理２６８へ与えられる。マスクレジスタ（ＭＫ）２
７０は入力を２７２でマスクおよび割り込みイネーブル
論理２６８に与える。ＭＫ２７０への入力はシフタバス
８０から２７４で与えられる。マスクおよび割り込みイ
ネーブル論理２６８は２７６にて出力を優先エンコーダ
２７８へ与える。優先エンコーダ２７８は２８０にて出
力をう、チ２８２に与える。ランチ２８２は出力を２８
４にてへ入力バス６６に与える。
０の内部で発生されるものであるか外部で発生されるも
のであるかにかかわらず、すべての命令およびフォルト
を扱う割り込みおよびフォルトプロセッサ５８はベンデ
ィング割り込みレジスタ（ＰＩＲ）２５０を有する。フ
ォルトレジスタおよび論理（ＦＴ）２５２はＰＩＲ２５
０に対して入力を２５４にて与える。フォルト入力はＦ
Ｔ２５２に対して２５６にて与えられ、シフタバス８０
から２５８で与えられる。ＦＴ２５２からの出力はＡ入
力バス６６に対して２６０にて与えられる。ＰＩ’Ｒ２
５０への追加の割り込み入力は２６２にて与えられかつ
シフタバス８０から２６４にて与えられる。ＰＩＲ２５
０からの出力２６６にてマスクおよび割り込みイネーブ
ル論理２６８へ与えられる。マスクレジスタ（ＭＫ）２
７０は入力を２７２でマスクおよび割り込みイネーブル
論理２６８に与える。ＭＫ２７０への入力はシフタバス
８０から２７４で与えられる。マスクおよび割り込みイ
ネーブル論理２６８は２７６にて出力を優先エンコーダ
２７８へ与える。優先エンコーダ２７８は２８０にて出
力をう、チ２８２に与える。ランチ２８２は出力を２８
４にてへ入力バス６６に与える。
タイミングユニット６０はマイクロプロセッサ５０から
の内部動作および異なるバスのトランサクシランに対し
て供給される内部および外部のストローブを発生する。
の内部動作および異なるバスのトランサクシランに対し
て供給される内部および外部のストローブを発生する。
内部入力はタイミングアービトレーシッン部２９０に対
しておよびその部２９０から２９２にて与えられる。マ
イクロプロセッサ５０の外部からの入力はタイミングア
ービトレーシッン２９０に対しておよびこれから２９４
にて与えられる。
しておよびその部２９０から２９２にて与えられる。マ
イクロプロセッサ５０の外部からの入力はタイミングア
ービトレーシッン２９０に対しておよびこれから２９４
にて与えられる。
マイクロプロセッサ５００基本的なマシンサイクルは第
２図の状態図に示されているように３゜４あるいは５ｃ
ｐｕクロツクサイクルまたは状態からなる。第２図に用
いられる凡例は表１において下記に示すような怠味をを
もつ。
２図の状態図に示されているように３゜４あるいは５ｃ
ｐｕクロツクサイクルまたは状態からなる。第２図に用
いられる凡例は表１において下記に示すような怠味をを
もつ。
表 １
八 −主張された（活性の）
ＨＡ −主張されていない
ＡＬＢＲ−ＡＬυ分岐サイクル（５状態）＾ＢＲＴ
−停止条件−内部信号 ＢＩＩＳ ＲＥＱ −バスリクエストＢＬＩＳ ＧＭ
Ｔ 露 バス許可入力ＢＩＩＳ ＬＯＣＫ −バ
スＣＩ−／り）ＩＤＹＡ 霧 １１Ｄ’／Ａ入力
ＲＤＹＤ −ＲＤＹＤ入力 ＳＺ −ハイインピーダンス状態−ＣＰＵドライバは
３状憇である。
−停止条件−内部信号 ＢＩＩＳ ＲＥＱ −バスリクエストＢＬＩＳ ＧＭ
Ｔ 露 バス許可入力ＢＩＩＳ ＬＯＣＫ −バ
スＣＩ−／り）ＩＤＹＡ 霧 １１Ｄ’／Ａ入力
ＲＤＹＤ −ＲＤＹＤ入力 ＳＺ −ハイインピーダンス状態−ＣＰＵドライバは
３状憇である。
Ｓｏ、Ｓａ、Ｓｓの状態からなる３状態サイクルが八Ｌ
ｔＪ６２に対して純粋に内部的動作として用いられる。
ｔＪ６２に対して純粋に内部的動作として用いられる。
状！３Ｓｏ、Ｓ＋、Ｓ２．およびＳａからなる４個の状
態サイクルはバスの内の１つを利用する最小長演算のた
めに用いられるｅ Ｓ ｏ 。
態サイクルはバスの内の１つを利用する最小長演算のた
めに用いられるｅ Ｓ ｏ 。
Ｓｌ、３２．ＳａおよびＳ３ＡまたはＳｏ、 Ｓａ。
Ｓ５．Ｓ５＾及びＳｓＢの状態からなる。５状態サイク
ルはＡＬＵ６２の現在の演算の結果を用いてマイクロプ
ログラムされた制御記憶部１６２における次のアドレス
を決定するために用いられる演算のために使用される。
ルはＡＬＵ６２の現在の演算の結果を用いてマイクロプ
ログラムされた制御記憶部１６２における次のアドレス
を決定するために用いられる演算のために使用される。
この５状態サイクルはまた停止条件に続く動作に対して
も用いられる。
も用いられる。
すべてのタイミングサイクルはＳｏの状態から始まり、
その状態においてはタイミング値６０がバスサイクルま
たは内部ＡＬＵサイクルを変えさせるために必要な制御
情報を受は取る。
その状態においてはタイミング値６０がバスサイクルま
たは内部ＡＬＵサイクルを変えさせるために必要な制御
情報を受は取る。
１つのバスサイクルはＩＩＵＳ ＧＮＴ、 ＲＤＹＡ
またはＲＤＹＤ外部入力を処理するために拡張できる。
またはＲＤＹＤ外部入力を処理するために拡張できる。
これらの信号は、第２図に示すようにハス１０２が他の
マイクロプロセッサ５０またはダイレクトメモリアクセ
ス（ＤＭＡ）装置、状態Ｓ＋、アドレスフェーズまたは
状！、Ｓｚデータフェーズにそれぞれ割り当てられると
きにハイインピーダンス状態Ｓｚにマイクロプロセッサ
５０を保持する。
マイクロプロセッサ５０またはダイレクトメモリアクセ
ス（ＤＭＡ）装置、状態Ｓ＋、アドレスフェーズまたは
状！、Ｓｚデータフェーズにそれぞれ割り当てられると
きにハイインピーダンス状態Ｓｚにマイクロプロセッサ
５０を保持する。
第２図に示されるように各状態についてのさらに詳細な
説明が第４図乃至第８図のタイミング図においてなされ
、そこでは第３図に関して以下に述べられ、外部の入力
をマイクロプロセフ＋５０へ送ることを示している。マ
イクロプロセッサ５０へのフロッピィ入力３００はθ〜
２０ Ｍ ＨｚＣＰυＣＬに信号を３０２において有し
、３０４において１００ＫＩＩｚ、タイマＣＬＫ信号を
有する。外部リクエスト３０６は３０８においてＲＥＳ
Ｅ丁信号を含み、マイクロプロセッサ５０を活性低状態
に初期化し、現在の命令がマイクロプロセッサによって
実行されたあとにコンソール動作を開始するＣ０ＮＲＥ
Ｑ信号を正規化しその活性低状態にする。
説明が第４図乃至第８図のタイミング図においてなされ
、そこでは第３図に関して以下に述べられ、外部の入力
をマイクロプロセフ＋５０へ送ることを示している。マ
イクロプロセッサ５０へのフロッピィ入力３００はθ〜
２０ Ｍ ＨｚＣＰυＣＬに信号を３０２において有し
、３０４において１００ＫＩＩｚ、タイマＣＬＫ信号を
有する。外部リクエスト３０６は３０８においてＲＥＳ
Ｅ丁信号を含み、マイクロプロセッサ５０を活性低状態
に初期化し、現在の命令がマイクロプロセッサによって
実行されたあとにコンソール動作を開始するＣ０ＮＲＥ
Ｑ信号を正規化しその活性低状態にする。
全部で９個の割り込み入力信号３１０はマイクロプロセ
ッサ５０に与えられる。ＰＷＲＤＮ ＩＮＴ信号３１２
は電源ダウン割り込みに対する信号であるが構成レジス
タにおける割り込みモードビットに従って正の立ち上り
信号あるいはそのハイレベル信号において活性化される
。３１４にみられるＬＩＳＲｏ ＩＮＴからＵＳＲｓ
ＩＮＴ信号はユーザの割り込みであり、構成レジス
タにおける割り込みモードピントに従って正の立ち上り
あるいはハイレベルのときに活性化される。３１６にお
ける ！０Ｌ１１ＮＴと ｌ０Ｌ２１ＮＴ信号は入出力
レベルの割り込みでありユーザの割り込みの数を拡張す
るために用いられる活性化高入力である。
ッサ５０に与えられる。ＰＷＲＤＮ ＩＮＴ信号３１２
は電源ダウン割り込みに対する信号であるが構成レジス
タにおける割り込みモードビットに従って正の立ち上り
信号あるいはそのハイレベル信号において活性化される
。３１４にみられるＬＩＳＲｏ ＩＮＴからＵＳＲｓ
ＩＮＴ信号はユーザの割り込みであり、構成レジス
タにおける割り込みモードピントに従って正の立ち上り
あるいはハイレベルのときに活性化される。３１６にお
ける ！０Ｌ１１ＮＴと ｌ０Ｌ２１ＮＴ信号は入出力
レベルの割り込みでありユーザの割り込みの数を拡張す
るために用いられる活性化高入力である。
フォルト入力はマイクロプロセッサ５０へ３１８で与え
られる。３２０におけるＭＥＭ ＰＲＴ ＥＲ傷信号メ
モリ保護エラーを表し外部メモリ管理ユニット（ＭＭＵ
）および／あるいは外部ブロック保護ユニット（Ｂ Ｐ
Ｕ）によって発生される活性化低入力である。それは
以下に述べられる Ｂｕｓ ＢυＳＹ信号によってサン
プル化されＣＰＵバスサイクルにおいてはフォルトレジ
スタ２５２のＯビットへあるいは非ＣＰＵバスサイクル
においては１ピントになる。３２２におけるＭＥＭ Ｐ
ＲＴ ＥＲ傷信号メモリパリティエラーを表しＢｕｓ
ＢＩＩＳＹ信号によってフォルトレジスタ２５２のビッ
トにサンプル化された活性化低入力である。 ＥＸ
ＡＩＩＲＥＲ信号３２４は外部アドレスエラーを表しＢ
ｕｓ ＢＵＳＹ信号によってフォルトレジスタ２５２の
ピント５あるいはビット８ヘサンプル化された活性化低
入力である。３２６には５ＹＳＦＬＴ ｏおよび５ＹＳ
ＦＬＴ ＋信号が出力フォオルトを表しヒ゛ント７ある
いはヒ゛ソト１３および１４にフォルトレジスタ２５２
にセントする。
られる。３２０におけるＭＥＭ ＰＲＴ ＥＲ傷信号メ
モリ保護エラーを表し外部メモリ管理ユニット（ＭＭＵ
）および／あるいは外部ブロック保護ユニット（Ｂ Ｐ
Ｕ）によって発生される活性化低入力である。それは
以下に述べられる Ｂｕｓ ＢυＳＹ信号によってサン
プル化されＣＰＵバスサイクルにおいてはフォルトレジ
スタ２５２のＯビットへあるいは非ＣＰＵバスサイクル
においては１ピントになる。３２２におけるＭＥＭ Ｐ
ＲＴ ＥＲ傷信号メモリパリティエラーを表しＢｕｓ
ＢＩＩＳＹ信号によってフォルトレジスタ２５２のビッ
トにサンプル化された活性化低入力である。 ＥＸ
ＡＩＩＲＥＲ信号３２４は外部アドレスエラーを表しＢ
ｕｓ ＢＵＳＹ信号によってフォルトレジスタ２５２の
ピント５あるいはビット８ヘサンプル化された活性化低
入力である。３２６には５ＹＳＦＬＴ ｏおよび５ＹＳ
ＦＬＴ ＋信号が出力フォオルトを表しヒ゛ント７ある
いはヒ゛ソト１３および１４にフォルトレジスタ２５２
にセントする。
３２８はｌＢｏからＩＢ＋５情報バス入力および出力信
号が１６ビツト情報バス１０２上での活性化高双方向性
時分割アドレスおよびデータ情翰を表す、バス１０２は
マイクロプロセッサ５０に割り当てられていないバスサ
イクルにおいて３状態になる。ＩＢｏ信号は最上位ビッ
トである。
号が１６ビツト情報バス１０２上での活性化高双方向性
時分割アドレスおよびデータ情翰を表す、バス１０２は
マイクロプロセッサ５０に割り当てられていないバスサ
イクルにおいて３状態になる。ＩＢｏ信号は最上位ビッ
トである。
マイクロプロセッサ５０からの状態バス信号は３３０で
与えられる。３３２のＡＫＯからＡＫ３アドレスキー信
号はメモリアクセスに対す外部ＭＭＵにおいてアクセス
ロックでラッチされるために用いられる活性化高出力で
ある。ミスマツチングはいくつかの可能性のある状況の
うちの１つであってその活性化低状態へ３２０のｒｌＥ
Ｍ ＰＲＴ ＥＲ傷信号ＭＭＵに引き込ませる３３４の
ＡＳＯからＡＳ３７ドレス状態信状態外部ＭＭＵにおけ
るページレジスタグループを選択する活性化高出力であ
る。
与えられる。３３２のＡＫＯからＡＫ３アドレスキー信
号はメモリアクセスに対す外部ＭＭＵにおいてアクセス
ロックでラッチされるために用いられる活性化高出力で
ある。ミスマツチングはいくつかの可能性のある状況の
うちの１つであってその活性化低状態へ３２０のｒｌＥ
Ｍ ＰＲＴ ＥＲ傷信号ＭＭＵに引き込ませる３３４の
ＡＳＯからＡＳ３７ドレス状態信状態外部ＭＭＵにおけ
るページレジスタグループを選択する活性化高出力であ
る。
エラー出力は３３６で与えられる。３３８のＵＮＲＯＶ
ＥＲ回復不能エラー信号は回復不能として分類されて
いるエラーの発生を示す活性高出力である。エラーが発
生した命令は停止される。３４０の−ＡＪ ＥＲ主エラ
ー信号は主たるものとして分類されたエラーの発生を示
している活性高出力である。
ＥＲ回復不能エラー信号は回復不能として分類されて
いるエラーの発生を示す活性高出力である。エラーが発
生した命令は停止される。３４０の−ＡＪ ＥＲ主エラ
ー信号は主たるものとして分類されたエラーの発生を示
している活性高出力である。
エラーが発生した命令はそのエラーが発生した命令も停
止される。
止される。
マイクロプロセッサ５０からの別々の出力が３４２に与
えられる。３４４のロ＾ＥＮダイレクトメモリアクセス
イネーブル信号は活性化高でありＤＭＡが行われること
を示す、外部要求ＲＥＳＥＴ信号が活性化されるときＤ
ＭＡは停止する。３４６のＮＭＬ ＰＷＲＵＰ信号は活
性化高でありマイクロプロセッサ５０が初期化シーケン
スにおいてＶ、験中のその構成を成功的に完成したこと
を示す、３４８の５ＮＥＷ開始信号は活性化高であり新
命令が次のサイクルの中で実行を開始することを示す、
この情転は命令３５０のＴＲＩＧＯＲ３Ｔ トリガゴー
リセット信号は活性化低分離出力である。
えられる。３４４のロ＾ＥＮダイレクトメモリアクセス
イネーブル信号は活性化高でありＤＭＡが行われること
を示す、外部要求ＲＥＳＥＴ信号が活性化されるときＤ
ＭＡは停止する。３４６のＮＭＬ ＰＷＲＵＰ信号は活
性化高でありマイクロプロセッサ５０が初期化シーケン
スにおいてＶ、験中のその構成を成功的に完成したこと
を示す、３４８の５ＮＥＷ開始信号は活性化高であり新
命令が次のサイクルの中で実行を開始することを示す、
この情転は命令３５０のＴＲＩＧＯＲ３Ｔ トリガゴー
リセット信号は活性化低分離出力である。
マイクロプロセンサ５０へのおよびからのバスコントロ
ール入力および出力は３５２に与えられる。３５４のＲ
／ＩＩリードまたはライト出力子゛−りの流れの方向を
示す、高信号はリードまたは入力動作を示し低信号はラ
イトまたは出力動作を示す、３５４の出力はマイクロプ
ロセッサ５０に与えられていないバスサイクルの間には
３状態である。
ール入力および出力は３５２に与えられる。３５４のＲ
／ＩＩリードまたはライト出力子゛−りの流れの方向を
示す、高信号はリードまたは入力動作を示し低信号はラ
イトまたは出力動作を示す、３５４の出力はマイクロプ
ロセッサ５０に与えられていないバスサイクルの間には
３状態である。
３５６のＭ／πメモリまたは１１０出力信号は電流バス
サイクルがメモリ （ハイ）またはＩ１０動作（ロー）
であることを示す、出力３５６はマイクロプロセッサ５
０に与えられていないバスサイクルの間の３状態である
。３５８の＾Ｄ／Ｉデークまたは命令出力信号は現在の
バスサイクルを示しハイのときにはデータに対するアク
セスでありローのときには命令に対するものである。３
５８はマイクロブロセ・７す５０に割り当てられていな
いバスサイクルの間の３状悠である。３６０の５ＴＲＢ
Ａアドレスストロ一ブ信号はメモリをランチするために
用いられまたはストローブ信号のハイからローへの遷移
において内部ラッチにおいてその活性高出力におけるＸ
ＩＯアドレスのためのものである。出力３６０はマイク
ロプロセッサ５０に割り当てられていないバスサイクル
の間の３状態である。 ＲＤＹＡアドレスレディ信号は
３６２に与えられてバスサイクルのアドレスフェーズを
拡張するために用いられている活性高入力である。３６
４の５ＴＲＢＤデ一タストローブ信号は３６４において
すなわちＸＩＯサイクルにおいてデータをストローブす
るために用いられる活性低出力である。
サイクルがメモリ （ハイ）またはＩ１０動作（ロー）
であることを示す、出力３５６はマイクロプロセッサ５
０に与えられていないバスサイクルの間の３状態である
。３５８の＾Ｄ／Ｉデークまたは命令出力信号は現在の
バスサイクルを示しハイのときにはデータに対するアク
セスでありローのときには命令に対するものである。３
５８はマイクロブロセ・７す５０に割り当てられていな
いバスサイクルの間の３状悠である。３６０の５ＴＲＢ
Ａアドレスストロ一ブ信号はメモリをランチするために
用いられまたはストローブ信号のハイからローへの遷移
において内部ラッチにおいてその活性高出力におけるＸ
ＩＯアドレスのためのものである。出力３６０はマイク
ロプロセッサ５０に割り当てられていないバスサイクル
の間の３状態である。 ＲＤＹＡアドレスレディ信号は
３６２に与えられてバスサイクルのアドレスフェーズを
拡張するために用いられている活性高入力である。３６
４の５ＴＲＢＤデ一タストローブ信号は３６４において
すなわちＸＩＯサイクルにおいてデータをストローブす
るために用いられる活性低出力である。
３６４の出力はマイクロプロセッサ５０に与えられてい
るバスサイクルにおいて３つの状態である。
るバスサイクルにおいて３つの状態である。
３６６のＲＤＹＤデータレディ信号はバスサイクルのデ
ータフェーズを拡張するために用いられる活性高入力で
ある。待ち状態はより遅いメモリ装置を用いるためにＲ
ＤＹＤが活性化されないかぎりは挿入されている。
ータフェーズを拡張するために用いられる活性高入力で
ある。待ち状態はより遅いメモリ装置を用いるためにＲ
ＤＹＤが活性化されないかぎりは挿入されている。
バスアービトレイション入力及び出力は３７０でマイク
ロプロセッサ５０へおよびから与えられている。３７２
のバスＢ［ＩＳ ＲＥＱ出力信号はマイクロプロセ、＋
５０がバスを要求していることを示す活性低出力である
。この信号はマイクロプロセセッサ５０がバスを獲得し
そのバスサイクルを開始するやいなや不活性になる。３
７４で与えられルハスＢｕｓ ＧＮＴ信号は外部アービ
タがらのものであ７てマイクロプロセッサ５０が現在優
先バス要求をもっているということを示す活性化低入力
である・もしバスがロックされていないなら、マイクロ
プロセッサ５０は次のＣＰＵクロックで開始するバスサ
イクルを始めてもよい、３７６のＢＵＳＢ［ＩＳＹ信号
はバスサイクルの開始と終りを設定するために用いられ
る活性低双方向信号である。ローからハイへの立ち上り
の変位はフォールトレジスタ２５２ヘサンプルビノトを
入れるために用いられる。この信号はマイクロプロセフ
す５０に割り当てられてないバスサイクルの間の３状態
である。
ロプロセッサ５０へおよびから与えられている。３７２
のバスＢ［ＩＳ ＲＥＱ出力信号はマイクロプロセ、＋
５０がバスを要求していることを示す活性低出力である
。この信号はマイクロプロセセッサ５０がバスを獲得し
そのバスサイクルを開始するやいなや不活性になる。３
７４で与えられルハスＢｕｓ ＧＮＴ信号は外部アービ
タがらのものであ７てマイクロプロセッサ５０が現在優
先バス要求をもっているということを示す活性化低入力
である・もしバスがロックされていないなら、マイクロ
プロセッサ５０は次のＣＰＵクロックで開始するバスサ
イクルを始めてもよい、３７６のＢＵＳＢ［ＩＳＹ信号
はバスサイクルの開始と終りを設定するために用いられ
る活性低双方向信号である。ローからハイへの立ち上り
の変位はフォールトレジスタ２５２ヘサンプルビノトを
入れるために用いられる。この信号はマイクロプロセフ
す５０に割り当てられてないバスサイクルの間の３状態
である。
しかしながらマイクロプロセッサ５０はフォールトレジ
スタ２５２にマイクロプロセッサ５０バスサイクル以外
をラッチするためのＢＬＩＳ ＢＵＳＹライン３７６を
モニタする。３７８のＢｕｓ ＬＯＣＫ信号は活性低で
あり双方向性信号は連続するバスサイクルに対してバス
を口、りするために用いられる。
スタ２５２にマイクロプロセッサ５０バスサイクル以外
をラッチするためのＢＬＩＳ ＢＵＳＹライン３７６を
モニタする。３７８のＢｕｓ ＬＯＣＫ信号は活性低で
あり双方向性信号は連続するバスサイクルに対してバス
を口、りするために用いられる。
ロックされてないバスサイクルの間は、 Ｂｕｓ ＬＯ
ＣＫはＢｕｓ ＢＩＩＳＹと同じである。 Ｂｕｓ Ｌ
ＯＣＫはマイクロプロセッサ５０に割り当てられていな
いバスサイクルの間に３つの状態をとる。
ＣＫはＢｕｓ ＢＩＩＳＹと同じである。 Ｂｕｓ Ｌ
ＯＣＫはマイクロプロセッサ５０に割り当てられていな
いバスサイクルの間に３つの状態をとる。
マイクロプロセッサの配線３８０は接地される。
配線３８２はＶｃｃずなわら通常＋５ Ｖ、 ２２５
＋ＩＩＡ入力をマイクロプロセッサ５０に加える。配線
３８４はＶ ＩＮＪ Ｌと■１刊Ｊユ入力、ｉｍ品＋１
．３Ｖ、１．４八をマイクロプロセッサ５０に加える。
＋ＩＩＡ入力をマイクロプロセッサ５０に加える。配線
３８４はＶ ＩＮＪ Ｌと■１刊Ｊユ入力、ｉｍ品＋１
．３Ｖ、１．４八をマイクロプロセッサ５０に加える。
マイクロプロセッサ５０とのバストランザクションの鮮
細を第４図乃至第９図に示す。
細を第４図乃至第９図に示す。
パストランザクション
パストランザクションは４状態長（１状懸はｌＣＰＵＣ
ＰＵクロック期間い）である、メモリと１１０サイクル
は同一のタイミング要求を有し。
ＰＵクロック期間い）である、メモリと１１０サイクル
は同一のタイミング要求を有し。
Ｍ／１０配線３５６の状態によって区別される。
マスク内部クロンク（ＮＲＣＫ−第４図および第５図）
はＳｏ状感において活性化ＬＯ−である。 ＮＲＣｋの
立ち下りはこのｃｐｕｓｏがバスを要求していることを
外部アービタ（もしあれば）に指し示すＢｕｓ ＲＥΩ
出力を活性化する。Ｓｏ状態の終りにおいて、ｃｐｕｓ
ｏはＢｕｓ ＧＮＴの状態をサンプル化して活性化し連
−プロセフサシステムにおいてはアービタは必要でなく
ＢＩＩＴ ＧＮＴ３７４はＬＯ−に配線される。同
時に、 ＢＬＩＳ ＬＯＣＫ入力３７８は Ｓ＋状感（
第９図）に入るためにＣＰＵに刻しては活性化される（
ＩＩＩＧＩＩ）べきではない、ひとたびＳ１状態になる
と ［ｌＵＳ ＲＥＱ３７２は次のバスサイクルに対し
て伯のパスコンテンダを早期に確保させるために不活性
化される。ＣＰＵ５０はＢｕｓ ＢＵＳＹ。
はＳｏ状感において活性化ＬＯ−である。 ＮＲＣｋの
立ち下りはこのｃｐｕｓｏがバスを要求していることを
外部アービタ（もしあれば）に指し示すＢｕｓ ＲＥΩ
出力を活性化する。Ｓｏ状態の終りにおいて、ｃｐｕｓ
ｏはＢｕｓ ＧＮＴの状態をサンプル化して活性化し連
−プロセフサシステムにおいてはアービタは必要でなく
ＢＩＩＴ ＧＮＴ３７４はＬＯ−に配線される。同
時に、 ＢＬＩＳ ＬＯＣＫ入力３７８は Ｓ＋状感（
第９図）に入るためにＣＰＵに刻しては活性化される（
ＩＩＩＧＩＩ）べきではない、ひとたびＳ１状態になる
と ［ｌＵＳ ＲＥＱ３７２は次のバスサイクルに対し
て伯のパスコンテンダを早期に確保させるために不活性
化される。ＣＰＵ５０はＢｕｓ ＢＵＳＹ。
Ｂｕｓ ＬＯＣＫ、状態情報を活性化しＳＩの状態から
測定されたｉ！！延の後にアドレスを出力する。ＳＩの
終りに、ＣＰｔＪ５０はＲＤＹＡ入力３６２をサンプル
化する。もし低であるならばＣＰＵはＳ１状態（第６図
）にとどまりアドレスフェーズをバス状に送る。そうで
なければＳ２状態に進みそして無条件に５３状忌に進む
、ひとたびＳ２状態になれば、ｃｐｕはＳＴＲ［ｌＡ
ＬＯ−を落しくこのエツジはこのアドレスを外部アドレ
スランチにランチするために使われる）そしてリードサ
イクルのみに対して５ＴＲＢＤ出力３６４を活゛性化す
る。ここでＣＰＵはアドレス−データバスを介してリー
ドデータを受は取るライトサイクルでは、ｃｐｕはアド
レスの直後にライトデータの出力を開始する。評藷１は
Ｓ３の間に活性化されライトデータから而τに対する正
当なセットアンプ時間と５ＴＲＢＤ立ち上りエツジから
ライトデータゴーアレイに対する正当なセットアンプ時
間とを認める。 ＲＤＹＤは Ｓコの三部でサンプルさ
れバスサイクルはＲＤＹＤが高であるときに終る。そう
でなければそれはＳ３（第７図及び第８図）の状態にと
どまる。バスサイクルの端部ではすべてのＣＰＵ出力は
３状態である。
測定されたｉ！！延の後にアドレスを出力する。ＳＩの
終りに、ＣＰｔＪ５０はＲＤＹＡ入力３６２をサンプル
化する。もし低であるならばＣＰＵはＳ１状態（第６図
）にとどまりアドレスフェーズをバス状に送る。そうで
なければＳ２状態に進みそして無条件に５３状忌に進む
、ひとたびＳ２状態になれば、ｃｐｕはＳＴＲ［ｌＡ
ＬＯ−を落しくこのエツジはこのアドレスを外部アドレ
スランチにランチするために使われる）そしてリードサ
イクルのみに対して５ＴＲＢＤ出力３６４を活゛性化す
る。ここでＣＰＵはアドレス−データバスを介してリー
ドデータを受は取るライトサイクルでは、ｃｐｕはアド
レスの直後にライトデータの出力を開始する。評藷１は
Ｓ３の間に活性化されライトデータから而τに対する正
当なセットアンプ時間と５ＴＲＢＤ立ち上りエツジから
ライトデータゴーアレイに対する正当なセットアンプ時
間とを認める。 ＲＤＹＤは Ｓコの三部でサンプルさ
れバスサイクルはＲＤＹＤが高であるときに終る。そう
でなければそれはＳ３（第７図及び第８図）の状態にと
どまる。バスサイクルの端部ではすべてのＣＰＵ出力は
３状態である。
すべてのＸＩＯ及びＸＶＩＯ命令はＩ１０ライトサイク
ルの形で外部へと戻される。そのアドレスはそれ自体、
命令であり、ライトデータはもし適用されるならば実行
フェーズの結果である。
ルの形で外部へと戻される。そのアドレスはそれ自体、
命令であり、ライトデータはもし適用されるならば実行
フェーズの結果である。
（これらのサイクルにおいてＲＤＹ＾およびＲＤＹＤを
提供することがこのシステムの責任である。
提供することがこのシステムの責任である。
表■は各種の動作周波数においてそのシステムによって
要求される最大アクセス時間を表す、アクセス時間はア
ドレスランチとアドレスデコーダ遅延とンステムメモリ
チップイネーフ゛ルアクセス時間とを含む。
要求される最大アクセス時間を表す、アクセス時間はア
ドレスランチとアドレスデコーダ遅延とンステムメモリ
チップイネーフ゛ルアクセス時間とを含む。
ｊつ状態はＲＤＹ＾あるいはＲＤＹ［ｌのいずれか一方
のために挿入され、適当な時間にＣＰＵによってサンプ
ルされるときにはアクティブではない。
のために挿入され、適当な時間にＣＰＵによってサンプ
ルされるときにはアクティブではない。
システムメモリアドレスアクセス時間は最大であり、ア
ドレスラッチとアドレスデコ遅延とを含むものである。
ドレスラッチとアドレスデコ遅延とを含むものである。
またこの発明のマイクロプロセッサ５０は下記のデータ
タイプを処理する。
タイプを処理する。
データタイプ
バイ ト （８ビツト）
ワード（１６ビント）
ダブルワード（３２ビツト）
単−精度浮動小数点（３２ビツト）
拡張精度浮動小数点（４８ビツト）
浮動小数点の数は小数点の２の補数の表示の仮数部（２
４ビツト）拡張精度に対して（４０ビツト）８ピントの
２の補数表示によって指数部、がそれぞれ表わされる。
４ビツト）拡張精度に対して（４０ビツト）８ピントの
２の補数表示によって指数部、がそれぞれ表わされる。
（表ｍ）
表■
単一精度
０ ２３２４３１
２倍精度
０ ２３２４３１３２ ４７Ｓ 仮
数 指数 仮数 レジスタセント ｆｆｌｌＯ図に示すようにレジスタファイル８２には１
６個のユーザがアクセスできるレジスタがあり。
数 指数 仮数 レジスタセント ｆｆｌｌＯ図に示すようにレジスタファイル８２には１
６個のユーザがアクセスできるレジスタがあり。
それに加えてベンディングの割り込みレジスタ２５０、
マスクレジスフ２フ０．フオルトレジスク２５２、ステ
ータスレジスタ１３０．２個のタイマー１１２及び１１
４．命令カウンタ２００及びシステム構成レジスタ４０
０がこのレジスタセントに存在する。
マスクレジスフ２フ０．フオルトレジスク２５２、ステ
ータスレジスタ１３０．２個のタイマー１１２及び１１
４．命令カウンタ２００及びシステム構成レジスタ４０
０がこのレジスタセントに存在する。
レジスタ状態１３０
状態ワード（ＳＷ）は１６ビントであり以下のごとく定
義される。
義される。
Ｃ：キャリ Ｐ：正 Ｙ：ゼロ Ｎ；負へＫ（Ｐｓｉア
クセスキー／プロセッサ状懸状態トは２つの機能を行う
。
クセスキー／プロセッサ状懸状態トは２つの機能を行う
。
口）特４１命令に対してソーガル／イリーガルの境界を
決定する。特権命令にｐｓ−ｏの時のみ実行される。Ｐ
Ｓ＃０の時に特権命令を実行しようとすると、主たるエ
ラーを生じ、フォルトレジスタ２５２にｌＯビットをセ
ントする。
決定する。特権命令にｐｓ−ｏの時のみ実行される。Ｐ
Ｓ＃０の時に特権命令を実行しようとすると、主たるエ
ラーを生じ、フォルトレジスタ２５２にｌＯビットをセ
ントする。
そして命令を停止しフォルト２５２に関係して以下によ
り一層十分に説明する。
り一層十分に説明する。
（２）アクセスキーはＭＭＬＩとシステムにおいてアク
セスロックとあうようにして用いられるＡＳニアドレス
レジスタはメモリ管理ユニント（ＭＭＵ）におけるペー
ジレジスタ群を定義する。ＭＭＵを有さない装置にとっ
ては、ベース部が非０値を変形するようないかなる動作
に対してもアドレス状態フォルトが活性化される。（フ
ォルトレジスタにおけるビット］１がセントされる）。
セスロックとあうようにして用いられるＡＳニアドレス
レジスタはメモリ管理ユニント（ＭＭＵ）におけるペー
ジレジスタ群を定義する。ＭＭＵを有さない装置にとっ
ては、ベース部が非０値を変形するようないかなる動作
に対してもアドレス状態フォルトが活性化される。（フ
ォルトレジスタにおけるビット］１がセントされる）。
システム構成レジスタ（ＳＣＲ）４００システム構成レ
ジスタは５ピント長であり以下のごとく定義される。（
ピント０〜４）；ＭＭＬＪ存在：もしＭＭＬＪがシステ
ムに接続しているならば“Ｉ′ ＢＰＵ存在：ＢＰＵがシステムに接続しているならば１
１″ コンソール存在：モしコンソールがシステムに接続して
いるならば１１゜ 共働プロセッサ：もし共同プロセン号がシステムに接続
しているならば“１” 割り込みモード、 ＰＷＲＤＮ ＩＮＴとＬＩＳＲｏ
ＩＮＴ −υＳＲ，ＩＮＴに対して割り込みモー ドを選択する。“１“レベル検知。
ジスタは５ピント長であり以下のごとく定義される。（
ピント０〜４）；ＭＭＬＪ存在：もしＭＭＬＪがシステ
ムに接続しているならば“Ｉ′ ＢＰＵ存在：ＢＰＵがシステムに接続しているならば１
１″ コンソール存在：モしコンソールがシステムに接続して
いるならば１１゜ 共働プロセッサ：もし共同プロセン号がシステムに接続
しているならば“１” 割り込みモード、 ＰＷＲＤＮ ＩＮＴとＬＩＳＲｏ
ＩＮＴ −υＳＲ，ＩＮＴに対して割り込みモー ドを選択する。“１“レベル検知。
“０”エツジ（ＬＯ−から旧６１１）検知
タイマーＡ１１２及びタイマＢ１１４
２つのタイマ１１２及び１１４は１６ビント長でありソ
フトウェアの制御によって開始し、停止しロードされ、
Ｖｔみ出される。タイマＡ１１２はタイマクＯ−／り（
１００Ｋ ｌｌｚ ）を得、タイマＢ１１２は１／１０
のタイマクロ７りを得る。
フトウェアの制御によって開始し、停止しロードされ、
Ｖｔみ出される。タイマＡ１１２はタイマクＯ−／り（
１００Ｋ ｌｌｚ ）を得、タイマＢ１１２は１／１０
のタイマクロ７りを得る。
タイマ１１２とＢ１１４はそれらの最終カウントに達す
るとき、ＰＩＲ２５０（割り込みをみよ）における対応
するビットをセットする０両者ともＣＰＵ５０がコンソ
ールモードのときにはｆ挙止される。
るとき、ＰＩＲ２５０（割り込みをみよ）における対応
するビットをセットする０両者ともＣＰＵ５０がコンソ
ールモードのときにはｆ挙止される。
フォルトレジスタ（ＦＴ）
フォルトレジスタ２５２０１６ビソ）はかくのごとく意
味を有する。： ピントｏ ｃｐｕメモリの保護エラービー／ ） １
非ＣＰＵメモリの保護エラーピント２ メモリパリ
ティエラー ピント３ 予備 ビット４ 予備 ビット５ イリーガルＩ１０アドレス ビフト６ 予備 ビアドア システムフォルト０ ビット８ イリーガルメモリアドレス ビット９ イリーガル命令 ピントＩＯ特権命令 と７ト１１ アドレス状態エラー ビット１２ 予備 ビンｌ−１３ＢＩＴＥ （組み込みテスト）またはシス
テムフォルトｌ ピント１４ 予備 ピント１５ システムフォルトｌ システムフォルトＯとシステムフォルトｌは非同期であ
りマイクロプロセツサ５０に対するエツジを検知する入
力である。
味を有する。： ピントｏ ｃｐｕメモリの保護エラービー／ ） １
非ＣＰＵメモリの保護エラーピント２ メモリパリ
ティエラー ピント３ 予備 ビット４ 予備 ビット５ イリーガルＩ１０アドレス ビフト６ 予備 ビアドア システムフォルト０ ビット８ イリーガルメモリアドレス ビット９ イリーガル命令 ピントＩＯ特権命令 と７ト１１ アドレス状態エラー ビット１２ 予備 ビンｌ−１３ＢＩＴＥ （組み込みテスト）またはシス
テムフォルトｌ ピント１４ 予備 ピント１５ システムフォルトｌ システムフォルトＯとシステムフォルトｌは非同期であ
りマイクロプロセツサ５０に対するエツジを検知する入
力である。
フォルトレジスタ２５２におけるいかなるビットセット
もレベル１割り込みを生ずることができる。
もレベル１割り込みを生ずることができる。
主たるエラー
特権命令
ＣＰＵアクセスモード
ＣＰＬＩライトプロテクト
ＣＰＵデータイリーガルアドレス
イリーガルＩ１０アドレス
回復できないエラー
イリーガル命令
命令プロテクトコール
命令パリティ
命令イリーガルアドレス
アドレス状態フォルト
割り込み
表■に示されたようにチップに優先づけられている１６
レベルの割り込みが存在する。９個は外部のものであり
、その中の２個はレベル検知（ＩＯＬ＋ ＩＮＴ、
ｌ０Ｌ２ ＴＮＴ） 、他の７個の外部割り込みは
構成レジスタにおける割り込みモードピントに従ったレ
ベＪしであるか、あるいは工、ジ検知かのどちらか一方
である９表に示されている場合を除いてすべての割り込
みはベンディング割り込みレジスフ（ＰＩＲ）２５０ヘ
ラノチされマス ・クレジスク（ＭＫ）２７０によって
不動作あるいはマスクされる。
レベルの割り込みが存在する。９個は外部のものであり
、その中の２個はレベル検知（ＩＯＬ＋ ＩＮＴ、
ｌ０Ｌ２ ＴＮＴ） 、他の７個の外部割り込みは
構成レジスタにおける割り込みモードピントに従ったレ
ベＪしであるか、あるいは工、ジ検知かのどちらか一方
である９表に示されている場合を除いてすべての割り込
みはベンディング割り込みレジスフ（ＰＩＲ）２５０ヘ
ラノチされマス ・クレジスク（ＭＫ）２７０によって
不動作あるいはマスクされる。
マスクされていない最高の擾先権度をもつ可能割り込み
は以下に述べるごとく処理される。停止されていｉｊい
現在の命令を完成した時点で３次の命令は不能とされ可
能割り込みはＡＳ−０（サービスポインタを介して）新
しいマスク、状態ワード、命令カウンタを読む。
は以下に述べるごとく処理される。停止されていｉｊい
現在の命令を完成した時点で３次の命令は不能とされ可
能割り込みはＡＳ−０（サービスポインタを介して）新
しいマスク、状態ワード、命令カウンタを読む。
割り込みはＰＩＲにおいてアクノリッジされた割り込み
ピントをリセフトし、アクノリッジ割り込み数がＩ１０
装置ｆ１０００へ送られている間に１１０サイクルを実
行することによって肯定される。レベル割り込み要求は
１１０アクノリツジサイクルの後で２つのマシンサイク
ル内で除去されるべきである。この期間は待ち状態を挿
入することによって拡張できる。
ピントをリセフトし、アクノリッジ割り込み数がＩ１０
装置ｆ１０００へ送られている間に１１０サイクルを実
行することによって肯定される。レベル割り込み要求は
１１０アクノリツジサイクルの後で２つのマシンサイク
ル内で除去されるべきである。この期間は待ち状態を挿
入することによって拡張できる。
ベンディング割り込みレジスタは同様の割り込みを発生
ずるために特権ＸＩＯ命令を介してロードされる。
ずるために特権ＸＩＯ命令を介してロードされる。
エグゼキュティプ呼び出しは（−のアドレス状態（ＡＳ
）におけるルーチンにジャンプする手段を与えるＢＥＸ
命令によって呼び出される。１６個のエクゼキュティブ
エントリーポイントの１つを用いるエクゼキュテイブへ
制御されかつ保護された呼び出しを行うことが１ｆｆｌ
宙となされている。
）におけるルーチンにジャンプする手段を与えるＢＥＸ
命令によって呼び出される。１６個のエクゼキュティブ
エントリーポイントの１つを用いるエクゼキュテイブへ
制御されかつ保護された呼び出しを行うことが１ｆｆｌ
宙となされている。
表■
優先権 °割込み 割込み
１ ３ ２１電源タウン
０２０ − λ マシーンエフ−１２２２３ ユーザ０ ２ ２４ ２５浮動小
数点 ３ ２６ ２７オーノ〈−
フロー 固定小数点 ４ ２８ ２９オー
ノマーフロー エクゼキュティプ ５ ２Ａ ２Ｂコ
ール１ 浮動小数点 ６ ２Ｃ２０オーバーフロー タイマーＡ ７ ２Ｅ ２Ｆ
ユーザ１ ８ ３０ ３１タイマ
ーＢ ９ ３２ ３３ユーザ２
１０ ３４ ３５ユーザ３
１１ ３６ ３７】１０レベル１
１２ ３８ ３９ユーザ４１３３＾
３Ｂ Ｉ１０レベル２ １４ ３Ｃ３Ｄ注、１．マス
クできないあるいはディスエーブルできない。
０２０ − λ マシーンエフ−１２２２３ ユーザ０ ２ ２４ ２５浮動小
数点 ３ ２６ ２７オーノ〈−
フロー 固定小数点 ４ ２８ ２９オー
ノマーフロー エクゼキュティプ ５ ２Ａ ２Ｂコ
ール１ 浮動小数点 ６ ２Ｃ２０オーバーフロー タイマーＡ ７ ２Ｅ ２Ｆ
ユーザ１ ８ ３０ ３１タイマ
ーＢ ９ ３２ ３３ユーザ２
１０ ３４ ３５ユーザ３
１１ ３６ ３７】１０レベル１
１２ ３８ ３９ユーザ４１３３＾
３Ｂ Ｉ１０レベル２ １４ ３Ｃ３Ｄ注、１．マス
クできないあるいはディスエーブルできない。
２、ディスエーブルできない。
３、割込みレベルＯは最高優先権。
第１１Ａ図、第１１Ｂ図、第１２図および第１３Ａ図１
第１３Ｂ図は第１八図、！ＲＩＢ図において示されてい
るマイクロプロセッサのより詳細なブロック図である。
第１３Ｂ図は第１八図、！ＲＩＢ図において示されてい
るマイクロプロセッサのより詳細なブロック図である。
マイクロコードＲＯＭ５００（第１１Ｂ図）は配線５０
２によって分岐コードレジスタ５０４に接続され配線５
０８によってナノコントロールレジスタ５０６へ、配４
！５１０によって次のアドレスレジスタ５１２へ接続さ
れる。
２によって分岐コードレジスタ５０４に接続され配線５
０８によってナノコントロールレジスタ５０６へ、配４
！５１０によって次のアドレスレジスタ５１２へ接続さ
れる。
分岐コードレジスタ５０５の出力は配線５１４によって
分岐ＰＬＡ論理回路５１６に接続される。
分岐ＰＬＡ論理回路５１６に接続される。
１０個の指示信号は配線５１８に供給されて５１８によ
って分岐ＰＬＡおよび論理回路５１６に供給される。Ｃ
ＵＴ ＩＨ倍信号分岐ＰＬＡと論理回路に配線５２０
によって供給される。 ＩＮＢＲＨとＩＮＢｓＨ信号は
ＰＬＡと論理回路５１６へ配置１ｉ１５２２によって加
えられる。 ＡＬＳＧＩＩとＡＬＺＲＩ＋信号に配置
１ｉｊ５２４によってＰＬＡと論理５１６に加えられる
。Ｐ←ＲＲＩＩとＣ０ＲＱＦＩ信号は同期論理５２８か
ら配線５２６によってＰＬＡと論理回路５１６に供給さ
れる。 ＮＲＣＫとＣＰＣＫクロフク信号は同期論理回
路５２８へ配線５３０によって供給される。 Ｃ０ＮＩ
ＩＥＱおよびＲＥＳＥＴ信号はそれぞれ同期論理回路５
２Ｂに配線５３２および５３４によって供給される。
って分岐ＰＬＡおよび論理回路５１６に供給される。Ｃ
ＵＴ ＩＨ倍信号分岐ＰＬＡと論理回路に配線５２０
によって供給される。 ＩＮＢＲＨとＩＮＢｓＨ信号は
ＰＬＡと論理回路５１６へ配置１ｉ１５２２によって加
えられる。 ＡＬＳＧＩＩとＡＬＺＲＩ＋信号に配置
１ｉｊ５２４によってＰＬＡと論理５１６に加えられる
。Ｐ←ＲＲＩＩとＣ０ＲＱＦＩ信号は同期論理５２８か
ら配線５２６によってＰＬＡと論理回路５１６に供給さ
れる。 ＮＲＣＫとＣＰＣＫクロフク信号は同期論理回
路５２８へ配線５３０によって供給される。 Ｃ０ＮＩ
ＩＥＱおよびＲＥＳＥＴ信号はそれぞれ同期論理回路５
２Ｂに配線５３２および５３４によって供給される。
同期論理５２８はまた配線５３６によってＲＥＳＬＩ信
号を生じる。ＤＳＴＯＨからＤＳＴ３８信号は配線５３
８によってＰＬＡと論理回路５１６へ供給される。５Ｔ
ＯＩ＋から５Ｔ３Ｈへの信号はＰＬＡと論理回路５１６
へ配線５４０によって加えられる。各種の回路５４２の
出力は配線５４４によってＰＬＡおよび論理回路５１６
へ接続される。
号を生じる。ＤＳＴＯＨからＤＳＴ３８信号は配線５３
８によってＰＬＡと論理回路５１６へ供給される。５Ｔ
ＯＩ＋から５Ｔ３Ｈへの信号はＰＬＡと論理回路５１６
へ配線５４０によって加えられる。各種の回路５４２の
出力は配線５４４によってＰＬＡおよび論理回路５１６
へ接続される。
各種の回路５４２は配線５４６を介してＦＬＴＯＨおよ
びＦＬＴＩＨ信号および配線５４８を介してＬＴＥＮＬ
および５ＢＥＸＬ信号もまた提供する。各種の回路５４
２への入力信号は５ＮＥＷＬ信号としてＰＬＡおよび論
理５１６によって配線５５０を介して与えられる。各種
回路５４２に対する第２の入力は各種回路５４２の一つ
の入力は５ＮＥＷＬ信号と： 同様にＰＬ
Ａおよび論理回路５１６によって配線１
５５０を介して与えられる。各種回路５４２に対する第
２の入力は配線５５４を介して論理回路５５２によって
与えられる。論理回路５５２への入力はＦＬＴＯ信号と
して各種ランチ５５８によって配線５５６上に与えられ
る。各種ランチ５５８から、０）４＊ｔ：ｒ＞出力信号
１よ配線５６０上（７）ＦＬＴｌ（８号である。各種ラ
ンチ５５８からの残りの出力は配線５６２上によってイ
ンデックス検出器５６４へ供給される。各種ランチ５５
８への１つの入力は配置Ｑ５６ＢによってＰＴＬ＾１１
信号としてラッチイネーブル論理回路５６６によって与
えられる。 ＰＴＬＡ）Ｉ信号はまた配ＩＱ５７０によ
って与えられる。ランチイネーブル論理５６６への入力
は配線５７２゜５７４．５７６および５７８によってフ
ェッチ。
びＦＬＴＩＨ信号および配線５４８を介してＬＴＥＮＬ
および５ＢＥＸＬ信号もまた提供する。各種の回路５４
２への入力信号は５ＮＥＷＬ信号としてＰＬＡおよび論
理５１６によって配線５５０を介して与えられる。各種
回路５４２に対する第２の入力は各種回路５４２の一つ
の入力は５ＮＥＷＬ信号と： 同様にＰＬ
Ａおよび論理回路５１６によって配線１
５５０を介して与えられる。各種回路５４２に対する第
２の入力は配線５５４を介して論理回路５５２によって
与えられる。論理回路５５２への入力はＦＬＴＯ信号と
して各種ランチ５５８によって配線５５６上に与えられ
る。各種ランチ５５８から、０）４＊ｔ：ｒ＞出力信号
１よ配線５６０上（７）ＦＬＴｌ（８号である。各種ラ
ンチ５５８からの残りの出力は配線５６２上によってイ
ンデックス検出器５６４へ供給される。各種ランチ５５
８への１つの入力は配置Ｑ５６ＢによってＰＴＬ＾１１
信号としてラッチイネーブル論理回路５６６によって与
えられる。 ＰＴＬＡ）Ｉ信号はまた配ＩＱ５７０によ
って与えられる。ランチイネーブル論理５６６への入力
は配線５７２゜５７４．５７６および５７８によってフ
ェッチ。
ｒＯＰＬ、 ＣＣＮＬおよびＡＩＲ５Ｌ信号それぞれで
ある。各種ランチ回路５５８からの他の出力は配置！５
６５によってＣＯＤパランチへ供給される。各種ランチ
５５８への残りの入力はＯＰコードＰＬＡ５Ｂ２にヨッ
テ供給さし配線５８０ （７）ＩＮＤＸＩＩ、 ＤＯ
ＡＭＨ。
ある。各種ランチ回路５５８からの他の出力は配置！５
６５によってＣＯＤパランチへ供給される。各種ランチ
５５８への残りの入力はＯＰコードＰＬＡ５Ｂ２にヨッ
テ供給さし配線５８０ （７）ＩＮＤＸＩＩ、 ＤＯ
ＡＭＨ。
ＦＬＰＯＬおよびＦＬＰＩＬ信号である。ｏｐコードＰ
ＬＡ５８２へ（７）ＯＣＯＯから０ＣＯ７（７１入力信
号は配置Ｊｉ１５８４で与えられる。 ｌ０ＰＬ信号は
配線５８６でＯＰコードＰＬＡ５８２へ与えられ、そし
てＯＲゲート５８８への１つの入力として配線５９０上
にもまた与えられる。ＯＲゲート５８８への他の入力は
４Ａ／７Ｆ／ＥＣ検出回路５９４によって配線５９６お
よび５９２に与えられる。４Ａ／７ Ｆ／ＥＣ検出回路
５９４は配線５９６及び５９８によってＣＩ（第１２図
もまた参照せよ）に接続される。配線５８４はまた配線
５９８によってＣＩへ接続される。ＯＲゲート５８８の
配線６００上の出力はマルチプレクサ６０２に対する入
力。
ＬＡ５８２へ（７）ＯＣＯＯから０ＣＯ７（７１入力信
号は配置Ｊｉ１５８４で与えられる。 ｌ０ＰＬ信号は
配線５８６でＯＰコードＰＬＡ５８２へ与えられ、そし
てＯＲゲート５８８への１つの入力として配線５９０上
にもまた与えられる。ＯＲゲート５８８への他の入力は
４Ａ／７Ｆ／ＥＣ検出回路５９４によって配線５９６お
よび５９２に与えられる。４Ａ／７ Ｆ／ＥＣ検出回路
５９４は配線５９６及び５９８によってＣＩ（第１２図
もまた参照せよ）に接続される。配線５８４はまた配線
５９８によってＣＩへ接続される。ＯＲゲート５８８の
配線６００上の出力はマルチプレクサ６０２に対する入
力。
を形成する。マルチプレクサ６０２に対する追加の入力
は配置Ｑ５９Ｂと６０４によって０１から供給される。
は配置Ｑ５９Ｂと６０４によって０１から供給される。
マルチプレク＋６０２の出力は０ＣＯ８−ＯＣＩＩ信号
を配線６０６に生じ残りの入力としてＯＰコードＰＬＡ
５８２に供給する。配線５９８と６０４を介してＣ１か
らの入力は零検出回路６１０へ配線６０８を介して接続
される。零検出回路６１０の出力は外部のＩ１０検出論
理回路６１４へ配置１Ａ６１２を介して捜出される。外
部！１０検出論理回路６１４への伯の入力はＯＰコード
ＰＬＡ５８２から配線６１６を介してＧＣＩＯＬ信号で
あり配線６１８を介するｌ０ＰＬ信号である。検出回路
６１４の出力は１つの入力としてマルチプレクー５６２
２に加えられる。配線６２４および６２６の０７Ｅおよ
びＩＲＯＯ１１信号はマルチプレクサ６２２に対する追
加の入力を形成する。マルチプレクサ６２２に対する残
りの入力はＯＰコードＰＬＡによって配線６２８上で加
えられるＥＸＯＯＬからＥＸＯ９Ｌの信号である。マル
チプレクサ６２２の出力は配線６３０上で実行う７チ６
３２への１つの入力となる。実行ラッチ６３２に対する
第２の入力は配線６３６でＣＯＤパランチ回路６３４に
よって与えられる。 ＤＯＤＡラッチ６３４への１つの
入力は各種ランチ５５８によって配線５６５を介して与
えられる。 ＤＯＤＡランチ６３４への伯の入力はマル
チプレクサ６４０によって配線６３８を介して与えられ
る。ＯＰコードＰＬＡ５８２はＤＯＯ３ＬからＤＯＯ８
Ｌへの信号をマルチプレクサ６４０への入力として配線
６４２によって与える。３７Ｆ信号はマルチプレクサ６
４０に対する追加の入力として配線６４４によって与え
られる。マルチプレクサ６４０に対する残りの入力は配
線６４８を介してイリーガルな条件を検出する論理回路
６４６によって与えられる。 ＧＣＩＯＬとＣ０ＮＬＩ
＋信号は配線６５０と６５２を介してそれぞれイリーガ
ル条件検出論理回路６４６への入力として与えられる。
を配線６０６に生じ残りの入力としてＯＰコードＰＬＡ
５８２に供給する。配線５９８と６０４を介してＣ１か
らの入力は零検出回路６１０へ配線６０８を介して接続
される。零検出回路６１０の出力は外部のＩ１０検出論
理回路６１４へ配置１Ａ６１２を介して捜出される。外
部！１０検出論理回路６１４への伯の入力はＯＰコード
ＰＬＡ５８２から配線６１６を介してＧＣＩＯＬ信号で
あり配線６１８を介するｌ０ＰＬ信号である。検出回路
６１４の出力は１つの入力としてマルチプレクー５６２
２に加えられる。配線６２４および６２６の０７Ｅおよ
びＩＲＯＯ１１信号はマルチプレクサ６２２に対する追
加の入力を形成する。マルチプレクサ６２２に対する残
りの入力はＯＰコードＰＬＡによって配線６２８上で加
えられるＥＸＯＯＬからＥＸＯ９Ｌの信号である。マル
チプレクサ６２２の出力は配線６３０上で実行う７チ６
３２への１つの入力となる。実行ラッチ６３２に対する
第２の入力は配線６３６でＣＯＤパランチ回路６３４に
よって与えられる。 ＤＯＤＡラッチ６３４への１つの
入力は各種ランチ５５８によって配線５６５を介して与
えられる。 ＤＯＤＡランチ６３４への伯の入力はマル
チプレクサ６４０によって配線６３８を介して与えられ
る。ＯＰコードＰＬＡ５８２はＤＯＯ３ＬからＤＯＯ８
Ｌへの信号をマルチプレクサ６４０への入力として配線
６４２によって与える。３７Ｆ信号はマルチプレクサ６
４０に対する追加の入力として配線６４４によって与え
られる。マルチプレクサ６４０に対する残りの入力は配
線６４８を介してイリーガルな条件を検出する論理回路
６４６によって与えられる。 ＧＣＩＯＬとＣ０ＮＬＩ
＋信号は配線６５０と６５２を介してそれぞれイリーガ
ル条件検出論理回路６４６への入力として与えられる。
ＤＫＯ３ＨからＤＫ○６ Ｈ信号はＤＯＤＡう７チ６３
４によって配線５４を介して別のフリツプフロツプ６５
６へ入力されそして与えられるＤＫＯ３ＨからＤＫＯ６
Ｈの信号は入力６５８を介して次のマイクロアドレスマ
ルチプレクサ６６０へ与えられる０次のマイクロアドレ
スマルチプレクサへの追加の入力はＰＬＡおよび論理回
路５１６から配線６６２を介する信号。
４によって配線５４を介して別のフリツプフロツプ６５
６へ入力されそして与えられるＤＫＯ３ＨからＤＫＯ６
Ｈの信号は入力６５８を介して次のマイクロアドレスマ
ルチプレクサ６６０へ与えられる０次のマイクロアドレ
スマルチプレクサへの追加の入力はＰＬＡおよび論理回
路５１６から配線６６２を介する信号。
５ＮＡ５Ｌ乃至５ＮＡ７Ｌの信号および配線６６４を介
するＡＯ他信号配線６６６を介する３０信号、配線６６
８を介するインデックス検出回路５６４の出力配線６７
０を介するＰＬＡおよび論理回路５１６からの５ＮＡＯ
Ｌから５ＮＡ４Ｌまでの信号である０次のマイクロアド
レスマルチプレクサに対する追加の入力は配線６７２を
介するエグゼキューションランチ６３２の出力によって
。
するＡＯ他信号配線６６６を介する３０信号、配線６６
８を介するインデックス検出回路５６４の出力配線６７
０を介するＰＬＡおよび論理回路５１６からの５ＮＡＯ
Ｌから５ＮＡ４Ｌまでの信号である０次のマイクロアド
レスマルチプレクサに対する追加の入力は配線６７２を
介するエグゼキューションランチ６３２の出力によって
。
配線６７４を介する次のアドレスレジスフ５１２の出力
配線６７８を介するインクリメントレジスタ６７６の出
力によって供給される０次のマイクロアドレスマルチプ
レクサの出力はマイクロコードＲＯＭ５００への入力と
して配線６８０を介して与えられ、インクリメントレジ
スタ６７６への入力として配線６８２を介して与えられ
および配線６８４を介して０７Ｅ稜出！！３６８６への
１つの入力として与えられる。０７Ｅ検出回路６８６へ
の他の入力は配線６８８を介するＮＲＣＫクロンク信号
である。０７Ｅ検出器６８６の出力はディスクリートな
フリツプフロツプ６５６に対する入力として配＃ｔＡ６
９０を介して与えられる。ディスクリートなフリツプフ
ロツプ６５６への残りの入力は配線６９２を介するＮＲ
ＣＫクロック信号であり、かつ配＄１６９４を介するＦ
ＣＬ Ｅ ＩＩ倍信号ある。ディスクリートなフリツ
プフロツプ６５６の出力は配線６９６．６９８，７００
，７０２，７０４および７０６をそれぞれ介するＳＴＭ
ＡＬ 、 ＳＴＭＢＬ 、 ＤＩＩＡ ＥＮ、 ＥＮＩ
ＮＬ、 ＴＲＩＧＯＲＳＴおよびＮＭＬＰＷＲＰ信号で
ある。
配線６７８を介するインクリメントレジスタ６７６の出
力によって供給される０次のマイクロアドレスマルチプ
レクサの出力はマイクロコードＲＯＭ５００への入力と
して配線６８０を介して与えられ、インクリメントレジ
スタ６７６への入力として配線６８２を介して与えられ
および配線６８４を介して０７Ｅ稜出！！３６８６への
１つの入力として与えられる。０７Ｅ検出回路６８６へ
の他の入力は配線６８８を介するＮＲＣＫクロンク信号
である。０７Ｅ検出器６８６の出力はディスクリートな
フリツプフロツプ６５６に対する入力として配＃ｔＡ６
９０を介して与えられる。ディスクリートなフリツプフ
ロツプ６５６への残りの入力は配線６９２を介するＮＲ
ＣＫクロック信号であり、かつ配＄１６９４を介するＦ
ＣＬ Ｅ ＩＩ倍信号ある。ディスクリートなフリツ
プフロツプ６５６の出力は配線６９６．６９８，７００
，７０２，７０４および７０６をそれぞれ介するＳＴＭ
ＡＬ 、 ＳＴＭＢＬ 、 ＤＩＩＡ ＥＮ、 ＥＮＩ
ＮＬ、 ＴＲＩＧＯＲＳＴおよびＮＭＬＰＷＲＰ信号で
ある。
ＮＲＤＴ１１信号はナノコントロールレジスタ５０６か
らの出力信号として配線７０８に与えられる。ＮＡＡＨ
信号はＡアドレスマルチプレクサ７１２に対する入力信
号として配線７１０に与えられる。Ａアドレスマルチプ
レクサ７１２に対する追加の入力はＣ２，Ｃ４，Ｃ５を
介して配線７１４．７１６および７１８から与えられる
。 ＮＡ［１１１信号はナノコントロールレジスタ５０
６によって配置１ｆｔ７２０を介してＢアドレスマルチ
プレクサ７２２への入力として与えられる。Ｂアドレス
マルチプレクサへの追加の入力はＣ４から０５を介して
配線７１６．７１８より、そしてＲＯＭ ２Ｌ信号によ
って配線７２４乃至Ｃ６を介して与えられる。Ｎ５ＨＨ
出力はナノコントロールレジスタ５０６から出力される
もので配線７２６から０９を介して与えられる。ナノコ
ントロールレジスタ５０６からの出力が配線７２８を介
してデコーダ７３０に与えられる。ＮＡＬＯＨからＮＡ
Ｌ２Ｈ，ＮＣＩＮＨ，ＮＣＭＸＨおよびＮｌ５７Ｈ信号
はデコーダ７３０からの出力として配線７３２から０８
を介して与えられる。 ＣＦＲ札信可信号コーダ７３０
によって配線７３４を介して与えられる。ＮＭＣＹＨ，
ＮＭＩＯＨ，ＮＭＲＷＨ，ＮＭＲＷＬ信号はデコーダ７
３０から配置Ｊ１７３６を介してタイミングアービトレ
ーシジンユニ−／ ト２９０への入力として（第１Ａ図
もまた参照せよ）与えられる。
らの出力信号として配線７０８に与えられる。ＮＡＡＨ
信号はＡアドレスマルチプレクサ７１２に対する入力信
号として配線７１０に与えられる。Ａアドレスマルチプ
レクサ７１２に対する追加の入力はＣ２，Ｃ４，Ｃ５を
介して配線７１４．７１６および７１８から与えられる
。 ＮＡ［１１１信号はナノコントロールレジスタ５０
６によって配置１ｆｔ７２０を介してＢアドレスマルチ
プレクサ７２２への入力として与えられる。Ｂアドレス
マルチプレクサへの追加の入力はＣ４から０５を介して
配線７１６．７１８より、そしてＲＯＭ ２Ｌ信号によ
って配線７２４乃至Ｃ６を介して与えられる。Ｎ５ＨＨ
出力はナノコントロールレジスタ５０６から出力される
もので配線７２６から０９を介して与えられる。ナノコ
ントロールレジスタ５０６からの出力が配線７２８を介
してデコーダ７３０に与えられる。ＮＡＬＯＨからＮＡ
Ｌ２Ｈ，ＮＣＩＮＨ，ＮＣＭＸＨおよびＮｌ５７Ｈ信号
はデコーダ７３０からの出力として配線７３２から０８
を介して与えられる。 ＣＦＲ札信可信号コーダ７３０
によって配線７３４を介して与えられる。ＮＭＣＹＨ，
ＮＭＩＯＨ，ＮＭＲＷＨ，ＮＭＲＷＬ信号はデコーダ７
３０から配置Ｊ１７３６を介してタイミングアービトレ
ーシジンユニ−／ ト２９０への入力として（第１Ａ図
もまた参照せよ）与えられる。
タイミングユニット２９０への追加の入力はＲＥＳＬＬ
、ＢＬＯＫＨ，ＢＯＲＴＩｌ、ＡＦＴＰＨおよびＣＤｌ
５Ｈ信号であって配線７３８から与えられかつ配線７４
０から与えられるＴ２５０ＨおよびＡＬＢＲＬ信号であ
り配置１１１７４２から与えられる）ＩＤＶＤ、 ＲＤ
ＹＡおよびＢｕｓ ＧＮＴ信号であり配線７４４から与
えられるＣＰＵ ＣＬＫ信号および配線７４６から与え
られる双方向性のＢｕｓ ＢＵＳＹおよびＢｕｓ ｔ、
ｏｃに信号である。タイミングユニット２９０からの出
力信号はｃｐυＣＬ、 ＢＩＩＳＹＬ、 Ｎｌ？Ｃ
Ｉ、 ＮＣＫＤＬ。
、ＢＬＯＫＨ，ＢＯＲＴＩｌ、ＡＦＴＰＨおよびＣＤｌ
５Ｈ信号であって配線７３８から与えられかつ配線７４
０から与えられるＴ２５０ＨおよびＡＬＢＲＬ信号であ
り配置１１１７４２から与えられる）ＩＤＶＤ、 ＲＤ
ＹＡおよびＢｕｓ ＧＮＴ信号であり配線７４４から与
えられるＣＰＵ ＣＬＫ信号および配線７４６から与え
られる双方向性のＢｕｓ ＢＵＳＹおよびＢｕｓ ｔ、
ｏｃに信号である。タイミングユニット２９０からの出
力信号はｃｐυＣＬ、 ＢＩＩＳＹＬ、 Ｎｌ？Ｃ
Ｉ、 ＮＣＫＤＬ。
５ＴＳＩＬ、 ＦＣＬＥＬ、 ５ＮＬＨ，ＣＰＢＳＬ
、 ＩＢＩＥＨ、ＩＢＯＥＩ＋およびＥＤＲＶＩ＋信号
であり、配線７４８を介して与えられ、配線７５０を介
してＲ，ｌ、 Ｍ／１０およびＤ／Ｉ信号として配線
７５２を介して５ＴＲｔｌＡおよび宵ηを信号として配
線７４６を介して部面およびＢｕｓ ＬＯＣＫ出力信号
としてそれぞれ与えられる。
、 ＩＢＩＥＨ、ＩＢＯＥＩ＋およびＥＤＲＶＩ＋信号
であり、配線７４８を介して与えられ、配線７５０を介
してＲ，ｌ、 Ｍ／１０およびＤ／Ｉ信号として配線
７５２を介して５ＴＲｔｌＡおよび宵ηを信号として配
線７４６を介して部面およびＢｕｓ ＬＯＣＫ出力信号
としてそれぞれ与えられる。
Ｎ５ＤＨ出力信号はナノコントロールレジスタ５０６に
よって配置１ｉ１７５４からＣ３を介して与えられる。
よって配置１ｉ１７５４からＣ３を介して与えられる。
ナノコントロールレジスタ５０６からのＮＡＤＬおよび
Ｎ Ａ Ｄ Ｈ出力信号はＩＭＡＣＭＤ−ｉ’ ：］
−ダマフ５へと配線７５６を介して与えられる。 ＩＭ
ＭＣＭＤデコーダへの追加の入力は配線７６０，７６２
．７６４．７６６および７６８をそれぞれ介した信号Ｆ
ＣＬＥＩＩ、 ＣＮＴＩＬ、 ＦＥＴＣ）Ｉ、
ＩＮ門ＲＨ，ＡＢＯＴＨ信号である。ナノコントロール
レジスタ５０６からのＭＰＮＨおよびＭＰＮＬ出力信号
はピンデコーダ７７２への入力として配線７７０を介し
て与えられる、ピンデコーダ７７２への（Ｌの入力は配
線７７４，７７６．７７８．７８０および７８２をそれ
ぞれ介してＤＶＴＲＩＩ、 ＦＣＬＥＩｌ、 ＮＲ
ＣＫＬ、 ＡＩＲ５Ｌ。
Ｎ Ａ Ｄ Ｈ出力信号はＩＭＡＣＭＤ−ｉ’ ：］
−ダマフ５へと配線７５６を介して与えられる。 ＩＭ
ＭＣＭＤデコーダへの追加の入力は配線７６０，７６２
．７６４．７６６および７６８をそれぞれ介した信号Ｆ
ＣＬＥＩＩ、 ＣＮＴＩＬ、 ＦＥＴＣ）Ｉ、
ＩＮ門ＲＨ，ＡＢＯＴＨ信号である。ナノコントロール
レジスタ５０６からのＭＰＮＨおよびＭＰＮＬ出力信号
はピンデコーダ７７２への入力として配線７７０を介し
て与えられる、ピンデコーダ７７２への（Ｌの入力は配
線７７４，７７６．７７８．７８０および７８２をそれ
ぞれ介してＤＶＴＲＩＩ、 ＦＣＬＥＩｌ、 ＮＲ
ＣＫＬ、 ＡＩＲ５Ｌ。
ＰＷＲＲＩＩ信号である。
ナノコントロールレジスタ５０６からのＮＰＡＨ出力信
号は配線７８４からＣ１Ｏへ与えられる。
号は配線７８４からＣ１Ｏへ与えられる。
ＮＰＢ）Ｉ出力信号は配線７８６からＣ１ｌを介してＮ
ＰＢ）Ｉ出力信号はナノコントロールレジスタ５０６か
らの残りの出力信号である。
ＰＢ）Ｉ出力信号はナノコントロールレジスタ５０６か
らの残りの出力信号である。
Ａアドレスマルチプレクサ７１２からの出力信号はＲＦ
ＡＯからＲＦＡ５信号であり、Ａアドレスデコーダ８０
２に対して配線８００から与えられる。Ｂアドレスマル
チプレクサ７２２からの出力信号はＲＦＢＯからＲＦＢ
５信号であり、Ｂア１ルスデコーダ８０６へ配＄１ｉ１
８０４を介して与えられる。ＡおよびＢアドレスデコー
ダ８０２および８０６の出力はこれらの装置の右側へ示
される。
ＡＯからＲＦＡ５信号であり、Ａアドレスデコーダ８０
２に対して配線８００から与えられる。Ｂアドレスマル
チプレクサ７２２からの出力信号はＲＦＢＯからＲＦＢ
５信号であり、Ｂア１ルスデコーダ８０６へ配＄１ｉ１
８０４を介して与えられる。ＡおよびＢアドレスデコー
ダ８０２および８０６の出力はこれらの装置の右側へ示
される。
ＥＡＯＯＬからＥＡ１５Ｌ、ＥＡＢＯＬおよびＥへＢＩ
Ｌ信号はＡアドレスデコーダ８０２によって配線８１０
，８１２および８１４を介してレジスタファイル８０８
へ与えられる。ＥＢＯＯＬからＥＢ１５Ｌ、ＥＢＢＯＬ
およびＥＢＢＩＬ信号は配線８１６．８１８．８２０を
介してレジスタファイル８０８の入力としてＢアドレス
デコーダ８０６によって加えられる。レジスタファイル
８０８への他の入力はＲＦＩＨＨ，ＬＥＲＦＬ、ＮＣＫ
ＤＬ、ＦＣＬＥＨおよびＮＲＤＴＩＩ信号であって配線
８２２，８２４，８２６，８２８，８３０を介してそれ
ぞれ加えられる。レジスタファイル８０８の出力はこの
装置の左側に示される。ＩＭＡＣＭＤデコーダ７５８．
およびピンデコーダ７７２の出力はこれらの装置のおの
おのの左側にまた示される。命令およびメモリアドレス
レジスタクロック発生器８３２への入出力はＰＩＲマル
チプレク号制鍵制御びマスクレジスフクロ・ツク発生器
８３４およびＡとＢタイマクロック発生器８３６はそれ
ぞれこれらの装置の左側と右側に示される。
Ｌ信号はＡアドレスデコーダ８０２によって配線８１０
，８１２および８１４を介してレジスタファイル８０８
へ与えられる。ＥＢＯＯＬからＥＢ１５Ｌ、ＥＢＢＯＬ
およびＥＢＢＩＬ信号は配線８１６．８１８．８２０を
介してレジスタファイル８０８の入力としてＢアドレス
デコーダ８０６によって加えられる。レジスタファイル
８０８への他の入力はＲＦＩＨＨ，ＬＥＲＦＬ、ＮＣＫ
ＤＬ、ＦＣＬＥＨおよびＮＲＤＴＩＩ信号であって配線
８２２，８２４，８２６，８２８，８３０を介してそれ
ぞれ加えられる。レジスタファイル８０８の出力はこの
装置の左側に示される。ＩＭＡＣＭＤデコーダ７５８．
およびピンデコーダ７７２の出力はこれらの装置のおの
おのの左側にまた示される。命令およびメモリアドレス
レジスタクロック発生器８３２への入出力はＰＩＲマル
チプレク号制鍵制御びマスクレジスフクロ・ツク発生器
８３４およびＡとＢタイマクロック発生器８３６はそれ
ぞれこれらの装置の左側と右側に示される。
第１２図に戻って、情報バス１０２は配線９００と９０
２によって入力および出力増幅器９０４および９０６へ
接続される。増幅ｖＩ９０４および９０６への追加の入
力はＩＢＩＥＨおよびＩＢＯＥＨ信号によって配線９０
８および９１０にそれぞれ加えられる。出力増幅器９０
４はメモリアドレスレジスタマルチプレクサ９１２に配
線９１４によって接続されまたメモリデータレジスフお
よびマルチブレク＋９１６に配線９１Ｂによって接続さ
れる。情報バス出力マルチブレフサ９２０は出力増幅！
５９０６へ配線９２２によって接続される。ＡＬＵ６２
の出力は配線９２４，９２６，９２８．９３０および９
３２によってメモリアドレスレジスタマルチプレクサ９
１２．命令カウンタマルチプレクサ９３４．情報バス出
力マルチブレフサ９２０．およびメモリデータレジスタ
マルチプレクサ９１６にそれぞれ接続される。インクリ
メンタ９３６はメモリアドレスレジスタマルチプレクサ
９１２に対して配線９３８を介して入力を提供する。Ｓ
ＬＵＭＬ、５ＬＵＣＬおよび５ＬＡＬＬ信号は配線９４
０を介してマルチプレクサ９１２の追加の入力を与える
。９１２の出力は配線９４２を介してメモリアドレスレ
ジスタ２１６に加えられる。メモリアドレスレジスタ２
１６は配線９４６を介してバス９４４に接続される。メ
モリアドレスレジスタ２１６は配線９４８によってＣＵ
ＴＩＨおよびＣＮＴｌ Ｈ信号を与える。メモリアドレ
スレジスタ２１６は配線９５０によって９５２へ接続さ
れる。マルチプレクサ９５２はまた命令カウンタ２００
がらの入力を配線９５４を通して受は取る。命令カウン
タ２００はバス９４４に配線９５６によって接続され、
命令カウンタマルチプレクサ９３４へ配線９５８によっ
て接続される。命令カウンタ２００への追加の入力は１
ＣＣＫＬおよびＡＩｃｓＬ信号によって配線９６０およ
び９６２を介して与えられる。マルチプレクサ９５２の
出力は配線９６４を介して与えられる。マルチプレクサ
９５２の出力は配置！９６４を介してインクリメンタ９
３６へ、およびび配線９６６を介してマルチプレクサ９
２０へ与えられる。
２によって入力および出力増幅器９０４および９０６へ
接続される。増幅ｖＩ９０４および９０６への追加の入
力はＩＢＩＥＨおよびＩＢＯＥＨ信号によって配線９０
８および９１０にそれぞれ加えられる。出力増幅器９０
４はメモリアドレスレジスタマルチプレクサ９１２に配
線９１４によって接続されまたメモリデータレジスフお
よびマルチブレク＋９１６に配線９１Ｂによって接続さ
れる。情報バス出力マルチブレフサ９２０は出力増幅！
５９０６へ配線９２２によって接続される。ＡＬＵ６２
の出力は配線９２４，９２６，９２８．９３０および９
３２によってメモリアドレスレジスタマルチプレクサ９
１２．命令カウンタマルチプレクサ９３４．情報バス出
力マルチブレフサ９２０．およびメモリデータレジスタ
マルチプレクサ９１６にそれぞれ接続される。インクリ
メンタ９３６はメモリアドレスレジスタマルチプレクサ
９１２に対して配線９３８を介して入力を提供する。Ｓ
ＬＵＭＬ、５ＬＵＣＬおよび５ＬＡＬＬ信号は配線９４
０を介してマルチプレクサ９１２の追加の入力を与える
。９１２の出力は配線９４２を介してメモリアドレスレ
ジスタ２１６に加えられる。メモリアドレスレジスタ２
１６は配線９４６を介してバス９４４に接続される。メ
モリアドレスレジスタ２１６は配線９４８によってＣＵ
ＴＩＨおよびＣＮＴｌ Ｈ信号を与える。メモリアドレ
スレジスタ２１６は配線９５０によって９５２へ接続さ
れる。マルチプレクサ９５２はまた命令カウンタ２００
がらの入力を配線９５４を通して受は取る。命令カウン
タ２００はバス９４４に配線９５６によって接続され、
命令カウンタマルチプレクサ９３４へ配線９５８によっ
て接続される。命令カウンタ２００への追加の入力は１
ＣＣＫＬおよびＡＩｃｓＬ信号によって配線９６０およ
び９６２を介して与えられる。マルチプレクサ９５２の
出力は配線９６４を介して与えられる。マルチプレクサ
９５２の出力は配置！９６４を介してインクリメンタ９
３６へ、およびび配線９６６を介してマルチプレクサ９
２０へ与えられる。
インクリメンタへの追加の入力は配線９６８を介してｌ
５ＯＰＨ信号によって与えられる。インクリメンタ９３
６の出力は、命令カウンタマルチプレクサ９３４へ配！
！９７０を介して与えられる。
５ＯＰＨ信号によって与えられる。インクリメンタ９３
６の出力は、命令カウンタマルチプレクサ９３４へ配！
！９７０を介して与えられる。
命令カウンタマルチプレク＋９３４への追加の入力は９
７２を介してＳ Ｌ Ａ Ｐ ＩＩ他信号よって与えら
れる。
７２を介してＳ Ｌ Ａ Ｐ ＩＩ他信号よって与えら
れる。
メモリデータレジスタマルチプレクサ９１６はＣＦＲＷ
Ｌ信号を配線９７４を介して受は取る。
Ｌ信号を配線９７４を介して受は取る。
メモリデータレジスタマルチプレクサ９１６はその出力
を配線９７６を介してメモリデータレジスタ９７Ｂに与
え、命令レジスタ９８０へ配線９８２を介して与える。
を配線９７６を介してメモリデータレジスタ９７Ｂに与
え、命令レジスタ９８０へ配線９８２を介して与える。
メモリデータレジスタ９７８への追加の入力はＤＯ２Ｃ
Ｌ、ＤＲＬ、ＢＭＤＲＬ信号によって配線９８４，９８
６を介して与えられる。メモリデータレジスタ９７８は
配置１ｉ１１９８８によってバス９４４に接続され、配
置１１９９２によってバス９９０へ接続される。
Ｌ、ＤＲＬ、ＢＭＤＲＬ信号によって配線９８４，９８
６を介して与えられる。メモリデータレジスタ９７８は
配置１ｉ１１９８８によってバス９４４に接続され、配
置１１９９２によってバス９９０へ接続される。
命令レジスタ９８０への追加の入力は配線９９４．９９
６，９９８を介してＮＲＤＴＩｆ、ＩＲＣＫＬ、ＡＩＲ
３Ｌ信号によって与えられる。命令レジスタ９８０は、
配＃ＩＡ １０００を介してバス９４４に接続される。
６，９９８を介してＮＲＤＴＩｆ、ＩＲＣＫＬ、ＡＩＲ
３Ｌ信号によって与えられる。命令レジスタ９８０は、
配＃ＩＡ １０００を介してバス９４４に接続される。
命令レジスタ９８０からの出力は配線１００２を介して
ラッチ１００４へ与えられる。命令レジスタ９８０から
の出力はまた配ｆｉｔ ｌ Ｏ０６からＣＩ（第１１Ａ
図をまた参照）に与えられる。命令レジスタ９８０はま
た配線１００８を介してＺＲＯＯＨ信号を与える。
ラッチ１００４へ与えられる。命令レジスタ９８０から
の出力はまた配ｆｉｔ ｌ Ｏ０６からＣＩ（第１１Ａ
図をまた参照）に与えられる。命令レジスタ９８０はま
た配線１００８を介してＺＲＯＯＨ信号を与える。
う、チ１００４は配線１０１０を介して、 ＰＴＬ
Ａ Ｈ信号をうけとる。ランチ１００４はＳ／ＤＨＩＵ
／Ｄカウンタ１０１２への出力とＳ／ＤＬＯυ／Ｄカウ
ンタ１０１４への出力をそれぞれ配線１０１６．１０１
８を介して与える。カウンタ１０１４は配線１０２０を
介してカウンタ１０１２への入力を与える。カウンタ１
０１２への追加の入力は配線１０２２を介するＡＳＤＬ
Ｌ信号であり、配線１０２４を介するＢＳＤＳＬ信号で
ある。
Ａ Ｈ信号をうけとる。ランチ１００４はＳ／ＤＨＩＵ
／Ｄカウンタ１０１２への出力とＳ／ＤＬＯυ／Ｄカウ
ンタ１０１４への出力をそれぞれ配線１０１６．１０１
８を介して与える。カウンタ１０１４は配線１０２０を
介してカウンタ１０１２への入力を与える。カウンタ１
０１２への追加の入力は配線１０２２を介するＡＳＤＬ
Ｌ信号であり、配線１０２４を介するＢＳＤＳＬ信号で
ある。
カウンタ１０１２は配線１０２６を介してバス９４４へ
、配線１０２８及び１０３０を介してバス９９０へ、配
線１０３２を介してＣ４（第１１Ａ図をまた参照）へ接
続する。カウンタ１０１２はまた配線１０３４を介して
５ＤＨ２Ｈ信号を与える。カウンタ１０１４は配線１０
３６及び１０３０を介してバス９９０へ接続される。配
線１０２８はまたカウンタ１０１４をバス９４４へ接続
する。カウンタ１０１２．１０１４及びハス９９００両
者の出力は配線１０３８からＣ５（第１１Ａ図も参照）
へ与えられる。
、配線１０２８及び１０３０を介してバス９９０へ、配
線１０３２を介してＣ４（第１１Ａ図をまた参照）へ接
続する。カウンタ１０１２はまた配線１０３４を介して
５ＤＨ２Ｈ信号を与える。カウンタ１０１４は配線１０
３６及び１０３０を介してバス９９０へ接続される。配
線１０２８はまたカウンタ１０１４をバス９４４へ接続
する。カウンタ１０１２．１０１４及びハス９９００両
者の出力は配線１０３８からＣ５（第１１Ａ図も参照）
へ与えられる。
Ｓ ＨＯ’ＯＨからＳ Ｈ０４Ｈ信号はＢ２を介して（
第１３１３図も参照）配線１０４０によって構成レジス
タ１０４２に与えられる。ｔｌ成レジスタ１０４２への
追加の入力は配線１０４４．及び１０４６を介してＣＮ
ＦＧＬおよびＥＣ０ＮＬ信号である。構成レジスタ１０
４２は配線１０４８を介してバス９４４に接続される。
第１３１３図も参照）配線１０４０によって構成レジス
タ１０４２に与えられる。ｔｌ成レジスタ１０４２への
追加の入力は配線１０４４．及び１０４６を介してＣＮ
ＦＧＬおよびＥＣ０ＮＬ信号である。構成レジスタ１０
４２は配線１０４８を介してバス９４４に接続される。
５ＬＥＥＨ信号はまた構成レジスタ１０４２によって配
線】０５０へ与えられる。
線】０５０へ与えられる。
バス９４４にバス１０５２によってハイドマスク１０５
４へ接続される。バイｌマスク１０５４への他の入力は
配線１０５６からＣＩＯ（第１１Δ図も参照）へ与えら
れるＮＰΔ０およびＮＰ八へ信号である。ＡＸＸＸＨ信
号は、八ＬＵ６２へのＡ入力として配線１０５８を介し
てバイトマスク１０５４によって与えられる。ＡＸＯＯ
Ｌ信号はＡＬＵ１０６２の１７段目への入力として配線
１０６０を介して与えられる。ＢＸＸＸＨ信号はシフタ
１０６６に対してハス１０６４を介して与えられる。シ
フタ１０６６の出力は配線１０７０を介して、マスク１
０６８へ与えられる。シフタ１０６６及びマスク１０６
８への追加の入力は。
４へ接続される。バイｌマスク１０５４への他の入力は
配線１０５６からＣＩＯ（第１１Δ図も参照）へ与えら
れるＮＰΔ０およびＮＰ八へ信号である。ＡＸＸＸＨ信
号は、八ＬＵ６２へのＡ入力として配線１０５８を介し
てバイトマスク１０５４によって与えられる。ＡＸＯＯ
Ｌ信号はＡＬＵ１０６２の１７段目への入力として配線
１０６０を介して与えられる。ＢＸＸＸＨ信号はシフタ
１０６６に対してハス１０６４を介して与えられる。シ
フタ１０６６の出力は配線１０７０を介して、マスク１
０６８へ与えられる。シフタ１０６６及びマスク１０６
８への追加の入力は。
ブース（ＢＯＯＴＨ）エンコーダ１０７４から配線１０
７２を介してＢＥＰＢＨ信号によって与えられ、配線１
０７４からＣ８を介して与えられるＮＪ５７）ｆ信号（
第１１Ａ図も参照）、配線１０７６を介して与えられる
Ｐ Ｂ Ｆ Ｆ Ｈ信号及び配線１０７８を介してブー
スエンコーダ１０７４から与えられるＢＥＳ Ｉ Ｌ信
号によって与えられる。シフタ１０６６とマスク１０６
８への追加の入力は配線１０８０を介してＲＫＩＬＬら
ＲＫＡＬＬ信号によって与えられ、配線１０８２を介し
て５ＰＬＢＬおよびＣＫＩＬＬからＣＫ４ＬＬによって
ＲＯＭアドレス論理回路１０８４によって与えらるこれ
らの信号のすべてによって与えられるものである。
７２を介してＢＥＰＢＨ信号によって与えられ、配線１
０７４からＣ８を介して与えられるＮＪ５７）ｆ信号（
第１１Ａ図も参照）、配線１０７６を介して与えられる
Ｐ Ｂ Ｆ Ｆ Ｈ信号及び配線１０７８を介してブー
スエンコーダ１０７４から与えられるＢＥＳ Ｉ Ｌ信
号によって与えられる。シフタ１０６６とマスク１０６
８への追加の入力は配線１０８０を介してＲＫＩＬＬら
ＲＫＡＬＬ信号によって与えられ、配線１０８２を介し
て５ＰＬＢＬおよびＣＫＩＬＬからＣＫ４ＬＬによって
ＲＯＭアドレス論理回路１０８４によって与えらるこれ
らの信号のすべてによって与えられるものである。
５ＥＸＴＬ信号は配線１０８６を介して、シフタ１０６
６とマスク１０６８へもまた供給される。
６とマスク１０６８へもまた供給される。
ＲＯＭアドレス論理回路１０８４の入力はＮＰＢＯから
ＮＰＢ ３信号によって与えられ、Ｃ１１（第１１Ａ図
参照）へ配線１０８８を介して供給されＲＯＭアドレス
レジスタ１０９２から配線１０９０を介して、ＣＲＲＥ
Ｌ信号によって配線１０９４介してＣ７へ与えられる（
第１１Ａ図）。
ＮＰＢ ３信号によって与えられ、Ｃ１１（第１１Ａ図
参照）へ配線１０８８を介して供給されＲＯＭアドレス
レジスタ１０９２から配線１０９０を介して、ＣＲＲＥ
Ｌ信号によって配線１０９４介してＣ７へ与えられる（
第１１Ａ図）。
ＲＯＭアドレス論理回路１０８４はまた配線１０９６を
介してＣ６（第１１Ａ図参！Ｉりへ与えられる。
介してＣ６（第１１Ａ図参！Ｉりへ与えられる。
ＲＯＭアドレスレジスタ１０９２への入力は配線１０９
８を介してＮＲＣＫＬクロック信号とシフタ１１０２か
らの配線１１００を介した５ＨＩ２１−１からＳ Ｈ１
５Ｈまでの信号である。
８を介してＮＲＣＫＬクロック信号とシフタ１１０２か
らの配線１１００を介した５ＨＩ２１−１からＳ Ｈ１
５Ｈまでの信号である。
停止レジスタ１１０４は配線１１０６を介してハス９９
０に接続される。停止レジスタ１１０４への入力は配線
１１０８，１１１０，１１１２゜１１１４を介したＥＢ
ＡＢＬ、ＦＥＴＣＨ，５ＮＥＷＬ、ＮＲＣＫＬ信号と、
配線１１１６を介したＮＰＮ３およびＮＰＮ４信号であ
る。
０に接続される。停止レジスタ１１０４への入力は配線
１１０８，１１１０，１１１２゜１１１４を介したＥＢ
ＡＢＬ、ＦＥＴＣＨ，５ＮＥＷＬ、ＮＲＣＫＬ信号と、
配線１１１６を介したＮＰＮ３およびＮＰＮ４信号であ
る。
マスク１０６８は配線１１１８を介してＡＬＵ６２への
Ｂ入力としてＰＢＸＸＨを与える。マスク１０６８は配
置１１２０Ｇ介Ｌ”ｉ’ＡＮＭＩＨとＡＮＭ２Ｈ信号を
与える。ＡＬＵ６２への追加の入力はそれぞれ配線１１
２２，１１２４．１１２６を通ってＣ８および配線１１
２８ （第１１Ａ図も参照）を介して与えられるＮＡＬ
ＯＨ，ＮＡＬ２Ｈ，Ｎｌ５７Ｈ信号である。ＣＣＩＮＨ
信号は商ビットジェネレータおよびキャリー論理回路１
１３２によってＡＬＵ６２へ配線１１３０を介して与え
られる。ＢＡＬＬＨ信号は配線１１３４を介してブース
エンコーダ１０７４によってＡＬＵ６２へ供給される。
Ｂ入力としてＰＢＸＸＨを与える。マスク１０６８は配
置１１２０Ｇ介Ｌ”ｉ’ＡＮＭＩＨとＡＮＭ２Ｈ信号を
与える。ＡＬＵ６２への追加の入力はそれぞれ配線１１
２２，１１２４．１１２６を通ってＣ８および配線１１
２８ （第１１Ａ図も参照）を介して与えられるＮＡＬ
ＯＨ，ＮＡＬ２Ｈ，Ｎｌ５７Ｈ信号である。ＣＣＩＮＨ
信号は商ビットジェネレータおよびキャリー論理回路１
１３２によってＡＬＵ６２へ配線１１３０を介して与え
られる。ＢＡＬＬＨ信号は配線１１３４を介してブース
エンコーダ１０７４によってＡＬＵ６２へ供給される。
ＡＬＸＸＨ出力信号は配線９２４を介してＡＬ［１６２
によってシフタ１１０２へ供給される。ＡＬＯＯＬおび
ＡＬＯＯＬ信号は配線１１４０を介してＡＬＵ６２によ
ってＡＬＵの１７段目１０６２へ供給される。ＢＸＯＯ
Ｌ信号は配線１１４２を介してＡＬＵの１７段目１０６
２へ、シフタおよびマスク１０６６および１０６Ｂから
与えられる。ＡＬＣＯＬ信号は配線１１４４を介して八
ＬｔＪ６２によってＡＬＵの１７段目１０６２へ与えら
れる。ＡＬＣ８Ｈ，ＡＬＣ２Ｌ、ＡＬＣＯＨ信号は配線
１１４６，１１４８．１１５０を介してオーバーフロー
論理回路１１５２へＡＬＵ６２によって与えられる。Ａ
ＬＣＯＨ信号は配線１１５４および１１５６を介してＡ
ＬＵ６２によってオーバーフロー論理回路１１５２へ、
配線１１５４を介して商ビットジェ享レータおよびキャ
リー論理回路１１３２へ与えられる。ＡＬｔｊ６２はま
た。
によってシフタ１１０２へ供給される。ＡＬＯＯＬおび
ＡＬＯＯＬ信号は配線１１４０を介してＡＬＵ６２によ
ってＡＬＵの１７段目１０６２へ供給される。ＢＸＯＯ
Ｌ信号は配線１１４２を介してＡＬＵの１７段目１０６
２へ、シフタおよびマスク１０６６および１０６Ｂから
与えられる。ＡＬＣＯＬ信号は配線１１４４を介して八
ＬｔＪ６２によってＡＬＵの１７段目１０６２へ与えら
れる。ＡＬＣ８Ｈ，ＡＬＣ２Ｌ、ＡＬＣＯＨ信号は配線
１１４６，１１４８．１１５０を介してオーバーフロー
論理回路１１５２へＡＬＵ６２によって与えられる。Ａ
ＬＣＯＨ信号は配線１１５４および１１５６を介してＡ
ＬＵ６２によってオーバーフロー論理回路１１５２へ、
配線１１５４を介して商ビットジェ享レータおよびキャ
リー論理回路１１３２へ与えられる。ＡＬｔｊ６２はま
た。
配線１１５８．１１６０を介してＡ Ｌ Ｕ Ｓ Ｇ
ＨおよびＡＬＺＲＨ信号を与える。
ＨおよびＡＬＺＲＨ信号を与える。
オーバーフロー論理回路１１５２は配線１１６２とｌ］
６４を介し７Ａ１０ＶＨおよびＡＬＯＶＬ信号をＡＬＵ
の１７段目１０６２に与える。オーバーフロー論理回路
１１５２はまた配線１１６６を介し７ＡＬＬＶＨ，ＡＬ
ＯＶＬ、ＡＬＯＶＨ。
６４を介し７Ａ１０ＶＨおよびＡＬＯＶＬ信号をＡＬＵ
の１７段目１０６２に与える。オーバーフロー論理回路
１１５２はまた配線１１６６を介し７ＡＬＬＶＨ，ＡＬ
ＯＶＬ、ＡＬＯＶＨ。
ＥＯＶＦＬ、ＥＯＶＦＨ，ＥＵＤＦＩ＋信号を（尋る。
ＡＬＵ６２からの出力は配線１１６８を介して。
配置１１１ｔ９２４および９２６から、Ｂ１ （第１３
Ａおよび第１３Ｂ図も参照）を通して与えられる。
Ａおよび第１３Ｂ図も参照）を通して与えられる。
ＡＬＵの１７段目１０６２への追加の入力は配線１１７
０と１１７２を介してブースエンコーダ１０７４によっ
て与えられる。ＢＥＳＩＨとＢＡＬＩＨ信号である。５
ＲＯ６Ｌ信号は配線１１７６と１１７８を介してシフタ
デコーダ１１７４がらＡＬＵの１７段目１０６２にも与
えられる。５ＲＯ６Ｌ信号は配線１１７６を介してブー
スエンコーダ１０７４へ与えられる。ＡＬＵの１７段目
１０６２は配線１１８０を介し７ＳＨＭＩＨ及びＳ Ｈ
Ｍ ２ Ｈ信号を供給する。シフタデコーダ１１７４は
、配線１１８２と１１８４を介してＡＢＲＴＨおよびＤ
ＶＴＲＨ入力信号を受は取り配線１１８６を介してＣ９
を通って（第１１Ａ図および１１Ｂ図も参照）への入力
を受は取る。シフタレコーダ１１７４は配線１１８８．
１１９０および１１９２を介してシフタ１１０２へ５Ｒ
ＯＩから５Ｒ１７，５Ｒ２１Ｈ，５ＨＦＦＨおよびＳＲ
Ｍ０Ｈ信号を供給する。シックデコーダ１１７４からの
追加の信号出力はそのユニフトの右側に示される。
０と１１７２を介してブースエンコーダ１０７４によっ
て与えられる。ＢＥＳＩＨとＢＡＬＩＨ信号である。５
ＲＯ６Ｌ信号は配線１１７６と１１７８を介してシフタ
デコーダ１１７４がらＡＬＵの１７段目１０６２にも与
えられる。５ＲＯ６Ｌ信号は配線１１７６を介してブー
スエンコーダ１０７４へ与えられる。ＡＬＵの１７段目
１０６２は配線１１８０を介し７ＳＨＭＩＨ及びＳ Ｈ
Ｍ ２ Ｈ信号を供給する。シフタデコーダ１１７４は
、配線１１８２と１１８４を介してＡＢＲＴＨおよびＤ
ＶＴＲＨ入力信号を受は取り配線１１８６を介してＣ９
を通って（第１１Ａ図および１１Ｂ図も参照）への入力
を受は取る。シフタレコーダ１１７４は配線１１８８．
１１９０および１１９２を介してシフタ１１０２へ５Ｒ
ＯＩから５Ｒ１７，５Ｒ２１Ｈ，５ＨＦＦＨおよびＳＲ
Ｍ０Ｈ信号を供給する。シックデコーダ１１７４からの
追加の信号出力はそのユニフトの右側に示される。
５ＨＸＸＨ信号は配線１１９６を介してシフタ１１０２
によって供給される。配線１１９６はＢ６からレジスタ
回路８２（第１３Ａ図、第１３Ｂも参照）へ接続される
。
によって供給される。配線１１９６はＢ６からレジスタ
回路８２（第１３Ａ図、第１３Ｂも参照）へ接続される
。
ＡＬＯＯＨ信号は、配線９２６と配線１１９８によって
ＡＬＵ６２から商ビットゼネレータとキャリーロジンク
１１３２へ与えられる。ＮＣＩＮＨとＮＣＭＨＸ信号は
、ゼネレータと論理回路１１３２へ配線１２００と配線
１１２８によってそして、ＣＢへ（第１１Ａ図、および
第１１Ｂ図も参照）与えられる。ＣＬＤＶ、ＤＩＶＣＨ
，Ｉ ＦＤＶＨ，ＤＶＢＴＬ、ＤＯ３ＧＨ，５ＳＴＫＨ
。
ＡＬＵ６２から商ビットゼネレータとキャリーロジンク
１１３２へ与えられる。ＮＣＩＮＨとＮＣＭＨＸ信号は
、ゼネレータと論理回路１１３２へ配線１２００と配線
１１２８によってそして、ＣＢへ（第１１Ａ図、および
第１１Ｂ図も参照）与えられる。ＣＬＤＶ、ＤＩＶＣＨ
，Ｉ ＦＤＶＨ，ＤＶＢＴＬ、ＤＯ３ＧＨ，５ＳＴＫＨ
。
ＮＣＫＤＬ、ＮＲＣＫＬ信号は配置＊ １２０２を介し
てゼネレータ及び論理回路１１３２へ供給される。５Ｋ
ＦＦＨ信号は配線１２０６を介して、ステンキーなフリ
フブフロンブロジソク１２０４からゼネレータと論理回
路１１３２へ供給される。
てゼネレータ及び論理回路１１３２へ供給される。５Ｋ
ＦＦＨ信号は配線１２０６を介して、ステンキーなフリ
フブフロンブロジソク１２０４からゼネレータと論理回
路１１３２へ供給される。
ＦＰＡＳＬ信号は配線１２０８を介してゼネレータと論
理回路１１３２へ、配線１２１０を介してフ゛−スエン
コーダ１０７４へとイ共給される。ＢＯＣＹＨとＡＤＳ
ＢＬ信号は配線１２１２と１２１４を介してゼネレータ
と論理回路１１３２ヘブースエンコーダ１０７４によっ
て供給される。ゼネレータとキャリー論理回路１１３２
は配線１２１６を介してＤＡＬＩＨ信号をブースエンコ
ーダ１０７４へ与える。ゼネレータと論理回路１１３２
はＤＶＱＢＨ信号を配線１２１８を介して与える。
理回路１１３２へ、配線１２１０を介してフ゛−スエン
コーダ１０７４へとイ共給される。ＢＯＣＹＨとＡＤＳ
ＢＬ信号は配線１２１２と１２１４を介してゼネレータ
と論理回路１１３２ヘブースエンコーダ１０７４によっ
て供給される。ゼネレータとキャリー論理回路１１３２
は配線１２１６を介してＤＡＬＩＨ信号をブースエンコ
ーダ１０７４へ与える。ゼネレータと論理回路１１３２
はＤＶＱＢＨ信号を配線１２１８を介して与える。
Ｑ２１４ＬおよびＱ２１５Ｌ信号は配線！２２０から８
４（第１３Ａ、第１３Ｂ図も参照）を介してブースエン
コーダ１０７４へ与えられる。ＮＡＬＩＨ信号は配線１
２２２を介して配線１２００からブースエンコーダ１０
７４へ与えられる。
４（第１３Ａ、第１３Ｂ図も参照）を介してブースエン
コーダ１０７４へ与えられる。ＮＡＬＩＨ信号は配線１
２２２を介して配線１２００からブースエンコーダ１０
７４へ与えられる。
ＦＬＴＯＨ，ＦＬＴＩＨ，ＢＦＬＣＨ，ＥＡＢＯＬ、Ｅ
ＡＯ９Ｌ、ＥＢＢＯＬ、ＥＢＯ９Ｌ、ＮＣＫＤＬ信号は
配線１２２４を介してブースエンコーダ１０７４へ与え
られる。Ｑ２１４ＬとＱ２１５Ｌ信号は配線１２２６を
介して、ブースエンコーダ１０７４へ供給される。５Ｉ
１１４ＬとＳＨＩ５Ｌ（８号は配線１２２８を介してブ
ースエンコーダ１０７４へ供給される。
ＡＯ９Ｌ、ＥＢＢＯＬ、ＥＢＯ９Ｌ、ＮＣＫＤＬ信号は
配線１２２４を介してブースエンコーダ１０７４へ与え
られる。Ｑ２１４ＬとＱ２１５Ｌ信号は配線１２２６を
介して、ブースエンコーダ１０７４へ供給される。５Ｉ
１１４ＬとＳＨＩ５Ｌ（８号は配線１２２８を介してブ
ースエンコーダ１０７４へ供給される。
レジスタファイル８２とそれに関連した回路の詳細はｆ
ｆ１ｌ ａＡ図、第１３Ｂ図に示される。レジスタファ
イル８２におけるレジスタＲＯからＲ１５は、シフタ１
１０２（第１２図）は配線１１９６を介して、５ＨＸＸ
Ｈ信号を受は取る。
ｆ１ｌ ａＡ図、第１３Ｂ図に示される。レジスタファ
イル８２におけるレジスタＲＯからＲ１５は、シフタ１
１０２（第１２図）は配線１１９６を介して、５ＨＸＸ
Ｈ信号を受は取る。
Ａ１．Ａ２．Ｑｌ、Ｑ２レジスクはまた配線１３００．
１３０２．１３０４．１３０６を介してＳ１＋ Ｘ Ｘ
１＋信号を受けとるように接続される。ＤＯＯ，ＴＡ
、ＴＢレジスタも配線１３０Ｂ、１３１０．１３１２を
介して５ＨＸＸＨ信号をうけとる。
１３０２．１３０４．１３０６を介してＳ１＋ Ｘ Ｘ
１＋信号を受けとるように接続される。ＤＯＯ，ＴＡ
、ＴＢレジスタも配線１３０Ｂ、１３１０．１３１２を
介して５ＨＸＸＨ信号をうけとる。
状態ワードレジスタ１３０とＣＳレジスタ１３１４は、
配線１３１６と１３１８によってそれぞれＳ Ｉ（Ｘ
Ｘ Ｈ信号の１２及び４個を受けとるように接続される
。ベンディング割りこみマルチプレク号１３２０とマス
クレジスター２７０は配線１３２２と１３２４をそれぞ
れ介することによって５ＨＸＸＨ（言号をそれぞれうけ
とるように接続される。フォルトレジスタ２５２は配線
１３２６を介して５ＨＯＯＨから５ＨＯ４Ｈ信号をうけ
とるように接続される。これらの同じ信号は構成レジス
タ１０４２ （第１２図）へ８２を介して供給される。
配線１３１６と１３１８によってそれぞれＳ Ｉ（Ｘ
Ｘ Ｈ信号の１２及び４個を受けとるように接続される
。ベンディング割りこみマルチプレク号１３２０とマス
クレジスター２７０は配線１３２２と１３２４をそれぞ
れ介することによって５ＨＸＸＨ（言号をそれぞれうけ
とるように接続される。フォルトレジスタ２５２は配線
１３２６を介して５ＨＯＯＨから５ＨＯ４Ｈ信号をうけ
とるように接続される。これらの同じ信号は構成レジス
タ１０４２ （第１２図）へ８２を介して供給される。
レジスタファイル８２におけるＲＯからＲ１５レジスク
は配線１３２Ｂ、１３３０．１３３２゜１３３４を介し
てＥＡＯＯＬからＥＡＯ７Ｌ、ＥＢＯＯＬからＥＢＯ７
Ｌ信号をうける。偶数レジスタＲＯからＲ１４は奇数レ
ジスタＲＣＯＬからＲＣ１４Ｌ信号を配Ｌｆｌ１３３６
を介してうける。
は配線１３２Ｂ、１３３０．１３３２゜１３３４を介し
てＥＡＯＯＬからＥＡＯ７Ｌ、ＥＢＯＯＬからＥＢＯ７
Ｌ信号をうける。偶数レジスタＲＯからＲ１４は奇数レ
ジスタＲＣＯＬからＲＣ１４Ｌ信号を配Ｌｆｌ１３３６
を介してうける。
奇数レジスタＲ１からＲ１５は配線１３３８を介してＲ
ＣＩＬからＲＣ１５Ｌ信号をうける。偶数レジスタＲＯ
からＲ１４は配ＩＱ １３４２を介してバス１３４０へ
接続される。偶数レジスタＲＯからＲ１４は配線１３４
６によって、バス１３４４へも接続される。奇数レジス
タＲ１からＲ１５は配線１３５０によってバス１３４８
に接続される。
ＣＩＬからＲＣ１５Ｌ信号をうける。偶数レジスタＲＯ
からＲ１４は配ＩＱ １３４２を介してバス１３４０へ
接続される。偶数レジスタＲＯからＲ１４は配線１３４
６によって、バス１３４４へも接続される。奇数レジス
タＲ１からＲ１５は配線１３５０によってバス１３４８
に接続される。
奇数レジスタＲ１からＲ１５も配線１３５４によってバ
ス１３５２に接続される。
ス１３５２に接続される。
ＡＩｌレジスタ配線１３５６．１３５８を介してバス１
３４８と１３５２へｆ’ｌ続される。ＡＩｌレジスタ配
置１ｉｔ１３６０によってＡ Ｉ Ｄ １．Ｌ、Ａ Ｉ
Ｄ２Ｌ、ＡＩＤ３Ｌ信号を検出ロジック及び符号フリ
ップフロップ１３６２へ供給するようにも接続される。
３４８と１３５２へｆ’ｌ続される。ＡＩｌレジスタ配
置１ｉｔ１３６０によってＡ Ｉ Ｄ １．Ｌ、Ａ Ｉ
Ｄ２Ｌ、ＡＩＤ３Ｌ信号を検出ロジック及び符号フリ
ップフロップ１３６２へ供給するようにも接続される。
ＡＩｌレジスタ配＄１１３６４を介してＥＡＯ８Ｌ、Ｅ
ＢＯ８Ｌ、ＡＩＣＩＬ、ＣＬＲＡＨ信号をうける。
ＢＯ８Ｌ、ＡＩＣＩＬ、ＣＬＲＡＨ信号をうける。
Ａ２レジスタは配線１３６６と１３６８を介しテハス１
３４０と１３４４へ接続される。へ２レジスタはＡ２Ｄ
ＩＬ、Ａ２Ｄ２Ｌ、Ａ２Ｄ３Ｌ信号を検出論理及び符号
フリップフロップ１３６２へ配線１３７０を介して供給
する。Ａ２レジスタは、配線１３７２を介してＥへＯ８
Ｌ、ＥＢＯ８Ｌ、Ａ２ＣＩＬ、Ａ２Ｃ２Ｌ、Ａ２Ｃ３Ｌ
、５Ｒ２２Ｌ、Ａ２１ＳＬ、ＣＬＲＡＨ信号をうける。
３４０と１３４４へ接続される。へ２レジスタはＡ２Ｄ
ＩＬ、Ａ２Ｄ２Ｌ、Ａ２Ｄ３Ｌ信号を検出論理及び符号
フリップフロップ１３６２へ配線１３７０を介して供給
する。Ａ２レジスタは、配線１３７２を介してＥへＯ８
Ｌ、ＥＢＯ８Ｌ、Ａ２ＣＩＬ、Ａ２Ｃ２Ｌ、Ａ２Ｃ３Ｌ
、５Ｒ２２Ｌ、Ａ２１ＳＬ、ＣＬＲＡＨ信号をうける。
Ａ２レジスタはＢｌから配線１１６８（第１２図の参照
）を介してＡＬＵ６２がらのＡＬ１４ＨとＡＬ１５Ｈ（
８号をうけるとＡ２レジスタもまた配置ｊｌ １３７４
を介してＱｌレジスタから（７）Ｑ１００Ｌ信号を受け
る。
）を介してＡＬＵ６２がらのＡＬ１４ＨとＡＬ１５Ｈ（
８号をうけるとＡ２レジスタもまた配置ｊｌ １３７４
を介してＱｌレジスタから（７）Ｑ１００Ｌ信号を受け
る。
Ｑｌレジスタは配置！ ｌ ３７６によってバス１３４
８へ接続され、配線１３７６によってバス１３５２へ、
配線１３７８によってバス１３５２へ接続される。Ｑｌ
レジスタは配線１３８ｏによってＱＩＤＩＨとＱＩＤ２
Ｌ信号を検出論理及び符号フリップフロップ１３６２へ
供給する。Ｑｌレジスタは配線１３８２によってＱ２レ
ジスタにＱ１１４ＨとＱ１１５１１信号を供給する。Ｑ
ｌレジスタは配線１３８４を介してＥＡＯ９Ｌ、ＥＢＯ
９Ｌ、ＱＩＣＩＬ、ＱＩＣ２Ｌ、５ＱＲ２Ｌ、５ＱＬＩ
Ｌ、５Ｒ２４Ｌ、５Ｒ２５Ｌ、Ｎ５Ｒ２Ｌ信号をうけと
る。Ｑｌレジスタに配線１３８６を介してＱ２レジスタ
からのＱ ２００ Ｈ信号をうける。
８へ接続され、配線１３７６によってバス１３５２へ、
配線１３７８によってバス１３５２へ接続される。Ｑｌ
レジスタは配線１３８ｏによってＱＩＤＩＨとＱＩＤ２
Ｌ信号を検出論理及び符号フリップフロップ１３６２へ
供給する。Ｑｌレジスタは配線１３８２によってＱ２レ
ジスタにＱ１１４ＨとＱ１１５１１信号を供給する。Ｑ
ｌレジスタは配線１３８４を介してＥＡＯ９Ｌ、ＥＢＯ
９Ｌ、ＱＩＣＩＬ、ＱＩＣ２Ｌ、５ＱＲ２Ｌ、５ＱＬＩ
Ｌ、５Ｒ２４Ｌ、５Ｒ２５Ｌ、Ｎ５Ｒ２Ｌ信号をうけと
る。Ｑｌレジスタに配線１３８６を介してＱ２レジスタ
からのＱ ２００ Ｈ信号をうける。
Ｑｌレジスタは配線１１６Ｂの内の４本（第１２図の参
照）を介して、Ｂｌを通りＡＬＵ６２からＡｌＯ２）１
．ＡＬＯ７Ｈ，ＡＬＩ ４Ｈ，ＡＬＩ ５Ｌ信号を受は
取る。
照）を介して、Ｂｌを通りＡＬＵ６２からＡｌＯ２）１
．ＡＬＯ７Ｈ，ＡＬＩ ４Ｈ，ＡＬＩ ５Ｌ信号を受は
取る。
Ｑ２レジスタは配線１３８８によってバス１３４０に接
続され、配線１３９０を介してバス１３４４に接続され
る。Ｑ２レジスタは配線１３９２を介Ｌ７ＳＲ２３Ｌ、
ＡＬＬＤＬ、５ＱＬＩＬ。
続され、配線１３９０を介してバス１３４４に接続され
る。Ｑ２レジスタは配線１３９２を介Ｌ７ＳＲ２３Ｌ、
ＡＬＬＤＬ、５ＱＬＩＬ。
５ＱＬ２Ｌ、ＥＡＯ９Ｌ、ＥＢＯ９Ｌ、Ｑ２ＣＩＬ、Ｑ
２Ｃ２Ｌ信号を受ける。Ｑ２レジスタは配線】３９４を
介してＡＬ１４ＨとＡＬ１５Ｈ信号を受け、配線１３９
６を介してＤ Ｖ Ｑ Ｂ １１信号を受ける。ＤＯＯ
レジスクは配＃Ｑ１３９Ｂを介してバス１３４０へ接続
され、配線１４００を介してバス１３４４へ接続される
。ＤＯＯレジスタは配線］ ４０２ヲ介してＥＡｌｏＬ
、ＥＢＩＯＬ、Ｄ００ＣＬ信号を受ける。それはＤＯ３
Ｃ１１信号を配＃Ｑ１４０４を介して供給する。
２Ｃ２Ｌ信号を受ける。Ｑ２レジスタは配線】３９４を
介してＡＬ１４ＨとＡＬ１５Ｈ信号を受け、配線１３９
６を介してＤ Ｖ Ｑ Ｂ １１信号を受ける。ＤＯＯ
レジスクは配＃Ｑ１３９Ｂを介してバス１３４０へ接続
され、配線１４００を介してバス１３４４へ接続される
。ＤＯＯレジスタは配線］ ４０２ヲ介してＥＡｌｏＬ
、ＥＢＩＯＬ、Ｄ００ＣＬ信号を受ける。それはＤＯ３
Ｃ１１信号を配＃Ｑ１４０４を介して供給する。
ＤＯＩレジスクが配線１４０６を介してバス１３４８へ
、配線】４０８を介してハス】３５２へ接続される。０
０ルジスクが配線１４１ｏを介してＥＡＩＯＬ、ＥＢＩ
ＯＬ、ＤＯＩＣ’Ｌ信号を受ける。タイマＡ （ＴＡ）
レジスタが配線１４１２を介してバス１３４０へ接続さ
れる。ＴＡレジ２、夕が配線１４１４を介し７ＳＴＭＡ
Ｌ、ＥＡＩ４Ｌ、ＬＤＴＡＬ信号を受ける。それは配線
１４１Ｓを介してＴＡＭＩＨ信号を供給する。タイマＢ
（ＴＢ）レジスタは配線１４１６を介してバス１３５
２へ接続される。それは配線１４１８を介してＥへ１４
Ｌ、ＳＴＭＢＬ、ＬＤＴｔ３Ｌ（言号を受け、配線１４
２０を介しＴＢＭＩＩＩ信号を供給する。状態ワード（
ＳＷ） レジスタ１３０は配線１４２２によってバス】
３４０へ接続される。ＳＷレジスタ１３０は配線工４２
４を介してＥＡＩ３Ｌを受け１配線１４２６を介してＳ
ＷＯＯＬ信号を受ける。それは配線１４２８を介して５
ＴＯＯＨから５ＴＯ３Ｈ信号を供給する。ＳＷレジスタ
１３０は状態バス３３０ （第３図参照）によりＡＳ３
とＡＫＯからＡＫ３を介してＡＳＯを供給する。ＣＳレ
ジスタ１３１４は配線１４３０を介してＥＡＢＣＩＬ、
ＮＲＤＴＨ，ＥＡＩ ３Ｌ信号を受け、配線１４３２を
介してＡＳＬＧＨ，ＡＬＺＰ Ｈ信号を受けとる。それ
は配線１４３４を介して５ＰＺＳＨとＤＰＣ３Ｈ信号を
受ける。ＣＳレジスタ１３１４からの出力は配ＥＱ １
４３６を介してバス１３４０へ供給される。ベンディン
グ割り込みレジスタ（ＰＩＲ）２５０は配！！１１４３
８を介してバス１３４０へ接続される。ＰＩＲ２５０は
配線１４４０を介してＰＩＲマルチプレクサ１３２０へ
接続される。ＰＩＲ２５０は配線１４４２を介してＮＣ
ＫＤＬとＥＡＩＩＬ信号を受けとる。ＰＩＲ２５０から
の出力は配線１４４４，１４４６．１４４８を介してＰ
ＩＲマルチプレクサ１３２０へ供給され、あるいはオア
ゲー）１４５０、エツジ検出フリ７ブフロノブ１４５２
へ供給される。ＰＩＲマルチプレクサもまた配線１４５
４を介してオアゲート１４５０の出力を受け、配線１４
５６を介してＰＩＭＸＨｆＭ号を受ける。オアゲー）１
４５０への追加の入力は配線１４５８ヲ介してエツジ検
出フリップフロップ１４５２によって＋ ＴＩＭＡＨ，
ＴＩＭＢＨ，ＦＸＯＶＨ信号を配！！ １４６０を介し
て供給し、配線３１６を介して外部１０Ｌ１．ＩＮＴお
よびｌ０Ｌ２．ＩＮＴ入力（第３図も参照）が供給され
る。
、配線】４０８を介してハス】３５２へ接続される。０
０ルジスクが配線１４１ｏを介してＥＡＩＯＬ、ＥＢＩ
ＯＬ、ＤＯＩＣ’Ｌ信号を受ける。タイマＡ （ＴＡ）
レジスタが配線１４１２を介してバス１３４０へ接続さ
れる。ＴＡレジ２、夕が配線１４１４を介し７ＳＴＭＡ
Ｌ、ＥＡＩ４Ｌ、ＬＤＴＡＬ信号を受ける。それは配線
１４１Ｓを介してＴＡＭＩＨ信号を供給する。タイマＢ
（ＴＢ）レジスタは配線１４１６を介してバス１３５
２へ接続される。それは配線１４１８を介してＥへ１４
Ｌ、ＳＴＭＢＬ、ＬＤＴｔ３Ｌ（言号を受け、配線１４
２０を介しＴＢＭＩＩＩ信号を供給する。状態ワード（
ＳＷ） レジスタ１３０は配線１４２２によってバス】
３４０へ接続される。ＳＷレジスタ１３０は配線工４２
４を介してＥＡＩ３Ｌを受け１配線１４２６を介してＳ
ＷＯＯＬ信号を受ける。それは配線１４２８を介して５
ＴＯＯＨから５ＴＯ３Ｈ信号を供給する。ＳＷレジスタ
１３０は状態バス３３０ （第３図参照）によりＡＳ３
とＡＫＯからＡＫ３を介してＡＳＯを供給する。ＣＳレ
ジスタ１３１４は配線１４３０を介してＥＡＢＣＩＬ、
ＮＲＤＴＨ，ＥＡＩ ３Ｌ信号を受け、配線１４３２を
介してＡＳＬＧＨ，ＡＬＺＰ Ｈ信号を受けとる。それ
は配線１４３４を介して５ＰＺＳＨとＤＰＣ３Ｈ信号を
受ける。ＣＳレジスタ１３１４からの出力は配ＥＱ １
４３６を介してバス１３４０へ供給される。ベンディン
グ割り込みレジスタ（ＰＩＲ）２５０は配！！１１４３
８を介してバス１３４０へ接続される。ＰＩＲ２５０は
配線１４４０を介してＰＩＲマルチプレクサ１３２０へ
接続される。ＰＩＲ２５０は配線１４４２を介してＮＣ
ＫＤＬとＥＡＩＩＬ信号を受けとる。ＰＩＲ２５０から
の出力は配線１４４４，１４４６．１４４８を介してＰ
ＩＲマルチプレクサ１３２０へ供給され、あるいはオア
ゲー）１４５０、エツジ検出フリ７ブフロノブ１４５２
へ供給される。ＰＩＲマルチプレクサもまた配線１４５
４を介してオアゲート１４５０の出力を受け、配線１４
５６を介してＰＩＭＸＨｆＭ号を受ける。オアゲー）１
４５０への追加の入力は配線１４５８ヲ介してエツジ検
出フリップフロップ１４５２によって＋ ＴＩＭＡＨ，
ＴＩＭＢＨ，ＦＸＯＶＨ信号を配！！ １４６０を介し
て供給し、配線３１６を介して外部１０Ｌ１．ＩＮＴお
よびｌ０Ｌ２．ＩＮＴ入力（第３図も参照）が供給され
る。
エツジ検出フリンブフロフブ１４５２への追加のアドレ
スは配線１４６２を介して５ＳＬＥＨ。
スは配線１４６２を介して５ＳＬＥＨ。
ＩＮＴＡＬ、ＦＣＬＥＨ信号によって与えられる。
外部ＵＳＲＯからＬＪＳＲ５，ＰＷＲＤＮ、ＩＮＴ信号
は配線３１０，３１２ （第３図も参照）を介してエツ
ジ検出フリンブフロンブ１４５２へ供給され、配線１４
６４を介してオアゲート１４５０へ直接供給される。オ
アゲー）１４５０は配ＩＱ １４６６を介してオアゲー
ト１４６８からＭＡＥＲＨ信号を受ける。オアゲート１
４６８は配！！１４７０ｊｔｒ介してボートレジスタ２
５２に出力される。
は配線３１０，３１２ （第３図も参照）を介してエツ
ジ検出フリンブフロンブ１４５２へ供給され、配線１４
６４を介してオアゲート１４５０へ直接供給される。オ
アゲー）１４５０は配ＩＱ １４６６を介してオアゲー
ト１４６８からＭＡＥＲＨ信号を受ける。オアゲート１
４６８は配！！１４７０ｊｔｒ介してボートレジスタ２
５２に出力される。
マスクレジスタ（ＭＫ）２７０は配置束１４７２を介し
てバス１３５２に接続される。ＭＫ２７０は配線１４７
４を介してＭＫＣＫＬ、ＥＡＩＩＬ信号を受ける。ＭＫ
２７０は配置１１４７６を介してマスクおよびイネーブ
ル回路１４７８へ入力を供給する。マスクおよびイネー
ブル回路１４７８またＰＩＲ２５０からの入力を配線１
４８０を介して受けとる。マスクおよびイネーブル回路
１４７８への残りの入力は配線１４８２を介してＥＮＩ
ＨＬ信号である。マスクおよびイネーブル回路１４７Ｂ
の出力は配線１４８６を介して優先回路１４８４へ供給
される。優先回Ｗ！１１４８４への残りの入力は配線１
４８８を介する５ＢＥＸＬ信号である。優先回路１４８
４からの信号は配線１４９２を介してＩＰＴＸ２レジス
ク１４９０へ供給される。優先回路１４８４は配線１４
９２を介してＩ Ｎ Ｂ Ｓ ＋１とＩＮＢＲＩＩ信号
を供給する。ＩＰＴＸ２レジスタへの残りの入力は配線
１４９６を介してＥＡ１２ＬおよびＬＴＥＮＬ信号であ
る。
てバス１３５２に接続される。ＭＫ２７０は配線１４７
４を介してＭＫＣＫＬ、ＥＡＩＩＬ信号を受ける。ＭＫ
２７０は配置１１４７６を介してマスクおよびイネーブ
ル回路１４７８へ入力を供給する。マスクおよびイネー
ブル回路１４７８またＰＩＲ２５０からの入力を配線１
４８０を介して受けとる。マスクおよびイネーブル回路
１４７８への残りの入力は配線１４８２を介してＥＮＩ
ＨＬ信号である。マスクおよびイネーブル回路１４７Ｂ
の出力は配線１４８６を介して優先回路１４８４へ供給
される。優先回Ｗ！１１４８４への残りの入力は配線１
４８８を介する５ＢＥＸＬ信号である。優先回路１４８
４からの信号は配線１４９２を介してＩＰＴＸ２レジス
ク１４９０へ供給される。優先回路１４８４は配線１４
９２を介してＩ Ｎ Ｂ Ｓ ＋１とＩＮＢＲＩＩ信号
を供給する。ＩＰＴＸ２レジスタへの残りの入力は配線
１４９６を介してＥＡ１２ＬおよびＬＴＥＮＬ信号であ
る。
ＩＰＴＸ２Ｌ、ジスク１４９０（７）出力は配線１４９
８を介してバス１３５２へ供給されるＨＡＩＩＬからＨ
Ａ１４Ｌ信号である。
８を介してバス１３５２へ供給されるＨＡＩＩＬからＨ
Ａ１４Ｌ信号である。
フォルトレジスタ２５２は配線１５００を介してバス１
３４０へ接続される。フォルトレジスタ２５２の内部お
よび外部エツジフォト回路１５０２と外部レベルフォル
ト回路１５０４はそれぞれ配線１５０６および１５０８
を介し、配線１５００へ接続される。内部および外部エ
ツジフォルト回路１５０２の出力はまた配線１５１０を
介してオアゲート１５１２に接続される。外部レジスフ
フォルｌ−１５０４回路の出力は配置ｆ１．１５１６に
よってオアゲー）１５１４へ接続される。内部及び外部
エツジフォルト回路１５０２への入力は配線１５１８に
よってＮＣＫＤＬ、ＥＡ１２Ｌ、ＥＡＢＯＬ信号によっ
て供給され、配線１５２０によってフリツプフロツプ１
５１２の出力によって供給される。外部レベルフォルト
回路１５０４への入力は、配線１５２２によってＢＢＳ
ＹＬ及びＥＡＢＯＬ信号によって、配線１５２４を介し
てオアゲート１５１４の出力によって与えられる。ＣＬ
ＥＲＨとＮ ＲＤ Ｔ Ｈ信号は配線１５２６と１５２
８を介してフォルトレジスタ２５２に供給される。エツ
ジ検出２９７１７０７１回路１５３０のＷカは配置１１
．１５３２を介してオアゲート１５１２へ供給される。
３４０へ接続される。フォルトレジスタ２５２の内部お
よび外部エツジフォト回路１５０２と外部レベルフォル
ト回路１５０４はそれぞれ配線１５０６および１５０８
を介し、配線１５００へ接続される。内部および外部エ
ツジフォルト回路１５０２の出力はまた配線１５１０を
介してオアゲート１５１２に接続される。外部レジスフ
フォルｌ−１５０４回路の出力は配置ｆ１．１５１６に
よってオアゲー）１５１４へ接続される。内部及び外部
エツジフォルト回路１５０２への入力は配線１５１８に
よってＮＣＫＤＬ、ＥＡ１２Ｌ、ＥＡＢＯＬ信号によっ
て供給され、配線１５２０によってフリツプフロツプ１
５１２の出力によって供給される。外部レベルフォルト
回路１５０４への入力は、配線１５２２によってＢＢＳ
ＹＬ及びＥＡＢＯＬ信号によって、配線１５２４を介し
てオアゲート１５１４の出力によって与えられる。ＣＬ
ＥＲＨとＮ ＲＤ Ｔ Ｈ信号は配線１５２６と１５２
８を介してフォルトレジスタ２５２に供給される。エツ
ジ検出２９７１７０７１回路１５３０のＷカは配置１１
．１５３２を介してオアゲート１５１２へ供給される。
オアゲート１５１２への残りの信号は配ＩＰ１１５３４
を介してＩ Ｌ Ｐ Ｐ Ｈ信号であり。
を介してＩ Ｌ Ｐ Ｐ Ｈ信号であり。
配線１５３６を介して打ち切りロジック１５３８へ加え
られる。エツジ検出フリノプフロンプ回路１５３０への
入力は配線３２６へ加えられる５ＹＳＦＬＴＩ及び５Ｙ
ＳＦＬＴＯ外部信号であり（第３図も参照）外部から与
えられるＥＸＴ ＡＤＲＥＲ。
られる。エツジ検出フリノプフロンプ回路１５３０への
入力は配線３２６へ加えられる５ＹＳＦＬＴＩ及び５Ｙ
ＳＦＬＴＯ外部信号であり（第３図も参照）外部から与
えられるＥＸＴ ＡＤＲＥＲ。
１ 肝Ｍ ＰＡＲＥＲ，門ＥＭ ＰＩ？
丁Ｅ）ｌ信号は配線３２０．３２路１５３８へも加えら
れる。ＣＰＢＳＬ、ＦＥＴＤＨ，ＮＭＣＹＨ，Ｓ １１
Ｌ１１信号は配線１５４５３８はまた配線１５４４を
介してＡ Ｂ ＯＴ Ｈ。
丁Ｅ）ｌ信号は配線３２０．３２路１５３８へも加えら
れる。ＣＰＢＳＬ、ＦＥＴＤＨ，ＮＭＣＹＨ，Ｓ １１
Ｌ１１信号は配線１５４５３８はまた配線１５４４を
介してＡ Ｂ ＯＴ Ｈ。
八Ｂ Ｒ’Ｉ” ｌ（信号を供給する。
定数ＲＯＭ１２０はＷｏｏ、ＷＯＩ及びＫＯないに７回
路を有する。Ｋ７回路は配線１５４６によってＷＯＯ回
ｉｉ！８に接続される。ＥＢｌｌＨがらＥ Ｂ １５１
−１信号は常数ＲＯＭ１２０へ配線１５４８を介して供
給される。常数ＲＯＭ１２０のＷＯＯ，ＫＯ，に２．に
４．に６回路は配線１５５０を介してバス１３４４へ接
続される。ＷＯＩ、 Ｋ１、に３．に５．に７回路は
配線１５５２を介してバス１３４８に接続される。ハス
１３４ｏと１３５２はそれぞれＡバスマルチプレクサ１
５５８においてナントゲート１５５４．１５５６へそれ
ぞれ接続される。ナンドゲー）１５５４．１５５６への
他の入力はそれぞれ配線１５６０．１５６２を介するＥ
ＡＢＯＬ及びＥＡＢ Ｉ ｌ信号である。
路を有する。Ｋ７回路は配線１５４６によってＷＯＯ回
ｉｉ！８に接続される。ＥＢｌｌＨがらＥ Ｂ １５１
−１信号は常数ＲＯＭ１２０へ配線１５４８を介して供
給される。常数ＲＯＭ１２０のＷＯＯ，ＫＯ，に２．に
４．に６回路は配線１５５０を介してバス１３４４へ接
続される。ＷＯＩ、 Ｋ１、に３．に５．に７回路は
配線１５５２を介してバス１３４８に接続される。ハス
１３４ｏと１３５２はそれぞれＡバスマルチプレクサ１
５５８においてナントゲート１５５４．１５５６へそれ
ぞれ接続される。ナンドゲー）１５５４．１５５６への
他の入力はそれぞれ配線１５６０．１５６２を介するＥ
ＡＢＯＬ及びＥＡＢ Ｉ ｌ信号である。
ナントゲート１５５４．１５５６の出力は配線１５６４
．１５６６から８３（第１２図も参照）を介して供給さ
れる。
．１５６６から８３（第１２図も参照）を介して供給さ
れる。
バス１３４４と１３４８はそれぞれＢハスマルチプレク
号］ ５７２においてナントゲート１５６８と１５７０
のへの入力として接続される。ナンドゲ−１−１５６８
と１５７０への他の入力は配線１５７４と１５７６をそ
れぞれ介してＥＢＢＯＬ。
号］ ５７２においてナントゲート１５６８と１５７０
のへの入力として接続される。ナンドゲ−１−１５６８
と１５７０への他の入力は配線１５７４と１５７６をそ
れぞれ介してＥＢＢＯＬ。
ＥＢＢ ］ Ｌ信号によって供給される。ナンドゲー）
１５６Ｂと１５７０の出力信号は配線１５７８゜１５８
０から８５（第１２図も参照）を介して供給される。
１５６Ｂと１５７０の出力信号は配線１５７８゜１５８
０から８５（第１２図も参照）を介して供給される。
変形されたブースの演算アルゴリズムを実行する際にお
けるオーバーフロー処理に対する回路の詳細が第１４図
に示されている。ＡＬＬＩ６２はＡＬＵ１７段目１０６
２の一部とオーバーフロー論理回路１１５２ （第１２
ｒＸＪ）を構成するオーバーフロー回１ｉ１６００へ接
続される。アダー１６０２はシフタ１０６０（第１２図
）からＢＸＯＯＬ信号をうけ、配線１０６０からＡＬＵ
６２を介してＡｘｏＯＬｉＲ号をうけとる。アダー１５
０２への残りの入力は配線１１４４を介するＡＬＣＯＬ
信号である。アゲ−１６０２はＯＲゲー１−１６０６へ
の一つの入力として配線１６０４を介してＣＯ倍信号供
給する。ゲート１６０６へのＩＩ！！の入力は配線１６
０ Ｂを介するΔＬＣＯＬ信号である。
けるオーバーフロー処理に対する回路の詳細が第１４図
に示されている。ＡＬＬＩ６２はＡＬＵ１７段目１０６
２の一部とオーバーフロー論理回路１１５２ （第１２
ｒＸＪ）を構成するオーバーフロー回１ｉ１６００へ接
続される。アダー１６０２はシフタ１０６０（第１２図
）からＢＸＯＯＬ信号をうけ、配線１０６０からＡＬＵ
６２を介してＡｘｏＯＬｉＲ号をうけとる。アダー１５
０２への残りの入力は配線１１４４を介するＡＬＣＯＬ
信号である。アゲ−１６０２はＯＲゲー１−１６０６へ
の一つの入力として配線１６０４を介してＣＯ倍信号供
給する。ゲート１６０６へのＩＩ！！の入力は配線１６
０ Ｂを介するΔＬＣＯＬ信号である。
ゲート１６０６の出力は配線１６１２を介して排他的論
理ＯＲゲート１６１０への一つの入力として与えられる
。排他ｔＪ’Ｂ＃理○Ｒゲー）−］ ６１０への（白の
人力は配線１６１４と１６１６を介してアゲ−１６０２
によって与えられる。これはマルチプレクサ１６１８へ
もまた供給される。
理ＯＲゲート１６１０への一つの入力として与えられる
。排他ｔＪ’Ｂ＃理○Ｒゲー）−］ ６１０への（白の
人力は配線１６１４と１６１６を介してアゲ−１６０２
によって与えられる。これはマルチプレクサ１６１８へ
もまた供給される。
ＡＬＣＯＬ信号はまた排他的ＯＲゲー１１６２２への一
つの入力として配線１６２０を介して供給される。ゲー
＋□ １６２２に対する他の入力は配置１ｉ１１１５６
を介してＡＬＣＯＨ信号である。ゲート１６２２からの
出力は排他的論理ＯＲゲート１６２６へ加えられる一つ
の入力として配線１６２４を介して加えられる。ゲート
１６２６への他の入力は、配線１１４０を介するＡＬＯ
ＯＬ信号である。ゲート１６２６の出力はマルチプレク
サ１６１８の入力として配線１６２ Ｂを介して加えら
れる。マルチプレクー’ｌ−１６１８への他の入力は配
ｋｔｉ、 １１７０ ヲ介ｔルＢ Ｅ Ｓ Ｉ Ｈ信号
テアル、マルチプレクサ１６１８の出力は配線１］８を
介してＳ）（ＭＩＨとＳＨＭ２Ｈ信号である。
つの入力として配線１６２０を介して供給される。ゲー
＋□ １６２２に対する他の入力は配置１ｉ１１１５６
を介してＡＬＣＯＨ信号である。ゲート１６２２からの
出力は排他的論理ＯＲゲート１６２６へ加えられる一つ
の入力として配線１６２４を介して加えられる。ゲート
１６２６への他の入力は、配線１１４０を介するＡＬＯ
ＯＬ信号である。ゲート１６２６の出力はマルチプレク
サ１６１８の入力として配線１６２ Ｂを介して加えら
れる。マルチプレクー’ｌ−１６１８への他の入力は配
ｋｔｉ、 １１７０ ヲ介ｔルＢ Ｅ Ｓ Ｉ Ｈ信号
テアル、マルチプレクサ１６１８の出力は配線１］８を
介してＳ）（ＭＩＨとＳＨＭ２Ｈ信号である。
第１５図は、多重プロセス環境において上記に説明した
如くマイクロプロセノ＋５０を含むシステム１７００を
示す、マイクロプロセッサ５０は情報バス１０２によっ
て（第１Ａ図、第１Ｂ図を参照）。外部バス１７０２へ
接続される。ＤＭＡ装置１７０４は、バス１７０６によ
って、バス１７０２へもまた接続される、バス１７０８
ばたとえばランダムアクセスメモリ１７１０ヘバス１７
１０を接続する。バスアービタ１７１２は配線１７１６
によってＤＭＡ装置１７０４へ接続される。
如くマイクロプロセノ＋５０を含むシステム１７００を
示す、マイクロプロセッサ５０は情報バス１０２によっ
て（第１Ａ図、第１Ｂ図を参照）。外部バス１７０２へ
接続される。ＤＭＡ装置１７０４は、バス１７０６によ
って、バス１７０２へもまた接続される、バス１７０８
ばたとえばランダムアクセスメモリ１７１０ヘバス１７
１０を接続する。バスアービタ１７１２は配線１７１６
によってＤＭＡ装置１７０４へ接続される。
マイクロプロセッサ５０はまた配線１７１Ｂによってバ
スアービターにも接続され、ＤＭＡ装置１７０４はまた
バスアービタ】７１２へ配線１７２０によって接続され
る。
スアービターにも接続され、ＤＭＡ装置１７０４はまた
バスアービタ】７１２へ配線１７２０によって接続され
る。
ＣＰＵ ＣＬＫ り１：ｌ−／り信号は配線１７２２と
１７２４を介してマイクロプロセンサ５０．バスアービ
タ１７１２へ供給され、その結果これらの２つの装置は
同期して動作する。ＤＭＡ装置１７０４はマイクロプロ
セン−５５０とバスアービタ１７１２に関して非同期で
動作する。配ＩＱ １７２６と１７２８は配線１７３０
と１７３２によってマイクロプロセッサに接続され、配
線１７３４と１７３６によってＤＭＡ装Ｗ１７０４に接
続される。配線１７２６と１７２８はプルアンプ抵抗Ｒ
１とＲ２によってＶＣＣ電位の電源に接続される。
１７２４を介してマイクロプロセンサ５０．バスアービ
タ１７１２へ供給され、その結果これらの２つの装置は
同期して動作する。ＤＭＡ装置１７０４はマイクロプロ
セン−５５０とバスアービタ１７１２に関して非同期で
動作する。配ＩＱ １７２６と１７２８は配線１７３０
と１７３２によってマイクロプロセッサに接続され、配
線１７３４と１７３６によってＤＭＡ装Ｗ１７０４に接
続される。配線１７２６と１７２８はプルアンプ抵抗Ｒ
１とＲ２によってＶＣＣ電位の電源に接続される。
バスアービタ１７１２はＤフリソプフロンプ１７４０か
らなる。フリ７プフロソプ１７４０のＱ出力は配線１７
１６へ接続されＤＭ＾＾ＣＫ信号をＤＭＡ装置１７０４
へ供給する。フリ７ブフロンブ１７４０のＱ出力は配線
１７１４に接続されてＢＵＳ ＧＮτ信号をマイクロプ
ロセンサ５０へ（ハ給する。Ｄフリンプフロンブ１７４
０へのＤ入力は配線１７４２によってナントゲート１７
４４の出力へ接続される。ナンドゲー）１７４４の１つ
の入力はＤＭ＾ＥＮ信号によってマイクロプロセフ’）
５０から配線１７１８を介して与えられる。ナンドゲ−
）１７４４への他の入力は配置１１７４ Ｂを介してイ
ンバータ１７４６の出力によって与えられる。
らなる。フリ７プフロソプ１７４０のＱ出力は配線１７
１６へ接続されＤＭ＾＾ＣＫ信号をＤＭＡ装置１７０４
へ供給する。フリ７ブフロンブ１７４０のＱ出力は配線
１７１４に接続されてＢＵＳ ＧＮτ信号をマイクロプ
ロセンサ５０へ（ハ給する。Ｄフリンプフロンブ１７４
０へのＤ入力は配線１７４２によってナントゲート１７
４４の出力へ接続される。ナンドゲー）１７４４の１つ
の入力はＤＭ＾ＥＮ信号によってマイクロプロセフ’）
５０から配線１７１８を介して与えられる。ナンドゲ−
）１７４４への他の入力は配置１１７４ Ｂを介してイ
ンバータ１７４６の出力によって与えられる。
インバーター１７４６の入力は配線１７２０を介してＤ
ＭＡ装置１７０４からのＯＭ＾ＲＥＱ信号である。マイ
クロプロセッサ５０の１７２１におけるＢＵＳ ＲＥＱ
出力は［されない、なぜならばもしこのシステムにおい
て最上位の優先権をもつＤＭＡ装置１７０４によって要
求がなければバス１７０２はマイクロプロセッサ５０へ
は自動的には割り当てられないからである。
ＭＡ装置１７０４からのＯＭ＾ＲＥＱ信号である。マイ
クロプロセッサ５０の１７２１におけるＢＵＳ ＲＥＱ
出力は［されない、なぜならばもしこのシステムにおい
て最上位の優先権をもつＤＭＡ装置１７０４によって要
求がなければバス１７０２はマイクロプロセッサ５０へ
は自動的には割り当てられないからである。
第９図はこのシステム１７００の動作を説明するために
有用である。 ＤＭＡ ＲＥＱ信号が配線１７２０に
存在していないならバスアービタ１７１２は配線１７１
４を介してＢｕｓ ＧＮＴ信号を供給する。しかしなが
ら、もしＤＭ＾ＩＩＥＱ信号が配線１７２０上に存在す
るならば、バスアービタは配線１７１６上のＤＭ＾ＡＣ
Ｋ信号によってＤＭＡディバイス装置１７０４へ応答す
る。その場合マイクロプロセッサはそれがＢＩＪＳ Ｇ
ＮＴ信号を受は取るまで待機する。マイクロプロセンサ
５０またはＤＭＡ装置はＢｕｓ ＧＮ丁またはＯＭ＾Ａ
ＣＫ信号のあとでバス１７０２にアクセスするとき、ア
クセス装置は配線１７３０あるいは１７３４を介してＢ
ｕｓ ＬＯＣＫ信号を供給し、バス１７０２からの非ア
クセス装置を阻止する。配線１７２８を介してアクセス
装置からのＩＩＩＩｓ ＬＯＣに信号が存在するとＢＬ
ＩＳ ＬＯＣＫ信号が除去されるまで。
有用である。 ＤＭＡ ＲＥＱ信号が配線１７２０に
存在していないならバスアービタ１７１２は配線１７１
４を介してＢｕｓ ＧＮＴ信号を供給する。しかしなが
ら、もしＤＭ＾ＩＩＥＱ信号が配線１７２０上に存在す
るならば、バスアービタは配線１７１６上のＤＭ＾ＡＣ
Ｋ信号によってＤＭＡディバイス装置１７０４へ応答す
る。その場合マイクロプロセッサはそれがＢＩＪＳ Ｇ
ＮＴ信号を受は取るまで待機する。マイクロプロセンサ
５０またはＤＭＡ装置はＢｕｓ ＧＮ丁またはＯＭ＾Ａ
ＣＫ信号のあとでバス１７０２にアクセスするとき、ア
クセス装置は配線１７３０あるいは１７３４を介してＢ
ｕｓ ＬＯＣＫ信号を供給し、バス１７０２からの非ア
クセス装置を阻止する。配線１７２８を介してアクセス
装置からのＩＩＩＩｓ ＬＯＣに信号が存在するとＢＬ
ＩＳ ＬＯＣＫ信号が除去されるまで。
他の装置がバス１７０２をアクセスすることを禁する。
Ｂｕｓ ａｕｓｙ信号はそれがフォルト（故障）がそ
のシステムへ加えられることを除いてｆｌｕｓ ＬＯＣ
Ｋと同様に動作する。特定の形の動作にとって、マイク
ロプロセンサ５０はそれがそのサイクルの間バス１７０
２を実際に使っていないときであってもＢｕｓ ｔｏｃ
ｘｒ＝号を低く維持するので、マイクロプロセンサ５０
がかかるサイクルの本年りにおいてバス１７０２を入れ
る必要はないであろう。
のシステムへ加えられることを除いてｆｌｕｓ ＬＯＣ
Ｋと同様に動作する。特定の形の動作にとって、マイク
ロプロセンサ５０はそれがそのサイクルの間バス１７０
２を実際に使っていないときであってもＢｕｓ ｔｏｃ
ｘｒ＝号を低く維持するので、マイクロプロセンサ５０
がかかるサイクルの本年りにおいてバス１７０２を入れ
る必要はないであろう。
第１６図はこの発明にしたがう２個のマイクロプロセッ
サ５０を有する他のシステム１７５０である。マイクロ
プロセンサ５０のそれぞれはバス１７５４と１７５６に
よってバス１７５２へそれぞれ接続される。バス１７５
２はバス１７５８によってメモリ１７１０へ接続される
。ｃｒｔ＋ｏマイクロプロセフ’ｔ ５０は配線１７６
２によってバスアービター１７６０へ接続される。配線
１７６４．１７６６．１７６８はＣＰＵ ＣＬＫ信号を
バスアービタ１７６０．ＣＰＵ０マイクロプロセツサ５
０、ＣＰＵ １マイクロプロセツサ５０にそれぞれ供給
する。バスアービタ１７６０は配線１７７０と１７７２
を介してそれぞれＣＰＵ０およびＣＰＵ１で接続される
。ＣＰＵ０マイクロプロセンサは配線１７７８と１７８
０をそれぞれ介して配線１７７４と１７７６へ接続され
る。ＣＰＵＩマイクロプロセ、す５０配線１７８２と１
７８４を介して配線１７１７と１７７６へ接続される。
サ５０を有する他のシステム１７５０である。マイクロ
プロセンサ５０のそれぞれはバス１７５４と１７５６に
よってバス１７５２へそれぞれ接続される。バス１７５
２はバス１７５８によってメモリ１７１０へ接続される
。ｃｒｔ＋ｏマイクロプロセフ’ｔ ５０は配線１７６
２によってバスアービター１７６０へ接続される。配線
１７６４．１７６６．１７６８はＣＰＵ ＣＬＫ信号を
バスアービタ１７６０．ＣＰＵ０マイクロプロセツサ５
０、ＣＰＵ １マイクロプロセツサ５０にそれぞれ供給
する。バスアービタ１７６０は配線１７７０と１７７２
を介してそれぞれＣＰＵ０およびＣＰＵ１で接続される
。ＣＰＵ０マイクロプロセンサは配線１７７８と１７８
０をそれぞれ介して配線１７７４と１７７６へ接続され
る。ＣＰＵＩマイクロプロセ、す５０配線１７８２と１
７８４を介して配線１７１７と１７７６へ接続される。
配線１７７４と１７７６は抵抗Ｒ３とＲ４を介してＶｃ
ｃ電源へ接続される。配線１７８Ｂ上のＣＰＵ１マイク
ロプロセンサ５０からのＢｕｓ ＲＥＱ １ 出力は接
続されないままである。なぜならばバスオービタ−１７
６０は配線１７７２上のＢｕｓ ＧＮＴ １信号を配線
１７６２にＢｕｓ ＲＥＱ Ｏ信号が存在しないときｃ
ｐｕｏマイクロプロセッサ５０からＣＰＵ１マイクロプ
ロセツサ５０へと与えるからである。
ｃ電源へ接続される。配線１７８Ｂ上のＣＰＵ１マイク
ロプロセンサ５０からのＢｕｓ ＲＥＱ １ 出力は接
続されないままである。なぜならばバスオービタ−１７
６０は配線１７７２上のＢｕｓ ＧＮＴ １信号を配線
１７６２にＢｕｓ ＲＥＱ Ｏ信号が存在しないときｃ
ｐｕｏマイクロプロセッサ５０からＣＰＵ１マイクロプ
ロセツサ５０へと与えるからである。
バスアービタ１７６０はＤフリンプフロソプ１７９０か
らなる。フリツプフロツプ１７９０のＱ出力は配線１７
７０へ接続される。フリツプフロツプ１７９０のＱ出力
は配置ｊｌ Ｉ ？ ７２へｆＭ続される。
らなる。フリツプフロツプ１７９０のＱ出力は配線１７
７０へ接続される。フリツプフロツプ１７９０のＱ出力
は配置ｊｌ Ｉ ？ ７２へｆＭ続される。
動作について述べると、ｃｐｕｏマイクロプロセソ号５
０はバス１７５２にアクセスするとき。
０はバス１７５２にアクセスするとき。
それはＢｕｓ ＲＥＱ信号を配線１７６２を介してバス
アービター１７６０へ供給する。この信号に応答してバ
スアービタはＢｕｓ ＧＮＴ Ｏ信号を配線した１７７
０を介して供給する。ＣＰＵ０マイクロプロセツサ５０
はそれからＢｕｓ ＬｏｃＫ（ｉ号が存在したときに、
配線１７７４をサンプルする。もしこの信号が存在して
いないときには、ｃｐｕｏマイクロプロセッサ５０はバ
ス１７５２にアクセスし配線１７７８または１７８０を
介してＢｔｌＳ ＬＯＣＫおよびＢＩＪＳ ＢＵＳＹ信
号を、ＣＰＵ０マイクロプロセンサ５０がバス１７５２
をアクセスしている１サイクルのあいだにＣＰＵＩをバ
ス１７５２から阻止するために供給する。ｃｐｕｏマイ
クロプロセン＋５０は、これがバス１７５２をアクセス
するときＢＵＳ ＲＥＱ Ｏ信号を終了する。配線１７
６２上に■「ＲＥＱ Ｏ信号が存在しているときにはバ
スアービタ１７６０はＣＰＬＩＩマイクロプロセッサ５
０へ。
アービター１７６０へ供給する。この信号に応答してバ
スアービタはＢｕｓ ＧＮＴ Ｏ信号を配線した１７７
０を介して供給する。ＣＰＵ０マイクロプロセツサ５０
はそれからＢｕｓ ＬｏｃＫ（ｉ号が存在したときに、
配線１７７４をサンプルする。もしこの信号が存在して
いないときには、ｃｐｕｏマイクロプロセッサ５０はバ
ス１７５２にアクセスし配線１７７８または１７８０を
介してＢｔｌＳ ＬＯＣＫおよびＢＩＪＳ ＢＵＳＹ信
号を、ＣＰＵ０マイクロプロセンサ５０がバス１７５２
をアクセスしている１サイクルのあいだにＣＰＵＩをバ
ス１７５２から阻止するために供給する。ｃｐｕｏマイ
クロプロセン＋５０は、これがバス１７５２をアクセス
するときＢＵＳ ＲＥＱ Ｏ信号を終了する。配線１７
６２上に■「ＲＥＱ Ｏ信号が存在しているときにはバ
スアービタ１７６０はＣＰＬＩＩマイクロプロセッサ５
０へ。
ＢＩＩＳ ＧＮＴ １信号を供給し、ＣＰＵＩマイクロ
プロセッサ５０は配線１７７４上のＢｕｓ ＬＯＣＫ信
号の存在していることをサンプルしｃｐｕ ｏマイク
ロプロセンサ５０と同様にバス１７５２をアクセスし、
そして阻止する。
プロセッサ５０は配線１７７４上のＢｕｓ ＬＯＣＫ信
号の存在していることをサンプルしｃｐｕ ｏマイク
ロプロセンサ５０と同様にバス１７５２をアクセスし、
そして阻止する。
普通のマイクロプロセフ＋５０とＤＭＡ信号１７０４も
含むシステム１８００はｆｆ１１７図に示される。マイ
クロプロセッサ５０とＤＭＡ装置１７０４はバス１８０
４，１８０６．１８０８によってバス１８０２に接続さ
れる。バス１８０２はバス１８１０によってメモリ１７
１０に接続される。
含むシステム１８００はｆｆ１１７図に示される。マイ
クロプロセッサ５０とＤＭＡ装置１７０４はバス１８０
４，１８０６．１８０８によってバス１８０２に接続さ
れる。バス１８０２はバス１８１０によってメモリ１７
１０に接続される。
ｃｐｕｏマイクロブロセフサ５０からのＢＩＩＳ ＲＥ
Ｑ出力線１８１２はバスアービタ１８１４へは接続され
ず、イモのマイクロプロセッサ５０からもＢｔｌＳＲＥ
Ｑ信号が存在しないときにあるいはＤＭＡ装置１７０４
からＤＭＡ ＲＥＱ信号が存在しないときに。
Ｑ出力線１８１２はバスアービタ１８１４へは接続され
ず、イモのマイクロプロセッサ５０からもＢｔｌＳＲＥ
Ｑ信号が存在しないときにあるいはＤＭＡ装置１７０４
からＤＭＡ ＲＥＱ信号が存在しないときに。
バス１８０２にアクセスするように割り当てられる。Ｃ
ＰＬＩＩマイクロプロセッサ５０は配ｖ１１８１６によ
ってバスアービタ１８１４へ接続される。
ＰＬＩＩマイクロプロセッサ５０は配ｖ１１８１６によ
ってバスアービタ１８１４へ接続される。
６個までの追加されたマイクロプロセンサ５０は同様に
バスアービタ１８１４へ接続される。ＤＭＡ装置１７０
４は配線１８１６によってバスアービタ１８１４へ接続
される。ＣＰＵ０とＣＰＵＩマイクロプロセンサ５０と
ＤＭＡ装２１７０４は配置Ｊｉ１１８２０．１８２２．
１８２４によってバスアービタ１８１４へ接続され、
ＢＬＩＳ ＧＮＴ Ｏ，ＢｕｓＧＮＴ ｌおよびＢｔｌ
Ｓ ＧＮＴ ７個号をそれぞれ受けとる。
バスアービタ１８１４へ接続される。ＤＭＡ装置１７０
４は配線１８１６によってバスアービタ１８１４へ接続
される。ＣＰＵ０とＣＰＵＩマイクロプロセンサ５０と
ＤＭＡ装２１７０４は配置Ｊｉ１１８２０．１８２２．
１８２４によってバスアービタ１８１４へ接続され、
ＢＬＩＳ ＧＮＴ Ｏ，ＢｕｓＧＮＴ ｌおよびＢｔｌ
Ｓ ＧＮＴ ７個号をそれぞれ受けとる。
マイクロプロセッサ５０とハスアービタ１８１４は配置
６１８２６，１８２８．１８３０のＣＰＩＩ ＣＬＫ信
号を同期動作のために受は取る。ＤＭＡ装Ｗ１７０４は
非同期に動作する。マイクロプロセッサ５０とＤＭＡ装
置１７０４は配線１８３６，１８３Ｂ、１８４０．１８
４２．１８４４．１８４６によって配線１８３２と１８
３４へ接続される。
６１８２６，１８２８．１８３０のＣＰＩＩ ＣＬＫ信
号を同期動作のために受は取る。ＤＭＡ装Ｗ１７０４は
非同期に動作する。マイクロプロセッサ５０とＤＭＡ装
置１７０４は配線１８３６，１８３Ｂ、１８４０．１８
４２．１８４４．１８４６によって配線１８３２と１８
３４へ接続される。
配線１８３２と１８３４は抵抗Ｒ５とＲ６を介してＶｃ
ｃ電源へ接続される。バスアービター１８１４は配線１
８５２によって８／３８進優先エンコーダ１８５０へ接
続される。レジスタ１８４８を有する。エンコーダ１８
５０は配線１８５６によってレジスタ１８５４へ接続さ
れる。レジスタ１８５４は配線１８６０によって３７８
デコ一ダ１８５日へ接続される。デコーダ１８５８は配
線１８６４によてレジスタ１８６２へ接続される。
ｃ電源へ接続される。バスアービター１８１４は配線１
８５２によって８／３８進優先エンコーダ１８５０へ接
続される。レジスタ１８４８を有する。エンコーダ１８
５０は配線１８５６によってレジスタ１８５４へ接続さ
れる。レジスタ１８５４は配線１８６０によって３７８
デコ一ダ１８５日へ接続される。デコーダ１８５８は配
線１８６４によてレジスタ１８６２へ接続される。
システム１８００の動作について述べると、バスアービ
タ１８１４に対するＢｕｓ ＲＥＱおよびＤＭＡＲＥＱ
はマイクロプロセッサ５０とＤＭＡ装置１７０４からレ
ジスタ１８４８へ供給される。レジスタ１８６２はマイ
クロプロセッサ５０とＤＭＡ装置１７０４へＧＵＳ Ｇ
ＮＴ信号を供給する。レジスタ１８４Ｂ、１８５４．１
８６２は配線１８６６と１８６８を介してＣＦ’Ｕ Ｃ
ＩＪ信号を受は取る。マイクＣＩ７’ｏセン号５０トＤ
ＭＡＪ置１７０４ハｆｆ１１５図と第１６図のシステム
に示すようにバス１８０２を阻止し、マスクマイクロプ
ロセッサ５０またはＤＭＡ装置１７０４を１７０４はｆ
ｆ１１５および１６図のシステムにおけると同様にノー
ス１８０２をアクセスしロックしＣＰＬＩＯマイクロプ
ロセッサ５０はいかなる他の要求ハスマスクマイクロブ
ロセフ号５０またはＤＭＡ装Ｗｌ ７０４．およびバス
１８０２に対する競合する要求がある場合に最高の優先
度を有するＤＭＡ装置１７０４が存在しないときにＢｕ
ｓ ＧＮＴ Ｏ信号を受けとる。
タ１８１４に対するＢｕｓ ＲＥＱおよびＤＭＡＲＥＱ
はマイクロプロセッサ５０とＤＭＡ装置１７０４からレ
ジスタ１８４８へ供給される。レジスタ１８６２はマイ
クロプロセッサ５０とＤＭＡ装置１７０４へＧＵＳ Ｇ
ＮＴ信号を供給する。レジスタ１８４Ｂ、１８５４．１
８６２は配線１８６６と１８６８を介してＣＦ’Ｕ Ｃ
ＩＪ信号を受は取る。マイクＣＩ７’ｏセン号５０トＤ
ＭＡＪ置１７０４ハｆｆ１１５図と第１６図のシステム
に示すようにバス１８０２を阻止し、マスクマイクロプ
ロセッサ５０またはＤＭＡ装置１７０４を１７０４はｆ
ｆ１１５および１６図のシステムにおけると同様にノー
ス１８０２をアクセスしロックしＣＰＬＩＯマイクロプ
ロセッサ５０はいかなる他の要求ハスマスクマイクロブ
ロセフ号５０またはＤＭＡ装Ｗｌ ７０４．およびバス
１８０２に対する競合する要求がある場合に最高の優先
度を有するＤＭＡ装置１７０４が存在しないときにＢｕ
ｓ ＧＮＴ Ｏ信号を受けとる。
ＤＭＡ装置１７０４はマイクロプロセッサ５０と非同期
であり、 ＤＭ＾ＲＥ［］は最高度の優先権をもつバス
リクエストであるので、アクノリッジされたＤＭＡ装置
１７０４はそれがバス１８０２を使う限りＤＭＡ ＲＥ
Ｑを活性化させるかあるいは、ひとたびこのバスを獲得
したときにはＤＩ’ｌＡ ＩＩＥＱを放棄する前にＢｕ
ｓ Ｌｏｃｋを主張せねばならぬかのどちらか一方であ
る。
であり、 ＤＭ＾ＲＥ［］は最高度の優先権をもつバス
リクエストであるので、アクノリッジされたＤＭＡ装置
１７０４はそれがバス１８０２を使う限りＤＭＡ ＲＥ
Ｑを活性化させるかあるいは、ひとたびこのバスを獲得
したときにはＤＩ’ｌＡ ＩＩＥＱを放棄する前にＢｕ
ｓ Ｌｏｃｋを主張せねばならぬかのどちらか一方であ
る。
第１１Ｂ図に示されているような分岐ＰＬＡ装置のさら
に詳細に第１８．１９図に示されてｔ＋する。
に詳細に第１８．１９図に示されてｔ＋する。
２対ｌのマルチプレクサ１９００は１９０２および１９
０４で入力をそれぞれシステムメモリおよびマイクロプ
ロセンサのデータ部分から入力を受は取る。マルチプレ
クサ１９００は配線１９０．６上の入力を命令レジスタ
１９０８へ与える。命令レジスタ１９０８は入力を配線
１９１２を介してＯＰコード／ｌＯ／コンソールデコー
ドＰＬＡＩ９１０へ与え、かつ配線１９１６を介してソ
ース／ディストネーションランチ１９１４へ与える。
０４で入力をそれぞれシステムメモリおよびマイクロプ
ロセンサのデータ部分から入力を受は取る。マルチプレ
クサ１９００は配線１９０．６上の入力を命令レジスタ
１９０８へ与える。命令レジスタ１９０８は入力を配線
１９１２を介してＯＰコード／ｌＯ／コンソールデコー
ドＰＬＡＩ９１０へ与え、かつ配線１９１６を介してソ
ース／ディストネーションランチ１９１４へ与える。
ラッチ１９１４はソース／ディストネーション。
アップ／ダウン カウンタ１９１８へ配線１９２０によ
って接続される。カウンタ１９１８は配線１９２１によ
って出力をマイクプロセッサのデータ部へ与える。ＰＬ
Ａ１９１０は配線１９２２と１９２４か゛ら出力を引き
出されたアドレス（Ｄ。
って接続される。カウンタ１９１８は配線１９２１によ
って出力をマイクプロセッサのデータ部へ与える。ＰＬ
Ａ１９１０は配線１９２２と１９２４か゛ら出力を引き
出されたアドレス（Ｄ。
ＤＡ）マイクロルーチンアドレスラ・ノチ１９２６とエ
グゼキューションマイクロルーチンアドレスランチ１９
２８へ与える。ＤＯＤＡとエグゼキューシッンランチは
配線１９３０と１９３２によって接続され、入力を次の
マイクロコードアドレスマルチプレク号１９３４へ与え
る。ＰＬＡ１９１０は特殊な分岐条件の入力を配線１９
３６を介して分岐制御論理回路１９３８へ供給されるよ
うに接続される。ブランチコントロール制御ロジック１
９３８はまた内部および外部分岐条件入力配線を１９４
０と１９４２を介してそれぞれ受は取る。
グゼキューションマイクロルーチンアドレスランチ１９
２８へ与える。ＤＯＤＡとエグゼキューシッンランチは
配線１９３０と１９３２によって接続され、入力を次の
マイクロコードアドレスマルチプレク号１９３４へ与え
る。ＰＬＡ１９１０は特殊な分岐条件の入力を配線１９
３６を介して分岐制御論理回路１９３８へ供給されるよ
うに接続される。ブランチコントロール制御ロジック１
９３８はまた内部および外部分岐条件入力配線を１９４
０と１９４２を介してそれぞれ受は取る。
分岐命令論理回路１９３８は出力は配線１９３４から受
は取り、そのうちの５個はマルチプレクサ】９４４へ直
接与えられ、そのうちの３個は配線１９４６を介して７
個の定数入力と結合しマルチプレクサ１９３４へ供給さ
れる。マルチプレクサ１９３４の出力は配線１９４８を
介してマイクロコード記ＩＱＲＯＭ１９５０へ供給され
、配線１９５２を介してインクリメンタ１９５４へ供給
される。インクリメンタ１９５４の出力はマルチプレク
サ１９３４の入力として配線１９５６を介して供給され
る。ＲＯＭ１９５０からのマイクロコード出力は配線１
９５８によってマイクロコードレジスタ１９６０の入力
として加えられる０分岐制御情報入力はマイクロコード
レジスタ１９６０によって配線１９６２を介して分岐制
御論理１９３８へ供給される。制御部出力はマイクロコ
ードレジスタ１９６０によって配線１９６４を介して加
′えられる。アドレス入力はマイクロコードレジ
スタ１９６０を配線１９６６を介してマルチプレクーｌ
１ｌ−１９３４へ供給される。
は取り、そのうちの５個はマルチプレクサ】９４４へ直
接与えられ、そのうちの３個は配線１９４６を介して７
個の定数入力と結合しマルチプレクサ１９３４へ供給さ
れる。マルチプレクサ１９３４の出力は配線１９４８を
介してマイクロコード記ＩＱＲＯＭ１９５０へ供給され
、配線１９５２を介してインクリメンタ１９５４へ供給
される。インクリメンタ１９５４の出力はマルチプレク
サ１９３４の入力として配線１９５６を介して供給され
る。ＲＯＭ１９５０からのマイクロコード出力は配線１
９５８によってマイクロコードレジスタ１９６０の入力
として加えられる０分岐制御情報入力はマイクロコード
レジスタ１９６０によって配線１９６２を介して分岐制
御論理１９３８へ供給される。制御部出力はマイクロコ
ードレジスタ１９６０によって配線１９６４を介して加
′えられる。アドレス入力はマイクロコードレジ
スタ１９６０を配線１９６６を介してマルチプレクーｌ
１ｌ−１９３４へ供給される。
分岐制御論理回路１９３８のより詳細な図面は第１９図
に示される０分岐制御論理回路１９３８は分岐制御ＰＬ
Ａ１９７０と分岐制御のディクスクリ−１理回路１９７
２とを有し、これは配線１９７４によってＰＬＡ１９７
０に接続される。
に示される０分岐制御論理回路１９３８は分岐制御ＰＬ
Ａ１９７０と分岐制御のディクスクリ−１理回路１９７
２とを有し、これは配線１９７４によってＰＬＡ１９７
０に接続される。
マイクロプロセッサによって発生された内部分岐条件は
配線１９４０によってＰＬＡへ供給される。
配線１９４０によってＰＬＡへ供給される。
（♀止条件およびペンディンググ割り込み外部分岐条件
は配置！ｉ！ １９４２を介して論理回路１９７２へ供
給される。リセットおよび外部分岐条件は論理回路１９
７６と配線１９７８を通って配線１９７２を介して論理
回路１９７２に供給される。配線１９３６上のＰＬＡ１
９１０からＰＬＡ １９７０への分岐条件入力（第１８
図）は引き出されたオペランドと引き出されたアドレス
入力がランチ１９２６へ供給されていないときを特定す
る。配線１９６２上でレジスタ１９６０からくる分岐制
御入力はＰＬ八へ９７０に加えられかつ配線１９８０を
介して論理回路１９７２に加えられる。論理回路１９７
２からの配線１９４４を介する出力は次のマイクロアド
レスマルチプレク号１９３４を制御する。
は配置！ｉ！ １９４２を介して論理回路１９７２へ供
給される。リセットおよび外部分岐条件は論理回路１９
７６と配線１９７８を通って配線１９７２を介して論理
回路１９７２に供給される。配線１９３６上のＰＬＡ１
９１０からＰＬＡ １９７０への分岐条件入力（第１８
図）は引き出されたオペランドと引き出されたアドレス
入力がランチ１９２６へ供給されていないときを特定す
る。配線１９６２上でレジスタ１９６０からくる分岐制
御入力はＰＬ八へ９７０に加えられかつ配線１９８０を
介して論理回路１９７２に加えられる。論理回路１９７
２からの配線１９４４を介する出力は次のマイクロアド
レスマルチプレク号１９３４を制御する。
分岐制御ディスクリ−１余理回路１９７２は次のマイク
ロアドレスのソースを決め配ＩＱ １９４２を介して４
個の外部分岐条件入力をサンプルする。
ロアドレスのソースを決め配ＩＱ １９４２を介して４
個の外部分岐条件入力をサンプルする。
次のマイクアドレスはＤＯＤＡポインタ、エクセキュー
シッンポインタ１分岐アドレス次の順次アドレス、また
は各種のポインタから選択される。
シッンポインタ１分岐アドレス次の順次アドレス、また
は各種のポインタから選択される。
各種のポインタは割り込みサービスルーチン、コンソー
ルルーチン、パイプラインを充たすと、停止ルーチンを
含む。分岐制御論理回路１９３８は次の順次アドレスと
分岐アドレスとの間１次の順次アドレスと出口との間１
分岐アドスと出口との間で二方向性の分岐簡力を有する
。出口の選択はＤＯＤＡの選択、エクゼキューシッン１
割り込みポインタおよびコンソールポインタからなる。
ルルーチン、パイプラインを充たすと、停止ルーチンを
含む。分岐制御論理回路１９３８は次の順次アドレスと
分岐アドレスとの間１次の順次アドレスと出口との間１
分岐アドスと出口との間で二方向性の分岐簡力を有する
。出口の選択はＤＯＤＡの選択、エクゼキューシッン１
割り込みポインタおよびコンソールポインタからなる。
システムリセットは全ての他の分岐条件を無視する。
停止条件はすべての他の分岐条件のうちリセットを除い
たものを無効にする。
たものを無効にする。
この発明のマイクロプロセッサ５ｏは望ましくは１３Ｌ
−１１３ミクロン（第２世代）の高性能バイポーラ技術
による単一の集積回路で構成されることが望ましい、こ
の技術は２゜５ナノセカンドの最低ゲート遅延を有し、
集積回路領域の１平方ミリメートル当り５３５ゲートの
簗積度を有し、電力バスを有し、ルーチンワイヤオーバ
ヘッドおよび真正な密度では１ミリメートル当り１２０
０ゲートとなる。
−１１３ミクロン（第２世代）の高性能バイポーラ技術
による単一の集積回路で構成されることが望ましい、こ
の技術は２゜５ナノセカンドの最低ゲート遅延を有し、
集積回路領域の１平方ミリメートル当り５３５ゲートの
簗積度を有し、電力バスを有し、ルーチンワイヤオーバ
ヘッドおよび真正な密度では１ミリメートル当り１２０
０ゲートとなる。
この発明の上述の目的を達成することができるマイクロ
プロセッサおよびマイクロプロセンサシステムが提案さ
れたことが極めて明らかである。
プロセッサおよびマイクロプロセンサシステムが提案さ
れたことが極めて明らかである。
この発明のマイクロプロセッサは精密な割り込みとフォ
ルト（故１１ｇ）を取り扱う、このマイクロプロセンサ
システムのハンドシェイクプロトコールではマスクプロ
セッサ間のスインチング時間を減少させた同期および非
同期動作を取り扱う、このマイクロプロセッサは同一の
マイクロコードを用いそして異なった浮動小数点演算に
対しても共通のマイクロコードモードを有効的に共用し
て演算および浮動小数点動作を実行する０割り込みアク
ノリンジ信号に対する与えられた正確にねらいを定める
ことは必要ではなく刷り込みリンケージポインタはより
有’Ｊノに発生される。精密かつ広範な分岐制御が提供
される。
ルト（故１１ｇ）を取り扱う、このマイクロプロセンサ
システムのハンドシェイクプロトコールではマスクプロ
セッサ間のスインチング時間を減少させた同期および非
同期動作を取り扱う、このマイクロプロセッサは同一の
マイクロコードを用いそして異なった浮動小数点演算に
対しても共通のマイクロコードモードを有効的に共用し
て演算および浮動小数点動作を実行する０割り込みアク
ノリンジ信号に対する与えられた正確にねらいを定める
ことは必要ではなく刷り込みリンケージポインタはより
有’Ｊノに発生される。精密かつ広範な分岐制御が提供
される。
以上１本発明の具体的実施の態様に付いて詳細に説明し
たが９本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが９本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第１図は第１Ａおよび第１Ｂ図の位置を示す図。
第１Ａおよび第１Ｂ図はこの発明によるマイクロプロセ
ンサの一般的なプソロソク図、第２図は第１Ａおよび！
＠ＩＢ図のマイクロプロセッサのタイミング発注状６図
。第３図は第１Ａおよび１８図のマイクロプロセッサの
外部図であってマイクロプロセッへおよびから供給され
る外部信号を示す図、第４．第５．第６．第７．第８．
第９図は第１Ａ、ＷＳＩＢ、第３図に示された動作を理
解するために有効なタイミング図、第１０図は第１Ａお
よび第１Ｂ図に示されるマイクロプロセンサの一部のよ
り詳細なブロック図、第１１図は第１１Ａ、第１１Ｂの
配置を示す図、第１１Ａおよび第１１Ｂ図は第１Ａ、第
１Ｂ図に示されているマイクロプロセッサの部分のより
詳細なブロック図。 第１２図は第１Ａおよび第１Ｂ図に示されるマイクロプ
ロセッサの他の部分のより詳細なブロック図、第１３図
は第１３Ａおよびｆｆ１１３Ｂ図の配置を示す図、第１
３Ａおよび１３Ｂ図は第１Δおよび第１Ｂ図に示される
マイクロプロセッサのより詳細なブロンク図、第１４図
は第１２図のプロソり図の一部分の回路図、第１５図は
この発明に従うマイクロプロセッサを有する他のシステ
ムのブロック図、第１６図はこの発明に従うマイクロブ
ｔ’＋ ７＋Ｇ有するイカのシステムのブロック図、第
１７１９はこの発明に従うマイクロプロセッサを有する
（ものシステムのブロック図、第１８図は第１１Ｂ図に
示すマイクロプロセッサシステムの一部のプロ、り図、
第１９図は第１８図に示されたシステム部分図のより詳
細なブロック図である。 １０Ｂ・・・命令レジスタ、 １５０・・・マツ
ピング、 工５４・・・実行および有効アＩルス
、 １５ｂ・・・マルチプレクサ。 ］６２・・・マイクロコントロール記（９部。 １６４・・・マイクロプログラム、 １７４・・
・次アドレスレジスタ、 １８０・・・分岐ＰＬ
Ａ、 ２９０・・・タイミングアービトレーシ
ョン。 図面の浄ν）（内、−に１更なし） リ 々ノミシｎ ＦＩＧ、２ ＦＩＧ、 ４ ＦＩＧ、 ５ ＋ Ｓｏ ＩＳｒ ＋ Ｓｔ ＋ Ｓｓ
ｌ Ｓｏ ＋ Ｓ１＋ＦＩＧ、９ ４００ シ １４ 詠 レシク、 〜ｄＬ豐− 第１頁の続き ０発 明 者 ヘンリー・シイ・リン アメリカ合衆国テキサス７６１３３ フオート・ウオース・アシュフ オード３４０１ ９発 明 者 ダン・ウイルナイ アメリカ合衆国カリフォルニア 州９４０８７サニーベル・リノール ・コー） １０３６ ＠発 明 者 マイケル・シイ・ミラデシオスキー アメリカ合衆国ユタ・ソルト・ レイク・シティ−・モーニング スター・ドライブ３９６５ ９発 明 者 イエフイ・ビルツアー アメリカ合衆国カリフォルニア 州９５００８キャンベル・バックナ ール・ロード１７５９ 手続補正帯 昭和５９年６月１９日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特 許 願 第
５９６６３号２、発明の名称 マ イ り ロ プ
ロ セ ッ サ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 自 発
ンサの一般的なプソロソク図、第２図は第１Ａおよび！
＠ＩＢ図のマイクロプロセッサのタイミング発注状６図
。第３図は第１Ａおよび１８図のマイクロプロセッサの
外部図であってマイクロプロセッへおよびから供給され
る外部信号を示す図、第４．第５．第６．第７．第８．
第９図は第１Ａ、ＷＳＩＢ、第３図に示された動作を理
解するために有効なタイミング図、第１０図は第１Ａお
よび第１Ｂ図に示されるマイクロプロセンサの一部のよ
り詳細なブロック図、第１１図は第１１Ａ、第１１Ｂの
配置を示す図、第１１Ａおよび第１１Ｂ図は第１Ａ、第
１Ｂ図に示されているマイクロプロセッサの部分のより
詳細なブロック図。 第１２図は第１Ａおよび第１Ｂ図に示されるマイクロプ
ロセッサの他の部分のより詳細なブロック図、第１３図
は第１３Ａおよびｆｆ１１３Ｂ図の配置を示す図、第１
３Ａおよび１３Ｂ図は第１Δおよび第１Ｂ図に示される
マイクロプロセッサのより詳細なブロンク図、第１４図
は第１２図のプロソり図の一部分の回路図、第１５図は
この発明に従うマイクロプロセッサを有する他のシステ
ムのブロック図、第１６図はこの発明に従うマイクロブ
ｔ’＋ ７＋Ｇ有するイカのシステムのブロック図、第
１７１９はこの発明に従うマイクロプロセッサを有する
（ものシステムのブロック図、第１８図は第１１Ｂ図に
示すマイクロプロセッサシステムの一部のプロ、り図、
第１９図は第１８図に示されたシステム部分図のより詳
細なブロック図である。 １０Ｂ・・・命令レジスタ、 １５０・・・マツ
ピング、 工５４・・・実行および有効アＩルス
、 １５ｂ・・・マルチプレクサ。 ］６２・・・マイクロコントロール記（９部。 １６４・・・マイクロプログラム、 １７４・・
・次アドレスレジスタ、 １８０・・・分岐ＰＬ
Ａ、 ２９０・・・タイミングアービトレーシ
ョン。 図面の浄ν）（内、−に１更なし） リ 々ノミシｎ ＦＩＧ、２ ＦＩＧ、 ４ ＦＩＧ、 ５ ＋ Ｓｏ ＩＳｒ ＋ Ｓｔ ＋ Ｓｓ
ｌ Ｓｏ ＋ Ｓ１＋ＦＩＧ、９ ４００ シ １４ 詠 レシク、 〜ｄＬ豐− 第１頁の続き ０発 明 者 ヘンリー・シイ・リン アメリカ合衆国テキサス７６１３３ フオート・ウオース・アシュフ オード３４０１ ９発 明 者 ダン・ウイルナイ アメリカ合衆国カリフォルニア 州９４０８７サニーベル・リノール ・コー） １０３６ ＠発 明 者 マイケル・シイ・ミラデシオスキー アメリカ合衆国ユタ・ソルト・ レイク・シティ−・モーニング スター・ドライブ３９６５ ９発 明 者 イエフイ・ビルツアー アメリカ合衆国カリフォルニア 州９５００８キャンベル・バックナ ール・ロード１７５９ 手続補正帯 昭和５９年６月１９日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特 許 願 第
５９６６３号２、発明の名称 マ イ り ロ プ
ロ セ ッ サ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 自 発
Claims (16)
- （１）外部に記憶されたプログラムを実行し２つのレベ
ルのパイプライン動作を与える制御要素を有してなるマ
イクロプロセンサであって、前記制御要素は： 命令を受は取りアドレスポインタを発生する手段と； マイクロアドレス位置に記憶されているマイクロ命令を
記憶するマイクロコード記憶手段であって、前記アドレ
スポインタを受は取りそして前記マイクロプロセンサの
動作を制御し、外部プログラムから可能であるときには
１次の外部プログラム命令をフェッチしそれをデコード
して現在のマイクロ命令シーケンスが完全に実行された
とき。 次のマイクロ命令シーケンスに対するアドレスポインタ
は前記マイクロコード記憶手段をアドレスするために待
機し外部プログラムからの次の命令がフェッチされそし
てデコーディングを待機しているように次の外部プログ
ラム命令をデコードするマイクロ命令シーケンスをそれ
らのポインタから発ヰするマイクロコード記憶手段を有
してなるマイクロプロセンサ。 - （２）演算動作を行うマイクロプロセッサであって各演
算動作は各動作に対して共通の複数の同一のマイクロ命
令を有し、各動作に対しては少なくとも１個の異なった
マイクロ命令を有し、このマイクロプロセッサに動作を
実行させ、同一のマスクに命令および異なったマイクロ
命令を記憶する第１の手段と各動作を特定するコードを
記憶する第２の手段と、前記第１の記憶手段からのマイ
クロ命令を受は取るために接続された動作を実行する手
段と、前記実行手段と前記第２記憶手段との間に接続さ
れた制御手段と、前記制御手段は前記第２の記憶手段か
ら与えられたコードに応答して異なったマイクロ命令の
１つを選択し供給されたコードに対応した動作の１つを
行うように異なったマイクロ命令のうちの１つを選択す
ることを特■とする特許請求の範囲第１項記載のマイク
ロコード、＋。 - （３）グイナミノクに再構成可能なパイプラインである
ことを特徴とし命令レジスタとマイクロコードアドレス
が前記命令レジスタからの命令を受は取るように接続さ
れ、マイクロコードアドレス記憶手段からのアドレスを
受は取るように接続されたラッチ手段と、前記ラッチ手
段は記憶モードにおいておよびトランスペアラントモー
ドにおいて動作され、前記ランチ手段に接続された手段
であって前記ランチ手段の動作のモードを制御する手段
と、アドレスを前記ラッチから受は取るために接続され
たマルチプレクサと、前記マルチプレクサからのアドレ
スを受は取るように接続されマイクロコードを記憶する
手段と、そしてマイクロコードから実行されるマイクロ
命令を記憶するためのレジスタと、前記マイクロ命令レ
ジスタは前記マイクロコード記憶手段からのマイクロ制
御ワードを受けるように接続され、前記マイクロ命令レ
ジスタは前記マイクロプロセッサを制御してなる特許請
求の範囲第１項記載のマイクロプロセッサ。 - （４）前記マイクロコードアドレスを記憶するための記
憶手段は、引き出されたオペランドマイクロルーチンに
対する実行マイクロルーチンとに対するマイクロコード
アドレスを含む２個の部分に形成されてなる特許請求の
範囲第１項記載のマイクロプロセッサ。 - （５）異なった種類の演算のために複数のマイクロコー
ドアドレスを含む単一のプログラマブルロジックアレイ
からなることを特徴とし、前記プログラマブルロジノク
アレイへ入力を加えるように接続された命令レジスタと
、前記入力を前記命令レジスタへ与えるように接続され
たマルチプレクサを有し、前記マルチプレクサは情報バ
スからおよび動作実行手段の出力から入力を受けてなる
ことを特徴とする特許請求の範囲第１項記載のマイクロ
プロセッサ。 - （６）第１の複数ビットにおける演算と仮数部と指数部
における浮動小数点演算との両方を行うものにおいて１
各々は第１の複数ビットよりも少ない複数のビットを有
してなり、異なった浮動小数点演算において用いられる
共通マイクロコードを記憶するマイクロコード記憶手段
を有し、アドレスを前記マイクロコード記憶手段へ与え
かつ前記マイクロコード命令に応答して前記マイクロプ
ロセッサにおいて浮動小数点演算型を示す信号をデータ
路へ供給するように接続されたプログラマブルロジンク
アレイを有し、前記データ路は仮数部における演算を実
行するとき指数部を与えることを選択的に禁止する手段
を含み、指数部の情報に応答し指数部におけるオーバー
フロー条件とアンダーフロー条件を示す手段を有し、前
記オーバーフローとアンダーフローを示す手段に応答し
て浮動小数点演算中に分岐命令を与える手段を有し。 正規化を示す出力を与える手段を有し、前記分岐命令を
与える手段はまた正規化出力に応答し、前記データ路に
おいてキャリーイン入力を仮数部の第２の複数ピントの
うちの最下位ビットに与えるために接続された手段を有
し、前記データ路は第２の複数のピントを仮数部と指数
部の両方においてシフトし回転するシフタを含み、前記
データ路に接続されたスティキイなフリップフロップを
含み、前記データ路において指数部の符号拡張情報に接
続される手段とからなる特許請求の範囲第１項記載のマ
イクロプロセッサ。 - （７）前記マイクロプロセッサにおいて命令の流れに列
するパイプライン路を含み、ｒ＆数の異なった入力から
のアドレスをマイクロコード記憶手段に与えるために接
続されたマイクロコードアドレスマルチプレクサを有し
、前記マイクロコード記憶手段はそのアドレスに応答し
てマイクロコードをマイクロコードレジスタに供給する
ために接続され、前記マイクロコードレジスタは分岐制
御情報を分岐制御手段に与えるために接続され、前記分
岐制御手段は前記マイクロプロセッサの外部から前記マ
イクロプロセッサの内部からそしてマイクロコードアド
レスプログラマブルロジックアレイから分岐条件入力を
受けとるように接続され。 前記マイクロコードアドレスプログラマプルロジツクア
レイはマイクロコードアドレスを前記マイクロコードア
ドレスマルチプレクサに供給するように接続され、前記
分岐制御手段は前記フイク０コードアドレスマルチプレ
クサの制御動作に接続されることを特徴とする特許請求
の範囲第１項記載のマイクロプロセッサ。 - （８）マイクロコードプログラマブルロジックアレイは
マイクロコードアドレスを引き出されたオペランド、引
き出されたアドレスマイクロルーチンアドレスランチお
よびエグゼキューションマイクロルーチンアドレスラン
チを介して前記マイクロコードアドレスマルチプレクサ
に供給し、前記分岐制御手段への分岐条件入力は前記ラ
ッチのいずれかがアドレスを前記マイクロコードアドレ
スマルチプレクサに供給するかを決定することを特徴と
する特許請求の範囲第７項記載のマイクロプロセッサ。 - （９）乗算を実行するマイクロプロセッサであって乗算
を実行する手段を有し、出力を前記乗算実行手段から受
は取るように接続された第１のシフト手段を有し、前記
第１のシフト手段は入力を前記乗算実行手段に供給する
ように接続された第１のレジスタに出力を加えるように
接続され１つの号イクルで２位置を移動することができ
るシフトレジスタと、前記シフトレジスタの２個の最下
位ビットと、前記演算実行手段との間に接続された乗算
制御手段を有し、第２のレジスタと前記乗算実行手段の
第１の入力との間にＰＢ続された第２のシフト手段を有
し、前記第２のシフト手段は前記乗算制御手段によって
制御され、前記第２のシフト手段から最上位ビットかつ
前記乗算実行手段への第２の入力の最上位ビットを受け
るように接続された補助乗算実行手段を有し、前記制御
手段からの制御入力を有し、及びオーバーフロー検出手
段からの制御入力を有し、前記オーバーフロー検出手段
は乗算実行手段からのキャリー人力と前記乗算実行手段
から最上位ビット出力を受けるように接続され、前記補
助乗算実行手段は入力を前記第１のシフト手段の２個の
最上位ビットに与えるように接続され、前記シフトレジ
スタの２個の最上位ビットは前記乗算実行手段からの出
力の２個の最上位ビットを受は取るように接続されてな
ることを特徴とするマイクロプロセッサ。 - （１０）前記第１のシフト手段のみがシフトするとき、
前記第１のシフト手段の２個の最上位ビットは第１の排
他的論理オアゲートが与えられ、前記ｆｆ１ｌの論理オ
アゲートは入力として前記乗算実行手段によって発生さ
れたオーバーフロー信号ト。 前記乗算実行手段の最上位ピントとを受は取る特許請求
の範囲第９項記載のマイクロプロセンサ。 - （１１）前記第１と第２のシフト手段がシフトするとき
、前記第１のシフト手段の下位から２番目のビットは前
記補助乗算実行手段の出力によって与えられ、前記第１
のシフト手段の最上位ビットは第１の排他的論理オアゲ
ートの出力によって与えられ１その１つの入力は補助乗
算実行手段の出力であり１その第２の入力は第２の排他
的論理オアゲートによって与えられ、その１つの入力は
前記乗算実行手段の最上位段からのキャリー出方信号で
あり、その第２の入力は補助乗算実行手段の最上位段か
らのキャリー出力信号であり、その第２の入力は前記補
助乗算実行手段のキャリー出力信号であることを特徴と
する特許請求の範囲第９項記載のマイクロプロセッサ。 - （１２）複数の定数を使う情報について演算を行うマイ
クロプロセッサであって、その／ｉｉ５箆を実行する手
段と、複数の定数よりも少ない数の定数を記憶する手段
と、前記記憶手段からの定数を受は取るように接続され
たシフト手段と、前記シフト手段に接続されたマスク手
段と、前記マスク手段とシフト手段が前記記憶手段のう
ちの前記定数の１つから複数の定数のうちの１つを生じ
るために共に動作する前記マスクと前記シフト手段とか
らなるマイクロプロセッサ。 - （１３）パイプラインの組となる可変長命令に基づいて
情報の演算を実行するマイクロプロセッサであって、演
算を実行する手段と、フェッチされるべきタイプの命令
を定義する１部分を含む前記演算実行手段に対するマイ
クロ命令、所定の条件下で動作の実行を終了する手段、
フェッチされるべき命令のアドレスを記憶するための前
記演算実行手段に接続された命令カウンタ、前記終了手
段によって命令実行が終了するとき前記動作実行手段へ
入力を与えるためにマイクロ命令の命令タイプ決定部分
に応答して前記命令カウンタのアドレスを前記終了した
命令のそれに關整するための手段とを有してなるマイク
ロプロセフ＋。 - （１４）前記命令カウンタのアドレスは前記命令カウン
タのアドレスから特定部分を差し引くことによって調整
される特許請求の範囲第１３項記載のマイクロプロセン
サ。 - （１５）共通バスに並列に接続された複数のシステムユ
ニットと、前記システムユニットによってアクセスされ
る共通バスに接続されるメモリと、前記バス許可信号を
前記システムユニットの選択された１つに与えるために
前記システムユニットの１つに接続されたバスアービタ
と、各システムユニットはバス要求信号を各バスアービ
タに与エル手段を含んでなり、バス許可信号の存在に応
答する手段と、バスロック信号で前記シスチムニニット
の少な（とも他の１つに与える手段と、バスロック信号
の存在に応答する手段と、前記バス許可信号の存在に応
答する手段と前記バスロック信号の不存在に応答する手
段との各々は前記システムユニットの複数のうちの１つ
によってバスサイクルを開始するように共に動作してな
るマイクロプロセッサ。 - （１６）マスクとイネーブル論理回路に接続されたベン
ディング割り込みレジスタと、前記マスク及びイネーブ
ル論理回路の出力が優先エンコーダに接続され、前記優
先エンコーダは最高優先割り込み値を前記ベンディング
割り込みレジスタに加えられる割り込み要求に応答して
割り込みランチに与えるように接続され、前記割り込み
ランチは装置の現在の状態が記憶されているメモリアド
レスを発生するためランチ出力を与えるように接続され
た１ピント上位のピントへ出力を供給するためにそれぞ
れ接続された複数のビットを有してなることを特徴とす
るマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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ID=23910425
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Country Status (3)
| Country | Link |
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| US (1) | US4573118A (ja) |
| EP (1) | EP0124402A2 (ja) |
| JP (1) | JPS59229648A (ja) |
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