JPS59224925A

JPS59224925A - 半導体集積回路

Info

Publication number: JPS59224925A
Application number: JP58099658A
Authority: JP
Inventors: Yasuharu Nagayama; 長山　安治
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-06-03
Filing date: 1983-06-03
Publication date: 1984-12-17
Anticipated expiration: 2009-02-23
Also published as: JPH0614613B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はＭＯ８型電界効果トランジスタ（以下ＭＯ８
）ランジスタと言う）を用いた半導体集積回路に関する
ものである。

〔従来技術〕

ダイナミックＭＯ８ＲＡＭは現在６４に面ＲＡＭの量産
、２５６（Ｄ）ＲＡＭ、の開発が行なわれているが、１
６　Ｋ（Ｄ）ＲＡＭに比べて、最近のＤＲＡＭでは電源
電圧は１２Ｖから５ｖへ昇以下に低減されている。これ
は単一電源化とＴＴＬ互換性のため、５ｖ単一電源に決
定されたためである。また、一般にＭＯ８型集積回路は
電源電圧が高くなると、基本回路の遅延時間は減少し、
高速化が達成し易くなるが、上述した外的要因による低
電圧化は回路の高速化を達成するためには、大きな負担
となっている。また、高速化を達成するための対策とし
ては電圧を高く設定すること以外に、ゲートの短チャン
ネル化によるコンダクタンスの増大、しきい値電圧の低
下によるコンダクタンスの増大があり、特に短チャンネ
ル化によるコンダクタンスの増大は微細加工技術の発展
と相まって、非常に重要となってきた。また、これらの
微細加工技術の発展と共に高速化の重要な技術課題は配
線の低抵抗化である。また、デユーバード（Ｄｅｕｖａ
ｒｄ）らによって提案されたスケーリング則でも、微細
化によって、配線抵抗がスケールダウンされ々いための
ＣＲ時定数の悪化が指摘されているが、トランジスタ特
性の向上と配線抵抗の増大は高速化にとって大きな矛盾
を含んでいる。

第１図は従来のダイナミックＭＯ８ＲＡＭを示す概略構
成図である。同図において、（１）は外部信号（Ｅｘｔ
ｓｅｌｏｃｋ）が入力するクロック入力端子、（２ａ）
〜（２ｎ）はこの外部信号の入力によって動作し、それ
ぞれφ。信号を出力するｎ段の第１〜第ｎのφ、クロッ
ク発生回路、（３）は第２図（、）に示す駆動信号φ、
を出力するφ１信号発生回路、（４）は第２図（ｂ）に
示す駆動信号φ、を出力するφ、信号発生回路、（５）
は第２図（ｃ）に示す駆動信号φ３を出力するφ、信号
発生回路、（６）は第２図（ｄ）に示す駆動信号φ４を
出力するφ４信号発生回路、（７）は第２図（ｃ）に示
す駆動信号φ、を出力するφ、信号発生回路、（８）は
メモリアレイ、（９ａ）〜（９ｆ）はそれぞれ抵抗値Ｒ
１〜Ｒ６の抵抗、（１ｏａ）〜（１０ｇ）ハコンデンサ
、αυはセンスアンプ回路、（１２ｍ）および（１２ｂ
）はトランジスタである。

なお、前記抵抗（９ｂ）＞、ｔび（９ｄ）はビット線抵
抗、前記コンデンサ（ＩＯＣ）および（１０ｄ）はビッ
ト線容量を示す。また、φ６は第２図Ｃｆ）に示す駆動
信号である。

次に上記構成による半導体集積回路の動作について説明
する。まず、前記駆動信号へは次段のφ２信号発生回路
（４）のトリガ信号として使用されるばかりでなく、メ
モリアレイ（８）を駆動する信号（ワード線駆動信号）
として働く。しかし、この駆動信号φ、はトリガとして
働く次段のφ２信号発生回路（４）へ小さな遅延で伝達
されるが、メモリアレイ（８）へ入力される内部駆動信
号φ＋ａ（第２図（、）参照）は抵抗（９ａ）粧びコン
デンサ（１０ａ）により遅延が生じる。このため、周辺
回路は短チャンネルＭＯ８Ｔを用いることによって、高
速化が達成できるが、配線抵抗により、メモリアレイ（
８）の遅延とのマツチングが悪くなる。また、ビット線
抵抗（９ｂ）およびビット線容量（１０ｃ）による遅延
を保証したうえで、φ２信号発生回路（４）を活性化し
、駆動信号φ、（センスアンプ回路αυの駆動信号）を
発生させる必要がある。しかも、駆動信号φ、において
も、抵抗（９ｃ）およびコンデンサ（１０ｂ）ため、遅
延をおこし、センスアンプ回路（１１）のラッチ時間を
遅くする現象が起る。一方、φ３信号発生回路（５）は
駆動信号φ、によシ、信号遅延なしに駆動できるため、
ここでも周辺回路とメモリアレイ（８）とのミス・マツ
チングが生じる。次に、メモリアレイ（８）から周辺回
路へメモリセルの記憶情報を取シ出すための駆動信号φ
３を発生させる必要があり、駆■ 動信号φ、をトリガとして、駆動信号φ３（１０コント
ロール信号）を発生させる。このときも、ビット線抵抗
（９ｄ）とビット線容量（１０ｄ）による信号遅延を起
こすと共に、駆動信号φ３においても、抵抗（９ｅ）お
よび容量（１０ｅ）のため、内部駆動信号φＳｍ　　（
第２図（ｃ）参照）の遅延を生じる。また、メモリセル
からの出力信号においても、抵抗（９ｆ）や容量（１０
ｆ）のため、信号遅延をおこし、駆動信号φ４　と駆動
信号φ、との間でもミス・マツチングを起し易くなる。

このミス・マツチングの現象は電源電圧に対して、敏感
に表われる。例えばＭＯ８Ｔが５極管（飽和領域）で動
作している場合にはこのＭＯ８Ｔのコンダクタンスは下
記（１）式で簡単に表わすことができる。

ｇｍｚ　β（ｖａ−Ｖｔｈ）　　　　　　（１）吹がっ
て、ｇｍはＶＧにほけ比例して増し、また、短チャンネ
ル化することによって（βが増大する）ｇ□は大きくな
る。また、抵抗（９ａ）〜（９ｆ）の抵抗値（Ｒ１）〜
（Ｒ６）は下記（２）式で表わすことができる。

Ｒ＝ρ・ｔ（２）ただし、ρはシート抵抗値、ｔは長さを示す。

したがって、抵抗値Ｒを小さくするためにはρの低減と
ｔの減少を必要とするが、ｔの減少はメモリアレイ容量
、すなわち、メモリの集積密度が増すと低減は難かしく
なシ、ρの低減が重要となる。

しかし、とのρの低減は材料自身の問題となるので、高
集積化されたＬＳＩでは難かしく、特に拡散層の抵抗の
低減はＭＯ８Ｔの特性のかね合いから困離になってきた
。したがって、ＭＯ８Ｔのコンダクタンスｇ。の低減と
抵抗Ｒの増大化もしくは一定化は顕しく、周辺回路とメ
モリアレイ（８）のミス・マツチングを増大させること
になる。第３図はタイミングの電圧依存性を示す図であ
り、縦軸に電源電圧Ｖｃｃ、横軸に時間ｔをとったとき
のミス・マツチングの様子を電源電圧依存性として示し
たものである。

例えば電源電圧Ｖｃｅがｖｌのとき、駆動信号φ１はｔ
２で、駆動信号φ３はｔ６で、駆動信号φ４はｔ８で、
駆動信号φ６はｔ７でそれぞれ発生するが、電源電圧Ｖ
ｃｃが上昇し、ｖ、　（ただし、Ｖｌ＞Ｖｌ）のとき、
駆動信号φ１は１．で、駆動信号φ３はｔ３で駆動信号
φ４はｔ４で、駆動信号φ６はｔ５でそれ゛ぞれ発生す
るため、駆動信号φ４およびφ６の発生時間が逆転する
。さらに、電源電圧ＶＣＣがＶ、のときには駆動信号φ
３から駆動信号φ４の間の時間はΔ１．あるが、電源電
圧Ｖｃｃがｖ２に上昇すると、φ４信号発生回路（７）
の性能だけで決まる遅延時間のため、駆動信号φ３から
駆動信号φ４の間の時間は非常に小さな遅延時間である
Δｔ２になる。

しかし、駆動信号φ６は電源電圧に依存しない抵抗体の
遅延のため、時間Δｔ２より更にΔｔ３遅れて発生する
ことになり、駆動信号φ４　と駆動信号φ６が電源電圧
Ｖ、とｖ２で逆転してしまう。この場合、明らかに、電
源電圧ｖ２においては回路上の不具合が生じることにな
る。これはミス・マツチングを定性的に説明するには下
記（３）式によると判かり易い。

すなわち、第１項は信号回路のトランジスタのコンダク
タンスによる抵抗成分、第２項が配線抵抗による抵抗成
分である。したがって、信号回路の合計の出力インピー
ダンスは（３）式で示すことができる。第１項が電源に
依存するが、第２項は電源に依存しない。そのため、駆
動信号φ４および駆動信号φ６の信号発生の時間の逆転
が発生していると考えるととができる。上述のことをｆ
４４図に示す信号発生回路を用いて更に説明する。この
第４図において、（１３ａ）〜（１３ｇ）はＭＯＳ　）
ランジスタ、（１４ａ）は第５図（ｂ）に示すφ１１信
号が送られる信号線、（１４ｂ）は第５図（、）に示す
礼信号が送られる信号線、ＯＱは第５図（ｃ）に示すφ
Ｉ２信号が出力する信号線、（ｔｌ１９はコンデンサで
ある。次に、上記構成による信号発生回路の動作につい
て第５図（、）〜第５図（ｃ）を参照して説明する。ま
ず、時刻型。

において、ＭＯＳトランジスタ（１３ａ）のゲートには
第５図（ｂ）に示す低レベルのφ３．信号が入力するた
め、このＭＯＳ）ランジスタ（１３，）がオフ状態にな
る一方、ＭＯＳ）ランジスタ（１３ｂ）および（１３Ｃ
）のゲートには第５図（、）に示す高レベルのＬ〒倍信
号入力するため、このＭＯＳ）ランジスタ（１３ｂ）お
よび（１３ｃ）がオン状態となる。このため、ノードＮ
。

は放電されており、ノードＮ、はプリチャージされる。

この状態で、時刻ｔ、になると、第５図（、）に示すよ
うに、叶信号が低レベルになり、第５図（ｂ）に示すφ
ＩＩ信号が高レベルになるため、ＭＯＳトランジスタ（
１３ａ）および（１３ｅ）が共にオン状態に々す、ＭＯ
Ｓ）ランジスタ（１３ｂ）および（１３Ｃ）が共にオフ
状態になる。このため、ノードＮ１およびＮ、が充電さ
れる。このため、ｖｒｏｓトランジスタ（１３ｄ）およ
び（１３ｆ）が共に亀オン〃となり、ノードＮ、が放電
されるが、ノードＮ４すなわちφ、。

信号が第５図（ｃ）に示すように高レベルとなる。この
ように、φ、倍信号入力からφ、２信号の立上がりまで
の時間はＭＯＳ）ランジスタ（１，３ａ）および（１３
ｄ）のコンダクタンスで制御される。すなわち、前記（
３）式の第１項に相当する抵抗成分で制御される０上述したように、従来の半導体集積回路では第４図に示
す信号発生回路で説明するように、φＩＩ信号からφ１
２１００発生時間の制御をＭＯＳトランジスタのコンダ
クタンスでのみ制御するため、電圧依存性が大きくなり
、上述したように周辺回路とメモリアレイ間のミスマツ
チングを起す可能性が大きくなる欠点があった。

〔発明の概要〕

したがって、この発明の目的は電源電圧を変えた場合の
周辺回路とメモリアレイの遅延のミスマツチングによっ
て発生する回路上の不具合を保証することができる半導
体集積回路を提供するものである。

このような目的を達成するため、この発明は回路上の抵
抗挿入可能位置に抵抗性デバイスを選択的に挿入し、所
望個所のインピーダンスを増加させることによって、所
望個所の充電時間の電圧依存性を小さくするものであり
、以下実施例を用いて詳細に説明する。

〔発明の実施例〕

第６図はこの発明に係る半導体集積回路の一実施例を示
す回路図であり、詳しくは信号発生回路の一例を示す回
路図である。同図において、（ｌηは一端がノードＮ２
に接続され、他端がＭＯＳトランジスタ（１３ｄ）のド
レインに接続された抵抗である。

次に、上記構成による信号発生回路の動作について説明
する。ここで、例えば電源電圧Ｖｃ　ｃ　＝　５Ｖにお
けるノードＮ、とＧＮＤ間のインピーダンスを約１３０
０Ωに設定したとき、インピーダンスのＶｃｃ　　依存
性は第７図の曲線Ａで示すことができる。この曲線Ａか
ら、インピーダンスの電圧依存性が非常に低減されてい
ることがわかる。この場合、ＭＯＳトランジスタ（１３
ｄ）のサイズとしてＬ＝３μｍのときＷ＝４０μｍ、抵
抗面のサイズとして、ｔ＝８０ｆｉｍ、Ｗ＝４μｍ、ρ
３＝５０Ωである。

なお、従来の第４図に示す信号発生回路におけるインピ
ーダンスのＶＣＣ依存性は第７図の曲線Ｂで示すように
、電源電圧ｖｅｃに対して非常に依存性の大きな回路構
成であることがわかる。この場合、ＭＯＳト＞ンジスタ
（１３ｄ）はＬ＝３／１ｔｒｎ　で約Ｗ−１０μｍに相
当する大きさである。このように、第６図に示す信号発
生回路ではノードＮ２とＧＮＤ間のインピーダンスの電
圧依存性を小さくできるので、φ目信号から１信号の発
生までの遅延時間の電圧依存性を小さくすることができ
る。したがって、例えば第１図に示すダイナミックＭＯ
８ＲＡＭのφ４信号発生回路（６）に、この第６図に示
す信号発生回路を用いると、第３図で説明したような、
φ４信号とφ６信号の信号発生時間の電圧による逆転現
象を解消することができる。したがって、周辺回路とメ
モリセルアレイの遅延時間のミスマツチングを防止する
ことができ、ダイナミックＭＯ８ＲＡＭの動作マージン
を向上させることができる。

なお、上述の実施例では抵抗αηをノードＮ２とＭＯＳ
トランジスタ（１３ａ）のドレインとの間に挿入したが
、とれに限定せず、電源電圧ＶＣＣとＭＯＳトランジス
タ（１３ａ）のドレイ／との間に挿入しても、同様の効
果を発揮させることができる。このときには電源電圧ｖ
ｃＣとノードＮ１間のインピーダンスを増大させ、ノー
ドＮｌの充電時間の電圧依存性を小さくすることができ
る。また、前記抵抗ａ？）を他の位置に挿入してもよい
ことはもちろんである。

第８図は第６図に示す信号発生回路の他の実施例を示す
回路図である。同図において、（１８ａ）〜（１８ｆ）
はφ１．信号とφ１ｓ信号の立上がり時間の電圧依存性
を小さくするための挿入可能な抵抗位置であり、第６図
では抵抗位置（１８ｄ）に抵抗ａ？）を挿入した場合を
示す。また、（１９ａ）〜（１９ｄ）はφ。

信号からφ、倍信号立上がυ時間の電圧依存性を小さく
するための挿入可能な抵抗位置である。

なお、抵抗位置（１８ｃ）および（１８ｆ）はφ、倍信
号らφ１．信号の立上がり時間の電圧依存性を小さくす
ることができる抵抗挿入可能な位置である。また、抵抗
位置（１８ｃ）および（１８ｆ）は立ち上がりおよび立
ち下がり共に電圧依存性を小さくすることができるが、
一方だけを行ないたい場合、例えば立ち上がシ時には抵
抗位置（１８ａ）、（ｌｓｂ）、（１ｓｄ）および（１
８ｅ）に抵抗を挿入し、立ち下がり時には（１９ｍ）〜
０９ｄ）に抵抗を挿入する必要がある。また、ＭＯ８Ｉ
−ランジスタのソース端に抵抗を挿入する場合には（例
えば抵抗位置（１８ｅ）のとき）ＭＯＳトランジスタ（
１３ｄ）に対するソース電位が高くなるので、遅延時間
の調整には十分注意する必要がある。また、上述の説明
では抵抗位置（ｉｓａ）〜（１８ｆ）Ｔｈよび（１９ｍ
）〜（１９ｄ）に抵抗を挿入した場合を示したが、デプ
レッションＭＯＳトランジスタ、ゲート電圧を一定電圧
とした負荷ＭＯＳトランジスタなどのデバイスを用いて
亀よいことはもちろんである。

〔発明の効果〕

以上詳細に説明したように１この発明に係る半導体集積
回路によれば回路上の各部のインピーダンスの電源電圧
依存性を非常に低減するととができ、各信号間の発生の
遅延時間の電圧依存性を小さくすることができるので、
周辺回路とメモリアレイの遅延によるミスマツチングを
なくすことができる効果がある。

【図面の簡単な説明】

第１図は従来のダイナミックＭＯ８ＲＡＭを示す概略構
成図、第２図（、）〜第２図（ｆ）は第１図の各部の波
形を示す図、第３図は第１図の動作を説明するための図
、第４図は第１図における信号発生回路を示す回路図、
第５図（、）〜第５図（ｃ）は第４図の各部の波形を示
す図、第６図はこの発明に係る半導体集積回路の一実施
例を示す回路図、第７図は第４図および第６図の回路に
おけるインピーダンスの電圧依存性を示す図、第８図は
この発明に係る半導体集積回路の他の実施例を示す回路
図である。（１）・・・・クロック入力端子、（２ａ）〜（２ｎ）
・・・・第１〜第ｎのφ１クロック発生回路、（３）・
・・・φ、信号発生回路、（４）・・・・φ、信号発生
回路、（５）・・・・φ、信号発生回路、（６）・・・
・φ４信号発生回路、（７）・・・・φ、信号発生回路
、（８）・・・・メモリアレイ、（９ａ）〜（９ｆ）・
・・・抵抗、（１０ａ）〜（ｉｏｇ）−＊・・コンデン
サ、αυ＠１・センスアンプ回路、（１２ａ）および（
１２ｂ）・・・・トランジスタ、（１３ａ）〜（１３ｇ
）・・・・Ｍｏｓトランジスタ、（１４ａ）、（１４ｂ
）オヨヒａ最・・・・信号線、ａｅ・・・・コンデンサ
、αＤ・・・・抵抗、（１８ａ）〜（１８ｆ）および（
１９ａ）〜（１９ｄ）・・・・抵抗位置。なお、同一符号は同一または相当部分を示す。代理人　　大　岩　増　雄セ１（今　　　　水へ　　　　＾　　　へＯｆ）　　　　　　ｖ（）　　　　　　　　−ノ　　　　　　　＼Ｉ□へ□へ
へ□ Ｃ３ｆｌ　　　Ｏｖ　　Φ　　。 −ノ　　　　−ノ　　　　−ノ　　　−ノ　　　−ノ　
　　−ノ（八）ＤＤΔ 餠８図 φ１゜手続補正書（自発）昭和５８年′°イ四ｒ疏特許庁長官殿１、事件の表示　　　特願昭５８−９９６５８号２、発
明の名称　　　半導体集積回路３、補正をする者代表者片由仁へ部４、代理人（Ｄｅｕｖａｒｄ　）　Ｊを［ディナート（Ｄｅｎｎａ
ｒｄ）　Ｊと補正する。（２）同書第６頁第９行のｒＲ＝ρ・ｔ」をｒＲ＝Ｐ−
２７ｗ」と補正する。（３）同書同頁第１０行の「〜ｔは長さ」の後に「、Ｗ
は幅」を加入する。以上１２０−

Claims

【特許請求の範囲】

（１）ダイナミック・インバータ回路を有する信号発生
回路などの半導体集積回路において、回路上の抵抗挿入
可能位置に抵抗性デバイスを選択的に挿入し、所望個所
のインピーダンスを増加させることによって、所望個所
の充電時間の電圧依存性を小さくすることを特徴とする
半導体集積回路。。
（２）前記抵抗性デバイスはポリシリコン、拡散層によ
って形成されることを特徴とする特許請求の範囲第１項
記載の半導体集積回路。