JPS5922469A - 遅延検波回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、受信変調波の搬送波周波数変動に応じて遅延
時間が変化する遅延器を有する遅延検波回路に関するも
のである。

（背景技術） 第１図は従来の遅延検波回路のブロック構成図であり、
■は受信変調波入力端子、２は遅延時間可変遅延器、３
は乗算器、４は位相誤差検出回路、５は遅延時間制御回
路、６は検波出力端子である。

検波すべき受信変調波の搬送波に周波数変動が存在する
と位相誤差が生じたと同じ効果をもたらすため、検波出
力に劣化が生じる。この劣化を防ぐため、従来の遅延検
波回路では受信搬送波の周波数変動に対応して遅延器の
遅延時間を変化させ、周波数変動に伴なって生じる位相
誤差を補償している。づ−なわち、第１図の２の遅延器
を経由した変調波と２の遅延器を経由しない変調波とを
３の乗算器で乗算し、その出力を４の位相誤差検出回路
に入力して第１図のａ点とｂ点の位相誤差を検出し、こ
の位相誤差が０または２πの整数倍となるように２の遅
延器の遅延時間を制御する。この結果、変調波の搬送波
周波数／（１）と遅延器の遅延時間τ（１１の間には次
式が成立する。

２π−ｆ（ｔ）・τ（ｔｌ　＝　２π、　Ｒｏ・−・・
−（１１ここで、ｆ（ｔ）　−ｆ、＋Δｆ（ｔｌ（ｆ、
　：搬送波の中心周波数）、τ（ｔ）＝τ０−Δτ（ｔ
）（τ０：正規の遅延時間）、ｔは時間、Ｒｏは遅延器
の遅延時間内に存在する搬送波の波数で几。＝　ｆｏ　
／　、ｆｃ　、ｆｃは信号伝送速度である。式（１）よ
り、遅延器の遅延時間変動量Δτ（１）は次式により求
められる。

・・・・・・（２） 式（２）に示すように、従来の遅延検波回路では受信搬
送波の周波数変動量はΔｆ（ｔ）にほぼ比例して遅延器
の遅延時間が変化してし°まうため、第２図（１例とし
て１ピツト遅延の場合）に示す如く、参照タイムスロッ
トのデータ信号（遅延器を通過した変調波のデータ信号
）と被参照タイムスロットのデータ信号（遅延器を通過
しない変調波のデータ信号〕との間にデータ信号境界点
での時間ズレが生じる。この時間ズレは受信ｊ般送波の
周波数変動量にほぼ比例して増大し、杓号誤り率を劣化
させる欠点があった。なお第２図で（１）は第１図の（
ａ）点でのデータ信号、（２）は遅延量を規定Ｉｌに固
定した場合の第１図の（ｂ）点でのデータ信号、（３）
は遅延量を制御した場合の（ｂ）点でのデータ信号、（
４）は遅延量が固定の場合の（Ｃ）点のデータ信号、（
５）は遅延量を制御１した場合のｆＣ１点のデータ信号
を示し、又Δは時間ズレな示す。

（発明の課題） 本発明はこの欠点を解決することを目的とし、受信変調
波の周波数変動量に伴なって増減する遅延器の遅延時間
をある一定値以上増減させることな（、受信変調波の大
きな周波数変動量に伴なって生じる位相誤差を補償する
もので、その特徴は入力端子と、該端子のディジタル変
調信号波を遅延させる可変遅延器と、可変遅延器の出力
と入力端子の信号との乗算を行なう手段と、その出力に
接続される出力端子と、出力端子における位相誤差を検
出する位相誤差検出回路と、検出された位相誤差に従っ
て可変遅延器の遅延量を制御する遅延時間制御回路とを
有する遅延検波回路において、受信変調波の周波数変動
量に応じて前記位相誤差検出回路の出力に±２ｍπ（ｍ
はＯをふ（む整数）の位相量を加算して前記遅延時間制
御回路に印加する手段がもうけられるごとき遅延検波回
路にある。

（発明の構成および作用） 第３図は本発明の実施例のブロック構成図であり、第４
図は第３図の動作を説明するための説明図である。第３
図において、３１は変調波入力端子、３２は遅延時間可
変遅延器、３３は乗算器、３４は位相誤差検出回路、３
５は遅延時間制御回路、３６は周波数変動検出および位
相偏移推定回路、３７は定数値選択回路、３８は加算器
、３９は検波出力端子である。

第３図が従来の遅延検波回路のブロック構成図の第１図
と異なる点は第３図の破線で囲まれた部分が付加されて
いる点にある。従って、この破線で囲まれた部分の回路
動作を説明する。

（１）　　まず、回路３６では、３５の遅延時間制御回
路出力を入力して遅延器の遅延時間τ（１）を検出し、
式（１）を変形して得られる次の関係式、Δｆ（ｔ）＝
也／τ（ｔ）　−ｆ。　　　　・・・・・・（３）によ
りΔｆ（ｔ）を得る。

（１１）つぎに、回路３６ではさらに、次式により正規
の遅延時間τ。からの位相偏移Ｘを算出１−る。

＝２π・τ。・Δｆ（ｔ） ここで、式（４）の武装形には２πτｏ　ｆｏ　＝　２
　πＲｏ。

２πτ（１）・（ｆｏ＋Δｆ（ｔ）　）　＝　２　πＲ
ｏ　　の関係式を使用シた。

（ｉｆｆ）　　回路３７では、回路３６の出力値Ｘに応
じて定数値０．＋２π、−２πの位相を選択する。すな
わち、Ｘ〉πのとき一２πを、Ｘく一πのとき＋２πを
、−π＜Ｘ＜πのときＯを選択する。

（１ｖ）回路３８では、回路３７の出力値と回路３４の
出力値を加算する。この結果を３５の回路に入力して３
２の遅延器の遅延時間を制御する。

つぎに、この一連の動作を第４図を用いて説明する。第
４−図において、曲線ａばＸ＝２π・τ。・Δｆ（１）
、曲線ｌ）はＸ＝２πτｏΔｆ（ｔ）＋２ｙｒ、曲線ｃ
はＸ＝２πΔｆ（１１−２πを示したものである。ここ
で、Δｆ（ｔ）が０かも徐々に増加していく場合を考え
る。

ＸはΔｆ（ｔ）の増加に伴なって原点から曲線ａに沿つ
達し、ｐ点に至る時、第３図の３８の加算器に＋２πが
加算されて、Ｘはｐ点から１点に切替えられる。

すなわち、ｐ点の位相偏移−πがら１点の位相偏移πと
なるように遅延器の遅延時間の設定が変更さτ（１）・
が減少することがなくなる。一方、Δｆ（ｔ）が負の方
向に増加する場合にも、同様に第４図のｐ′点以上にτ
（ｔｌが増加することがなくなる。

このように、第３図の破線内の回路は、受信搬送波の周
波数変動の増大に伴なって変化する遅延器の遅延時間が
、ある一定値以上変化しないように、すなわち位相偏移
Ｘが−πからπの範囲外に免税しないように制御する機
能を有する。

第５図は本発明の具体的実施例である。ここでは、遅延
器としてシフトレジスタの段数を可変と１−る回路を対
象とする。第５図において、５Ｊは変調波入力端子、５
２は固定段数シフトレジスタ、５３は同相成分用の可変
段数シフトレジスタ、５４は直交成分用の用度段数シフ
トレジスタ、５５　、５６はシフトレジスタの段数値を
保持するランチ回路、５７゜５８　、５９　、６０は排
他的論理和回路、ｆ）ｌ　、　６２はＡＮＤ回路、６３
　、６４　、６５はカウンタ回路、６６はディジタル演
算回路（マイクロコンピュータ）、６７はシフトレジス
タの転送りロック入力端子、６８は識別データの入力端
子、６９はカウンタのザングルクロノク入力端子、７０
はカウンタの積算周期入力端子、７１は検波出力端子、
７２は固定遅延器である。また、第６図は第５図の動作
を説明するだめの波形図である。

第６図で（ａ）〜（ｌＯの波形は以下のとおりであり、
変調データの変換点はＣで示されろ。

以下余白 第５図において、これを動作するには６６のマイクロコ
ンピュータから５５　、５６のラッチ回路の初期値を設
定する。次に５１の信号入力端子より入力した信号は、
５２．５３　、５７により遅延検波され、第６図（Ｃ）
に示すような波形が得られる。５７の検波出力から搬送
波周波数変動に起因して生じる位相誤差を検出するため
、端子７１の検波出力を識別したデータ信号を端子６８
に入力する。ここで、遅延器７２は５７の出力と端子６
８に入力する識別データとの時間合わせを行うために使
用する。なお、端子６８に識別データを入力する理由は
第６図（Ｃ）に示すような第５図の５７の出力から、第
６図（ｅ）に示す波形とするためであり、これによって
変調データから位相誤差の情報を検出することができる
。回路６１の出力波形の例を第６図σ）に示す。このパ
ルス列を６３のカウンタで積算し、この計数値と第６図
（ｇｌに示す６４のカウンタの計数値で除算することに
より、位相誤差θ３を算出することができる。全く同様
に、５４の直交成分用の可変段数シフトレジスタを経た
信号も遅延検波され、第５図の６２の出力に第６図（ｋ
）に示すような波形が得られる。このパルス列を６５の
カウンタで積算し、６４のカウンタ割数値で除算するこ
とにより位相誤差θ。を算出することかでθ０＝π×−
（ラジアン）である。ただし・ａ　、　ｌ）　。

Ｃは各々カウンタ６３　、６４　、６５の積算値であり
、０くＯａくπ、０くθ。〈πである。また、θ３の符
号は直交成分の位相誤差θ。から導出できろ。っまり、
第６図び）　、　（ｇ）　、　（１１）より０８の符号
はｓｉｇｎ（θ。−π／２）で与えられる。ただしｓｉ
ｇｎは変数の正負および０により±１，０を与える関数
である。

６６のディジタル演算回路では、カウンタ６３　、６４
　。

６５の出力から位相誤差θ＝　ｓｉｇｎ（θ。−π／２
）・θ８を算出し、さらに第３図の説明で示した式（４
）の演算を行って得られる正規の遅延時間における位相
偏移Ｘを算出し、これらを加算した出力で遅延器の遅延
時間を制御する。これら一連の演算はマイクロプロセッ
サを実時間で動作させて実現することができる。

（発明の効果） 以上説明したように、本発明は受信変調波の周に相当す
る遅延時間を変化しているため、遅延器の遅延時間変化
をある一定値以上増減させることなく位相誤差を補償で
きる。これによって、位相誤差補償にともなって生じる
検波出力に現われるデータ信号境界の時間ズレを低減す
ることができるので、誤り率特性の劣化を防止できる。

また、本発明では遅延量の変化分を最小限にととめる効
果を有していることから可変段数シフトレジスタの段数
も節約できる。しかも、実施例に示すように、変調波周
波数の変動による位相誤差の検出から遅延量の設定まで
も全ディジタル回路で実現できるため、ＬＳＩ化も容易
である。

【図面の簡単な説明】

第１図は従来の遅延時間可変遅延検波回路のブロック構
成図、第２図は遅延時間を変化させた場合に生じる時間
ズレの説明図、第３図は本発明の実施例のブロック構成
図、第４図は搬送波周波数変動量と位相偏移の関係を示
した図、第５図は本発明の具体的実施例、第６図は第５
図の動作を説明するための波形図である。 ■・・・受信変調波入力端子・ ２・・・遅延時間可変遅延器、３・・・乗舞、器、４・
・・位相誤差検出回路、５−遅延時間制御回路、６・・
・検波出力端子、　　３１・・・没調波入力端子、３２
・・・遅延時間可変遅延器、３３・・・乗算器、；３４
・・・位相誤差検出回路、３５・・・遅延時間制御回路
、３６・・・周波数変動検出および位相偏移推定回路、
３７・・・定数値選択回路、　３８・・・加算器、３９
・・・検波出力端子、　　５１・・・変調波入力端子、
５２・・・固定段数シフトレジスタ、 ５３・・・同相成分用の可変段数シフトレジスタ、５４
・・・直交成分用の可変段数シフトレジスタ、５５．５
６・・・ラッチ回路、 ５８　、５９　、６０・・・排他的論理和回路、６１　
、６２・・・ＡＮＤ回路、６３　、６４　、６５・・・
カウンタ回路、６６・・・ディジタル演算回路、 ６７・・・シフトレジスタの転送りロック入力端子、６
８・・・識別データの入力端子、 ６９・・・カウンタのサンプルクロック入力端子、７０
・・・カウンタの積算周期入力端子、７１・・・検波出
力端子、　　７２・・・固定遅延器。 特許出願人 日本電信電話公社 特許出願代理人 弁理士　　　　山　　本　　恵　　−

Claims (1)

【特許請求の範囲】
1. 入力端子と、該端子のディジタル変調信号波を遅延させ
   る可変遅延器と、可変遅延器の出力と入力端子の信号と
   の乗算を行なう手段と、その出力に接続される出力端子
   と、出力端子における位相誤差を検出する位相誤差検出
   回路と、検出された位相誤差に従って可変遅延器のＩ延
   量を制御する遅延時間制御回路とを有する遅延検波回路
   において、受信変調波の周波数変動量に応じて前記位相
   誤差検出回路の出力に±２ｍπ（ｍは０をふくむ整数）
   の位相量を加算して前記遅延時間制御回路に印加する手
   段がもうけられることを特徴とする遅延検波回路。