JPS59224156A - 絶縁体分離基板の製造方法 - Google Patents
絶縁体分離基板の製造方法Info
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- JPS59224156A JPS59224156A JP58097963A JP9796383A JPS59224156A JP S59224156 A JPS59224156 A JP S59224156A JP 58097963 A JP58097963 A JP 58097963A JP 9796383 A JP9796383 A JP 9796383A JP S59224156 A JPS59224156 A JP S59224156A
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- Japan
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- silicon
- single crystal
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁体分離基板の製造方法に関するものであ
る。
る。
集積回路等の半導体装置の高速化、低電力化、あるいは
高耐圧化のために絶縁体分離基板を用いることが盛んＫ
なされている。従来シリコン期集積回路等では、低電力
化のために０ＭＯ８構造の素子が用いられ、特に素子分
離の容易さからサファイア基板上に成長したシリコン単
結晶膜上にこれらの素子を作っている。しかし、サファ
イア基板の大口径化が困難なことや高価なこと、さらに
サファイア基板と単結晶シリコン薄膜の界面の格子不整
合のために界面準位がかなり大きく、いわゆるバックチ
ャネルといわれる電流パスが生じ、ノースドレイン間の
リーク電流の原因となっている。また、上記の格子不整
合は、単結晶シリコン薄膜の結晶性も悪くしておシ、通
常の基板Ｓｉを用いる場合に比べて、例えば電子の移動
度が約６０％におちてしまうという悪影蕃も存在する。
高耐圧化のために絶縁体分離基板を用いることが盛んＫ
なされている。従来シリコン期集積回路等では、低電力
化のために０ＭＯ８構造の素子が用いられ、特に素子分
離の容易さからサファイア基板上に成長したシリコン単
結晶膜上にこれらの素子を作っている。しかし、サファ
イア基板の大口径化が困難なことや高価なこと、さらに
サファイア基板と単結晶シリコン薄膜の界面の格子不整
合のために界面準位がかなり大きく、いわゆるバックチ
ャネルといわれる電流パスが生じ、ノースドレイン間の
リーク電流の原因となっている。また、上記の格子不整
合は、単結晶シリコン薄膜の結晶性も悪くしておシ、通
常の基板Ｓｉを用いる場合に比べて、例えば電子の移動
度が約６０％におちてしまうという悪影蕃も存在する。
一方高耐圧素子に於いてはシリコン基板の表面に絶縁体
基板を接着し、シリコン基板の裏面を研磨材で研磨し、
所定の膜厚のシリコン層を残し、そのシリコン層を加工
して分離されたシリコン島を形成する試みが検討されて
いる。しかし、この方法ではシリコン層の膜厚を制御良
く一定にすることが困難であり、また基板内においても
藤厚むらが生じる。
基板を接着し、シリコン基板の裏面を研磨材で研磨し、
所定の膜厚のシリコン層を残し、そのシリコン層を加工
して分離されたシリコン島を形成する試みが検討されて
いる。しかし、この方法ではシリコン層の膜厚を制御良
く一定にすることが困難であり、また基板内においても
藤厚むらが生じる。
本発明の目的は上記の欠点を排した新規な絶縁体分離基
板を製造する方法を提供するものである。
板を製造する方法を提供するものである。
すなわち、半導体基板上に形成された単結晶絶縁膜上に
更に単結晶半導体薄膜を形成した第１の基板もしくは、
絶縁体単結晶上に形成された単結晶半導体薄膜を有する
第１の基板と、絶縁体である第２の基板を用い、第１の
基板の表面と第２の絶縁体基板を接着し張り合わせ、そ
の後筒１の半導体基板と単結晶絶縁膜、もしくは第１の
単結晶絶縁体基板を除去することによシ、均一な膜厚の
単結晶薄膜を絶縁体基板上に形成することを特徴とする
ものである。
更に単結晶半導体薄膜を形成した第１の基板もしくは、
絶縁体単結晶上に形成された単結晶半導体薄膜を有する
第１の基板と、絶縁体である第２の基板を用い、第１の
基板の表面と第２の絶縁体基板を接着し張り合わせ、そ
の後筒１の半導体基板と単結晶絶縁膜、もしくは第１の
単結晶絶縁体基板を除去することによシ、均一な膜厚の
単結晶薄膜を絶縁体基板上に形成することを特徴とする
ものである。
以下本発明を実施例に基づいて説明する。
第１図（ａ）に示すように（１００）Ｓｉ単結晶基板１
０１上にマグネシアスピネル（ＭｇＯ・）ｄｌｔ ｏ、
） ｌ ｏｚを４００ＯＡエピタキシヤル成長させ、
更にその上にシリコン単結晶膜を厚さｉ ｐｍエピタキ
シャル成長した。次に表面を熱酸化し、厚さ１ｏｏｏＸ
の酸化膜１０４を形成後、電子線加熱蒸着によりシリコ
ン層１０５を厚さ２０００λ蒸着し第１の基板とした。
０１上にマグネシアスピネル（ＭｇＯ・）ｄｌｔ ｏ、
） ｌ ｏｚを４００ＯＡエピタキシヤル成長させ、
更にその上にシリコン単結晶膜を厚さｉ ｐｍエピタキ
シャル成長した。次に表面を熱酸化し、厚さ１ｏｏｏＸ
の酸化膜１０４を形成後、電子線加熱蒸着によりシリコ
ン層１０５を厚さ２０００λ蒸着し第１の基板とした。
−力筒１図（ｂ）に示すようにガラス基板１０６上にモ
リブデン膜１０７を電子線加熱蒸着により、厚さ１００
０λ蒸着し第２の基板としだ。
リブデン膜１０７を電子線加熱蒸着により、厚さ１００
０λ蒸着し第２の基板としだ。
次に＠１図（ｃ＋に示すように第１の基板の表面１０５
を第２の基板表面１０７の上に重ねｉｏｏｇ／ｃｄの力
で押えて水素中５００℃で２０分間熱処理した。
を第２の基板表面１０７の上に重ねｉｏｏｇ／ｃｄの力
で押えて水素中５００℃で２０分間熱処理した。
その結果第１図（ｄ）に示すように双方の基板の間にモ
リブデンシリサイド＠１０８が形成され双方の基板は接
着し、この時の付着力は、引っ張り法で測定した結果Ｉ
ＱＫｐ／−の強さであシ、十分な付着力があることがわ
かった。このシリサイド反応を利用して接着する方法で
考慮すべきことはシリコン層１０５及びＭＯ層１０７の
蒸着時に酸素等の不純物の混入をできる限シ抑えかり熱
処理時にもそのような酸素等の不純物の混入を避けるこ
とが必要である。酸素等の不純物の混入量が大きい時は
、シリサイド反応が一様に進まず、後の分離シリコン島
の形成時に剥れるシリコン島がみられた。
リブデンシリサイド＠１０８が形成され双方の基板は接
着し、この時の付着力は、引っ張り法で測定した結果Ｉ
ＱＫｐ／−の強さであシ、十分な付着力があることがわ
かった。このシリサイド反応を利用して接着する方法で
考慮すべきことはシリコン層１０５及びＭＯ層１０７の
蒸着時に酸素等の不純物の混入をできる限シ抑えかり熱
処理時にもそのような酸素等の不純物の混入を避けるこ
とが必要である。酸素等の不純物の混入量が大きい時は
、シリサイド反応が一様に進まず、後の分離シリコン島
の形成時に剥れるシリコン島がみられた。
次に１この張り合わせられた基板を１１５℃のＫＯＨ溶
液中に入れシリコン基板１０１を除去した。
液中に入れシリコン基板１０１を除去した。
この時のエッチレートは５μｍ／分程度でおり、あらか
じめシリコン基板を研磨して４０μｍ程度の厚さにして
おいた方が、シリコン基板の除去は容易である。また、
フッ酸と硝酸の混合液でもシリコン基板は除去されるが
、この際はガラス基板１０６も少しエツチングされるた
め、ガラス基板の裏面にシリコン窒化膜を厚さ１ｏｏｏ
Ｘ程度形成しておくのが望ましい。次に１５０℃のＨＰ
Ｏ３溶液中でマグネシアスピネル層１０２を除去し、第
１図（ｅｌＫ示す基板を得た。
じめシリコン基板を研磨して４０μｍ程度の厚さにして
おいた方が、シリコン基板の除去は容易である。また、
フッ酸と硝酸の混合液でもシリコン基板は除去されるが
、この際はガラス基板１０６も少しエツチングされるた
め、ガラス基板の裏面にシリコン窒化膜を厚さ１ｏｏｏ
Ｘ程度形成しておくのが望ましい。次に１５０℃のＨＰ
Ｏ３溶液中でマグネシアスピネル層１０２を除去し、第
１図（ｅｌＫ示す基板を得た。
その後、通常の方法でシリコン、酸化膜、モリブデンシ
リサイドを加工し第１図（ｆｌに示すような分離された
シリコン島１０９を形成した。このシリコン島にＭＯＳ
）ランジスタを試作したところ、良好な特性を示し、電
子の移動もバルクシリコン基板に作製したものと同程度
の８００ ｃｄ／Ｖ ｓ ｅ ｃを得た。
リサイドを加工し第１図（ｆｌに示すような分離された
シリコン島１０９を形成した。このシリコン島にＭＯＳ
）ランジスタを試作したところ、良好な特性を示し、電
子の移動もバルクシリコン基板に作製したものと同程度
の８００ ｃｄ／Ｖ ｓ ｅ ｃを得た。
以上本発明によれば均一な膜厚を持つ結晶性の良いシリ
コン単結晶薄膜をガラス基板の上に形成することができ
た。すなわち、シリコン及びマグネシアスピネルを全く
異ったエツチング液で除去して行くことが可能であり、
このため膜厚の制御はエピタキシャルシリコン層形成時
に精度良く行うことができる点が本発明の第１の特長で
あり、接着法としてシリサイド反応を用いるため５００
℃程度の低温で行え、かつ耐熱性があるため、その後の
熱処理に耐えることができる点が第２の特長である。従
来はリンガラスやボロンガラスで１２００℃程度の高温
で接着されていたが、熱処理中の反りのため接着強度が
弱いという欠点があった。
コン単結晶薄膜をガラス基板の上に形成することができ
た。すなわち、シリコン及びマグネシアスピネルを全く
異ったエツチング液で除去して行くことが可能であり、
このため膜厚の制御はエピタキシャルシリコン層形成時
に精度良く行うことができる点が本発明の第１の特長で
あり、接着法としてシリサイド反応を用いるため５００
℃程度の低温で行え、かつ耐熱性があるため、その後の
熱処理に耐えることができる点が第２の特長である。従
来はリンガラスやボロンガラスで１２００℃程度の高温
で接着されていたが、熱処理中の反りのため接着強度が
弱いという欠点があった。
なお、本発明ではマグネシアスピネル上のエピタキシャ
ルシリコン層を用いたが、サファイア基板上のエピタキ
シャル層を用いても良いことがわかった。これはガラ、
ス基板に張９つけ、サファイア基板を除去することによ
りサファイア基板とシリコン層の内部応力が緩和された
ものと考えられる０
ルシリコン層を用いたが、サファイア基板上のエピタキ
シャル層を用いても良いことがわかった。これはガラ、
ス基板に張９つけ、サファイア基板を除去することによ
りサファイア基板とシリコン層の内部応力が緩和された
ものと考えられる０
第１図（，１〜（ｆ）は、本発明の実施例によった分離
シリコン島を形成した際の各工程での模式断面図である
。 図中 １０１・・・シリコン基板、１０２・・・エビタキシャ
ルマ寸ネシアスビネル層、１０３・・・エピタキシャル
シリれたモリブデン膜、 １０８・・・モリブデンシリ
ザイド量 層、１０９・・・シリコン島 業 １ 霞（６Ｌ） （紗２ （Ｌ） 躬 ／ 図＜（１） ン （９ ン （ （＋２
シリコン島を形成した際の各工程での模式断面図である
。 図中 １０１・・・シリコン基板、１０２・・・エビタキシャ
ルマ寸ネシアスビネル層、１０３・・・エピタキシャル
シリれたモリブデン膜、 １０８・・・モリブデンシリ
ザイド量 層、１０９・・・シリコン島 業 １ 霞（６Ｌ） （紗２ （Ｌ） 躬 ／ 図＜（１） ン （９ ン （ （＋２
Claims (1)
- 半導体基板上に形成された単結晶絶縁体膜上に更に単結
晶半導体薄膜を形成した第１の基板、もしくは単結晶絶
縁体基板上に形成された単結晶半導体薄膜を有する第１
の基板と第２の絶縁体基板を用い、第１の基板の表面と
第２の基板の表面を接着後、第１の基板の裏面の半導体
基板及び単結晶絶縁体膜もしくは第１の基板の裏面の単
結晶絶縁体を除去することにより、絶縁体基板上に接着
物質を介して均一な膜厚の単結晶薄膜が形成されること
を特徴とする絶縁体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097963A JPS59224156A (ja) | 1983-06-03 | 1983-06-03 | 絶縁体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097963A JPS59224156A (ja) | 1983-06-03 | 1983-06-03 | 絶縁体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224156A true JPS59224156A (ja) | 1984-12-17 |
Family
ID=14206324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097963A Pending JPS59224156A (ja) | 1983-06-03 | 1983-06-03 | 絶縁体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS56146251A (en) * | 1980-04-14 | 1981-11-13 | Fujitsu Ltd | Semiconductor device and manufacture therefor |
-
1983
- 1983-06-03 JP JP58097963A patent/JPS59224156A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS56146251A (en) * | 1980-04-14 | 1981-11-13 | Fujitsu Ltd | Semiconductor device and manufacture therefor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
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