JPS5922285A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5922285A JPS5922285A JP57129809A JP12980982A JPS5922285A JP S5922285 A JPS5922285 A JP S5922285A JP 57129809 A JP57129809 A JP 57129809A JP 12980982 A JP12980982 A JP 12980982A JP S5922285 A JPS5922285 A JP S5922285A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- column line
- data
- memory cell
- sense amplifier
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ、特にＩｔＯＭ （ ＩＪ−ドオ
ンリメモリ）の差動形センスアンプ用の比較電位発生回
路に関する。
ンリメモリ）の差動形センスアンプ用の比較電位発生回
路に関する。
一般に差動形センスアンプは、その動作が安定でしかも
極めて微小な電位差を検出できることから半導体メモリ
によく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータとし
て互いに逆レベルの１対のデータが出力されるため、こ
の１対のデータを差動形センスアンプの１対の入力端に
導くようにしているが、ＲＯＭでは１”もしくは Ｎ
Ｑ Ｉ＋のいずれか一方のデータしか出力しないので、
ＲＯＭの差動形センスアンプとしてはメモリセルと同時
のトランジスタを用いて比較電位を用意しておいて列線
電位（データ）の読み出しを行なうようにしている。
極めて微小な電位差を検出できることから半導体メモリ
によく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータとし
て互いに逆レベルの１対のデータが出力されるため、こ
の１対のデータを差動形センスアンプの１対の入力端に
導くようにしているが、ＲＯＭでは１”もしくは Ｎ
Ｑ Ｉ＋のいずれか一方のデータしか出力しないので、
ＲＯＭの差動形センスアンプとしてはメモリセルと同時
のトランジスタを用いて比較電位を用意しておいて列線
電位（データ）の読み出しを行なうようにしている。
第１図は、たとえばＮチャンネルプロセスにより製造さ
れた絶縁ｆ−）型電界効果トランノスタ（ＭＯＳ−ＦＥ
Ｔ ）を用いた従来のＲＯＭを示すものであり、ノＯは
メモリセルアレー、１１群はメモリセル用トランジスタ
、１２群は列選択用トランジスタ、１３は行デコーダ、
１４は列デコーダ、１５群は行線、１６群は列線、１７
〜１９は負荷トランジスタ、２ｏ ｅ ２１ ｉｔ：バ
イアス電圧発生用抵抗であり、上記メモリセルアレー
Ｊ Ｏから読み出されるデータにより決定される列線電
位Ｖ！は差動形センスアン′ニア″２２の一方入力とな
る。なおこのセンスアンプ２２において、ＣＥ、ＣＥは
制御入力である。
れた絶縁ｆ−）型電界効果トランノスタ（ＭＯＳ−ＦＥ
Ｔ ）を用いた従来のＲＯＭを示すものであり、ノＯは
メモリセルアレー、１１群はメモリセル用トランジスタ
、１２群は列選択用トランジスタ、１３は行デコーダ、
１４は列デコーダ、１５群は行線、１６群は列線、１７
〜１９は負荷トランジスタ、２ｏ ｅ ２１ ｉｔ：バ
イアス電圧発生用抵抗であり、上記メモリセルアレー
Ｊ Ｏから読み出されるデータにより決定される列線電
位Ｖ！は差動形センスアン′ニア″２２の一方入力とな
る。なおこのセンスアンプ２２において、ＣＥ、ＣＥは
制御入力である。
一方、２３は比較電位発生回路であって、前記メモリセ
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位Ｖ、を生成し、酌記差動形センスアン
７６２２の他方の入力とするものであり、２５．２６は
前記抵抗２０．２１と同様のバイアス電圧発生用抵抗、
２７は列デコーダ１４から″１″レベルがダートに与え
られ−Ｃオン状態に設定された前記列線ダート用トラン
ノスタ１２と同等のトランジスタ２８〜３０は前記負荷
トランジスタ１７〜ノ９と同等のトランジスタである。
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位Ｖ、を生成し、酌記差動形センスアン
７６２２の他方の入力とするものであり、２５．２６は
前記抵抗２０．２１と同様のバイアス電圧発生用抵抗、
２７は列デコーダ１４から″１″レベルがダートに与え
られ−Ｃオン状態に設定された前記列線ダート用トラン
ノスタ１２と同等のトランジスタ２８〜３０は前記負荷
トランジスタ１７〜ノ９と同等のトランジスタである。
そして、３１゜３２は上記比較用トランジスタ２４のダ
ートに一定電位を印加するだめのバイアス用抵抗である
。
ートに一定電位を印加するだめのバイアス用抵抗である
。
而して上記ＲＯＭにおいては、比較用トランジスタ２４
のダート電位が一定であるため、比較電位ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
のダート電位が一定であるため、比較電位ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
従って、ＲＯＭのデータ読み出し時に列線電位■１が第
２図に示すように比較電位ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力ｖＯは第２図中点線で示すよ
うに変化する。しかし、この第２図の電圧波形からも分
るように、差動形センスアンプ２２は、列線電位Ｖｔ
が比較電位ｖ２を横切ったところでセンスアンプ出力レ
ベルが変化する。そのため、メモリデータの読み出し速
度は、列線の充放電時間が支配的であった。そこで、メ
モリデータの読み出し速度を速めるために、列線電位の
充放電を速める各種の工夫がなされているが、差動形セ
ンスアンプに関する工夫は余りなされていない。
２図に示すように比較電位ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力ｖＯは第２図中点線で示すよ
うに変化する。しかし、この第２図の電圧波形からも分
るように、差動形センスアンプ２２は、列線電位Ｖｔ
が比較電位ｖ２を横切ったところでセンスアンプ出力レ
ベルが変化する。そのため、メモリデータの読み出し速
度は、列線の充放電時間が支配的であった。そこで、メ
モリデータの読み出し速度を速めるために、列線電位の
充放電を速める各種の工夫がなされているが、差動形セ
ンスアンプに関する工夫は余りなされていない。
本発明は上記の事情に鑑みてなされたもので。
比較用トランジスタのダート電位を列線電位に関連させ
て制御することによって、メモリデータの読み出し速度
を上げ得る半導体メモリを提供するものである。
て制御することによって、メモリデータの読み出し速度
を上げ得る半導体メモリを提供するものである。
本発明は上記目的全達成するだめに、列線の電位に近似
して変化する比較電位を形成する手段を設けることによ
り、従来に比べわずかの充電時間或いは放電時間でデー
タを読み出すことができるようにしたものである。
して変化する比較電位を形成する手段を設けることによ
り、従来に比べわずかの充電時間或いは放電時間でデー
タを読み出すことができるようにしたものである。
〔発明の実施例」
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例を示すものであるが、第１図のものと対応
する個所には同一符号を用いる。図示さ）Ｌる如く比較
電位ｖ２は、エン−・ンスメント型トランジスタ、１４
、 ；？ ５を介して電位Ｖ、からつくられる。トラ
ンジスタ３４はｖｔ＋ｖｚ’に位端間に置かれ、そのダ
ートはｖ１電位端に接続される。トランジスタ３５もト
ランジスタ３４に並列配置され、そのダートはＶ２ ’
ＦＩＬ位端に接続される。
図は同実施例を示すものであるが、第１図のものと対応
する個所には同一符号を用いる。図示さ）Ｌる如く比較
電位ｖ２は、エン−・ンスメント型トランジスタ、１４
、 ；？ ５を介して電位Ｖ、からつくられる。トラ
ンジスタ３４はｖｔ＋ｖｚ’に位端間に置かれ、そのダ
ートはｖ１電位端に接続される。トランジスタ３５もト
ランジスタ３４に並列配置され、そのダートはＶ２ ’
ＦＩＬ位端に接続される。
第４図は、第３図に示した回路のｖｌｐ”２の電位波形
であり、以下これら図を適宜参照して′何路動作を説明
する。いま０”データのメモリーセルが選ばれて匹て、
電位Ｖ、が０”レベルにあったとすると、電位Ｖ２は、
トランジスタ３５を介して放電されるため、電位■ｌ
より）ランソスタ３５のスレッショルド電圧ｖｔｈ分だ
け高い電位になっている。この状態で別の゛１″データ
をもつメモリセルが選ばれたとすると、Ｖ１電位端は充
電されて電位が上昇する。そして■２電位を越えたとこ
ろでセンスアンプ０２２はそのデータを検出する。っ甘
りｖ１電位端が前記スレッショルド電圧Ｖｔ１Ｌ分だけ
充電されればデータが読み出されることとなり、従来に
比べわずかの充電時間でデータを読み出すことができる
だめ、読み出し速度の向上が計れる。
であり、以下これら図を適宜参照して′何路動作を説明
する。いま０”データのメモリーセルが選ばれて匹て、
電位Ｖ、が０”レベルにあったとすると、電位Ｖ２は、
トランジスタ３５を介して放電されるため、電位■ｌ
より）ランソスタ３５のスレッショルド電圧ｖｔｈ分だ
け高い電位になっている。この状態で別の゛１″データ
をもつメモリセルが選ばれたとすると、Ｖ１電位端は充
電されて電位が上昇する。そして■２電位を越えたとこ
ろでセンスアンプ０２２はそのデータを検出する。っ甘
りｖ１電位端が前記スレッショルド電圧Ｖｔ１Ｌ分だけ
充電されればデータが読み出されることとなり、従来に
比べわずかの充電時間でデータを読み出すことができる
だめ、読み出し速度の向上が計れる。
一方■１電位端が充電され、電位Ｖ、がＶ。
よりトランジスタ３４の■い分だけ高くなると、■！電
位端はＶｌによシトランソスタ３４を介して充電される
ため、ｖｌが”１＃レベルに安定すると、■２はｖｌよ
、６ｖい分だけ低い電位で落チつく。次に１０”データ
のメモリセルが選ばれると、Ｖｌ電位端は放電されて■
２の電位よシ下がると、この時点にセンスアンプ２２、
でデータが検出されることになる。この時も■１電位端
はＶｔｈ分だけの放電でデータが読み出されるため、従
来よシ読み出し速度の向上が計れる。
位端はＶｌによシトランソスタ３４を介して充電される
ため、ｖｌが”１＃レベルに安定すると、■２はｖｌよ
、６ｖい分だけ低い電位で落チつく。次に１０”データ
のメモリセルが選ばれると、Ｖｌ電位端は放電されて■
２の電位よシ下がると、この時点にセンスアンプ２２、
でデータが検出されることになる。この時も■１電位端
はＶｔｈ分だけの放電でデータが読み出されるため、従
来よシ読み出し速度の向上が計れる。
ｖ１電位端が■２電位端よりトラン・ソスタ３５のスレ
ッショルド電圧分だけ下がると、ｖ２電位端は、トラン
ジスタ３５を介して■１電位端に放電寧れるため、電位
ｖ意はＶｌ よりＶｔｈ分だけ高い電位に安定し、次の
データ読み出しを待つことになる。
ッショルド電圧分だけ下がると、ｖ２電位端は、トラン
ジスタ３５を介して■１電位端に放電寧れるため、電位
ｖ意はＶｌ よりＶｔｈ分だけ高い電位に安定し、次の
データ読み出しを待つことになる。
第５図は第３図の変形例で、トラフジ１２３４０代シに
トランジスタ３（１＋ 、ｖ ４２ ｅ トランジス
タ３５の代−りにトランジスタ３５１ 。
トランジスタ３（１＋ 、ｖ ４２ ｅ トランジス
タ３５の代−りにトランジスタ３５１ 。
３５２を設けたものである。この場合は各直列トランジ
スタのスレッショルド電圧ｖｔｈの和っ１す２Ｖｔｈの
分だけｖｌ とｖｔに差がつく。このように”ｌｙ”ｍ
の差は任意に設定でき、プロセス条件、メモリセル、セ
ンスアンプ等の条件により最適値に設定すれはよい。
スタのスレッショルド電圧ｖｔｈの和っ１す２Ｖｔｈの
分だけｖｌ とｖｔに差がつく。このように”ｌｙ”ｍ
の差は任意に設定でき、プロセス条件、メモリセル、セ
ンスアンプ等の条件により最適値に設定すれはよい。
本発明はＲＯＭに限ることなく、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）にも適用できる。第６
図（ａ）に従来のＲＡＩＸｌの例を示す。ＲＡＭにおい
ては、メモリセルが通常、反差結合されたフリｙｆフロ
ッゾからなるため、メモリセルからの読み出しデータは
、出力Ｑとその反転データである出力Ｑが得られる。そ
してこのＱ、Ｑがセンスアンプの一対の入力となる。よ
って第６図（ａ）に示すようにＱ、Ｑが交差した所で新
しくデータが読み出されることになる。−力木発明を適
用した例を第６図（ｂ）に示す。即ち本発明によれば一
つのデータＱのみを利用すればよい。例えば第３図の■
１の所に出力Ｑを入力するようにすればよい。第６図（
ｂ）のように例えばトランジスタのスレッショルド電圧
分だけＱが変化すれは、データがセンスアンプ０で検出
されるために第６”′図（→の従来例に比べ、データ読
み出し速度が速くなる。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）にも適用できる。第６
図（ａ）に従来のＲＡＩＸｌの例を示す。ＲＡＭにおい
ては、メモリセルが通常、反差結合されたフリｙｆフロ
ッゾからなるため、メモリセルからの読み出しデータは
、出力Ｑとその反転データである出力Ｑが得られる。そ
してこのＱ、Ｑがセンスアンプの一対の入力となる。よ
って第６図（ａ）に示すようにＱ、Ｑが交差した所で新
しくデータが読み出されることになる。−力木発明を適
用した例を第６図（ｂ）に示す。即ち本発明によれば一
つのデータＱのみを利用すればよい。例えば第３図の■
１の所に出力Ｑを入力するようにすればよい。第６図（
ｂ）のように例えばトランジスタのスレッショルド電圧
分だけＱが変化すれは、データがセンスアンプ０で検出
されるために第６”′図（→の従来例に比べ、データ読
み出し速度が速くなる。
第７図も同じ（ＲＡＭの場合に本発明を適用した実施例
で、第６図（ｂ）との違いは、一対のデータＱ、Ｑを共
に利用している点である。センスアンプ２２１ でＱの
変化を、センスアンプ２２２で互の変化を検出し、これ
らセンスアンプ２２！。
で、第６図（ｂ）との違いは、一対のデータＱ、Ｑを共
に利用している点である。センスアンプ２２１ でＱの
変化を、センスアンプ２２２で互の変化を検出し、これ
らセンスアンプ２２！。
２２２の出力音センスアンｆ２２３で検出し、データを
得でいる。この場合センスアンプ２２１ど２２２の両方
でデータ変化を見るから動作が確実である。またセンス
アンプ２２１と２２３ 。
得でいる。この場合センスアンプ２２１ど２２２の両方
でデータ変化を見るから動作が確実である。またセンス
アンプ２２１と２２３ 。
まだはセンスアンプ２２２と２２３のようにアンプがカ
スケード接続となり、増幅度が上がるから、より増幅さ
れたデータが得られる利点がある。
スケード接続となり、増幅度が上がるから、より増幅さ
れたデータが得られる利点がある。
第８図は第３図の変形例で、■！電位端と電源ｖｅ間に
抵抗４０を設り、ｖｔ ＴＬＬ’位端と接地間に抵抗４
１を設りたものである。４０ 、４１は抵抗成分であノ
しばなんでもよく、トランジスタでもよい。第３図にお
いては、例えばｔ位Ｖ８が’（１”で、Ｖ２が” Ｖ
Ｉ＋Ｖｔｈ’の電位にあるとき、トランジスタ、’ｉ
−１、３５は共にオフの状態であるため、■２電位端は
電気的に浮いた状態であめ。そのため例えばＰＮ接合の
１．１−り電流等で放電してしまい、センスアンプで間
違ったデータを検知する恐れがある。リーク電流等で■
２が接地レベルに放電し、例えばＶ。
抵抗４０を設り、ｖｔ ＴＬＬ’位端と接地間に抵抗４
１を設りたものである。４０ 、４１は抵抗成分であノ
しばなんでもよく、トランジスタでもよい。第３図にお
いては、例えばｔ位Ｖ８が’（１”で、Ｖ２が” Ｖ
Ｉ＋Ｖｔｈ’の電位にあるとき、トランジスタ、’ｉ
−１、３５は共にオフの状態であるため、■２電位端は
電気的に浮いた状態であめ。そのため例えばＰＮ接合の
１．１−り電流等で放電してしまい、センスアンプで間
違ったデータを検知する恐れがある。リーク電流等で■
２が接地レベルに放電し、例えばＶ。
と同じ電位レベルになった時にも″′０＃レベルと判定
するようにセンスアンプをアンバランスに作ってもよい
が、なるべく対称形につくるのが望寸しい。そのため抵
抗４０，４１はＶｔ電位がリークによる放電により、電
位が下がｐすぎるのを防ぐために設けられたものである
。このようにすれば■１が゛０″レベルの時は、抵抗４
θ、トランジスタ３５を介してＶ１電位端に電流が流ノ
１．るだめ％Ｖ２電位端は電気的浮遊状態でなくなる。
するようにセンスアンプをアンバランスに作ってもよい
が、なるべく対称形につくるのが望寸しい。そのため抵
抗４０，４１はＶｔ電位がリークによる放電により、電
位が下がｐすぎるのを防ぐために設けられたものである
。このようにすれば■１が゛０″レベルの時は、抵抗４
θ、トランジスタ３５を介してＶ１電位端に電流が流ノ
１．るだめ％Ｖ２電位端は電気的浮遊状態でなくなる。
寸たＶ、か＠Ｖｌレベルの時にはトランジスタ３４．抵
抗４ノを介してＶ１％位端から接地に電流が流れ、この
時もｖ２電位端は電気的浮遊状態ではなく、Ｖｌ より
一定電位だけ低い値に安定するものである。
抗４ノを介してＶ１％位端から接地に電流が流れ、この
時もｖ２電位端は電気的浮遊状態ではなく、Ｖｌ より
一定電位だけ低い値に安定するものである。
第９図も第８図と同様に、Ｖｚ％位端が電気的浮遊状態
になるのを防ぐだめの変形例の一つである。第９図のト
ランジスタ４２〜４９Ｖ？−おいて、トランジスタ４５
．４６ 、４ Ｒはデフ０レツシヨン型で、他はエンハ
ンスメント型である。
になるのを防ぐだめの変形例の一つである。第９図のト
ランジスタ４２〜４９Ｖ？−おいて、トランジスタ４５
．４６ 、４ Ｒはデフ０レツシヨン型で、他はエンハ
ンスメント型である。
第９図においてＶｌが０”レベルである時、データＤは
１” 、Ｄは０”レベルである。そのため）・ランジス
タ４３はオンし、トランジスタ４７はオフである。よっ
てトランジスタ４２゜４ 、？ 、 ４５ 、３５を介
し、電源ＶＣからＶｔ Ｎ位端へ電流が流れ、ｖ２けＶ
、 より一定値高い値で安定する。もちろんこの時ト
ランジスタ４５の導通抵抗は充分大きく、Ｖｌが”０＃
がら゛１″レベルへ上昇する時、該上昇する速度の方が
、■２がトランジスタ４２，４３．４５を介して充電さ
れる速度よりはるかに速いように設定されている。なお
このようにしないと、ＶｌがＶｔ以上になれず、正しい
電位設定が行なえない。一方データが１１１１ルベルの
時Ｄ＝ＫＯ”。
１” 、Ｄは０”レベルである。そのため）・ランジス
タ４３はオンし、トランジスタ４７はオフである。よっ
てトランジスタ４２゜４ 、？ 、 ４５ 、３５を介
し、電源ＶＣからＶｔ Ｎ位端へ電流が流れ、ｖ２けＶ
、 より一定値高い値で安定する。もちろんこの時ト
ランジスタ４５の導通抵抗は充分大きく、Ｖｌが”０＃
がら゛１″レベルへ上昇する時、該上昇する速度の方が
、■２がトランジスタ４２，４３．４５を介して充電さ
れる速度よりはるかに速いように設定されている。なお
このようにしないと、ＶｌがＶｔ以上になれず、正しい
電位設定が行なえない。一方データが１１１１ルベルの
時Ｄ＝ＫＯ”。
Ｄ−１１”となり、トランジスタ４３はオフ、トランジ
スタ４７はオンするため、トランジスタ３４．４６，４
７．４９を介してｖ１電位端から接地へ電流が流れ、■
２はｖｌ よｐ一定値低い値で安定する。ここでトラン
ジスタ４８゜４９は一定電位を発生しており、電源投入
時ｖ１がＯ”レベルの時、Ｖｔをそれより一定値高く設
定している。
スタ４７はオンするため、トランジスタ３４．４６，４
７．４９を介してｖ１電位端から接地へ電流が流れ、■
２はｖｌ よｐ一定値低い値で安定する。ここでトラン
ジスタ４８゜４９は一定電位を発生しており、電源投入
時ｖ１がＯ”レベルの時、Ｖｔをそれより一定値高く設
定している。
本発明はｇＰＲＯＭに適用した場合、データ読み出し速
度が速められるばかりでなく、メモリセルへのデータ書
き込み量の点でも利点が得られる。ＥＰＲＯＭ例えば浮
遊デート型のものにあっては、浮遊ダートへ電子を注入
するか否かでデータの′０＃、″′１”が決められる。
度が速められるばかりでなく、メモリセルへのデータ書
き込み量の点でも利点が得られる。ＥＰＲＯＭ例えば浮
遊デート型のものにあっては、浮遊ダートへ電子を注入
するか否かでデータの′０＃、″′１”が決められる。
電子の注入量が少なくてメモリセルのスレッショルド電
圧が充分上昇しない時、従来のように固定された比較電
位ではｖｌがＶ、を越えず、電子が注入されたと判断で
きなかった。しかるに本発明のようにＶｌからｖ２をつ
くるようにすれば、常にｖＩ よυ一定定値−か高いか
にｖ２を設定できるため、上記ＥＰＲＯＭの場合にも電
子が注入されたと判断できるものである。
圧が充分上昇しない時、従来のように固定された比較電
位ではｖｌがＶ、を越えず、電子が注入されたと判断で
きなかった。しかるに本発明のようにＶｌからｖ２をつ
くるようにすれば、常にｖＩ よυ一定定値−か高いか
にｖ２を設定できるため、上記ＥＰＲＯＭの場合にも電
子が注入されたと判断できるものである。
前記列線の電位と比較電位との差は、センスアンプの一
対の入力端間に介挿された抵抗成分によっても得ること
ができる。
対の入力端間に介挿された抵抗成分によっても得ること
ができる。
第１０図に示す爽施例は、シキイ電圧が略ゼロＶのトラ
ンジスタ５ノによる抵抗１１２ と同トランジスタ３４
ａｉたは３５ａによる抵抗Ｒ１で構成さ力た抵抗分割回
路をセンスアンプ２２の一方の入力どし、抵抗ＩＬ２ヲ
ＲＸよシ若干大きめにし、かつその値を下記の（１）
＋ （２）式のようにして上記抵抗分割回路で第１１図
の如き電圧差ΔＶを得た。
ンジスタ５ノによる抵抗１１２ と同トランジスタ３４
ａｉたは３５ａによる抵抗Ｒ１で構成さ力た抵抗分割回
路をセンスアンプ２２の一方の入力どし、抵抗ＩＬ２ヲ
ＲＸよシ若干大きめにし、かつその値を下記の（１）
＋ （２）式のようにして上記抵抗分割回路で第１１図
の如き電圧差ΔＶを得た。
ある。）このようにすればΔＶをＭＯＳ ）ランソスタ
のスレッショルド電圧ＶＬｈより小さくできるので、更
に読み出し速度を早くできるものである。
のスレッショルド電圧ＶＬｈより小さくできるので、更
に読み出し速度を早くできるものである。
以上説明した如く本発明によれば、列線の電位に応じて
変化する比較電位を形成する手段を設けたため、従来よ
りも大幅に一？″−り読み出し速度が向上した半導体メ
モリが提供できるものである。
変化する比較電位を形成する手段を設けたため、従来よ
りも大幅に一？″−り読み出し速度が向上した半導体メ
モリが提供できるものである。
第１図は従来の半導体メモリ回路図、第２図は同回路の
動作を示す電圧波形図、第３図は本発明の一実施例の要
部を示す回路構成図、第４図は同構成の動作を示す電圧
波形図、第５図は本発明の他の実施例の要部構成図、第
６図は更に異なる実施例を説明する電圧波形図、第７図
ないし第１０図は本発明の更に異なる実施例の構成図、
第１１図は第１０図の実施例の作用を示す電圧波形図で
ある。 １ノ・・・メモリセル、１６・・・列線、２２・・・セ
ンスアンプ、３４．３５・・・トラン・ゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第２図 會 第４［４ 第７図 旧カ
動作を示す電圧波形図、第３図は本発明の一実施例の要
部を示す回路構成図、第４図は同構成の動作を示す電圧
波形図、第５図は本発明の他の実施例の要部構成図、第
６図は更に異なる実施例を説明する電圧波形図、第７図
ないし第１０図は本発明の更に異なる実施例の構成図、
第１１図は第１０図の実施例の作用を示す電圧波形図で
ある。 １ノ・・・メモリセル、１６・・・列線、２２・・・セ
ンスアンプ、３４．３５・・・トラン・ゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第２図 會 第４［４ 第７図 旧カ
Claims (5)
- （１） メモリセルと、このメモリセルからデータを
受ける列線と、この列線の電位に応じて変化する比較電
位を形成する手段と、前記比較電位と列線の電位とを比
較してメモリセルのデータを検知するセンスアンプとを
具備し、前記列線の電位の論理レベルが反転する時前記
比較電位と列線の電位の大小関係も反転することを特徴
とする半導体メモリ。 - （２） 前記列線の電位と比較電位は、１個ないし複
数個のＭＯＳ ）ランジスタの少くともスレ。 ショルド電圧分離れていることを特徴とする特許請求の
範囲第１項に記載の半導体メモリ。 - （３） 前記列線の電位と比較電位との差は、前記セ
ンスアンプの一対の入力端間に介挿された抵抗成分によ
り得るものである特許請求の範囲第１項に記載の半導体
メモリ。 - （４） 前記比較電位は前記列線の電位より若干時間
的に遅れて追従するものである特許請求の範囲第１項に
記載の半導体メモリ。 - （５） メモリセルと、このメモリセルからデータを
受ける列線と、この列線の電位に応じて変化する比較電
位を形成する手段と、前記比較電位と列線の電位とを比
較してメモリセルのデータを検知するセンスアンプと、
前記列線の電位が放電方向か充電方向かを判定し前記メ
モリセルからのデータを決める手段とを具備したことを
特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129809A JPS5922285A (ja) | 1982-07-26 | 1982-07-26 | 半導体メモリ |
| DE8383106729T DE3381955D1 (de) | 1982-07-26 | 1983-07-08 | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
| EP83106729A EP0100011B1 (en) | 1982-07-26 | 1983-07-08 | Semiconductor memory device having data transmission and detection means |
| US06/514,350 US4613957A (en) | 1982-07-26 | 1983-07-15 | Semiconductor memory device having a sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129809A JPS5922285A (ja) | 1982-07-26 | 1982-07-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922285A true JPS5922285A (ja) | 1984-02-04 |
Family
ID=15018753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129809A Pending JPS5922285A (ja) | 1982-07-26 | 1982-07-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
-
1982
- 1982-07-26 JP JP57129809A patent/JPS5922285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
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