JPS59219025A - 定常位相誤差を補正する位相同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は少規模な回路で構成出来る定常位相誤差全補正
する位相同期方式に胸する。

（ｂン　技術の背景 先づ位相同期回路（以下ＰＬＬ回路と称す）の定常位相
誤差に付き説明する。

油′４１図はＰＬＬ回路のブロック図、第２図は第１図
の６８１５の鼓形のタイムチャートで（５）は入力クロ
ソク信号、（Ｂ）は出力クロック信号、（Ｃ）は位相比
Ｉ絞器の出力の制御′電圧である。

図中１は位相比較器（以下ＰＣと称す）、２はループフ
ィルター（以下ＦＩＬと称す）、３は′重圧制御発振器
（以下ｖＣＯと称す）を示す。

第１図のＰＬＬ回路ではＰＣＩは第２図（ＣＪ　ＶＣ示
す如く、（４）に示す人力クロック信号の立上シで高い
電圧全発生し、（Ｂ）に示す出力クロノク化七の立下シ
で低い電圧とし、ＦＩＬ２を通すことで（ＣＩに示す電
圧の平均値金求めＶＣＯ３に）几える方法でＶＣＯ３の
出力クロソク信号の周波数全入カクロノク信号の周波数
に一致するようにしている。しかし、人力クロック信号
と出力クロノク化号とは、ＶＣＯ３のばらつき等によシ
差があるが第２図（川に示す位相差αを持って安だする
。この位相差αを定常位相誤差と云う。だが交換機局内
の搬送装ｖ′ｉＶＣ使用するＰＬＬ回路等ではこの矩宮
位相誤差を抑圧する必要がある。この為従来は下記に説
明するような回路が用いられている。

（ｃ）　　従来技術と問題点 第３図は従来例の定常位相誤差全補正するＰＬＬ回路の
ブロック図である。

し１中第１図と同一機能のものは同一記号で示す。

４はＰＣ，５は低域Ｆ波器（以下ＬＰＦと称す）、６は
加算回路を示す。

第３図のＰＣ４では入力クロック信号と出力クロック信
号の位相を比較し、入力クロック信号の立上シで見て出
力クロック信号が遅れている間正の電圧を発生し、出力
クロック信号が進んでいる間は負の電圧を発生しＬＰＦ
５ｉ通すことで平均化して加算回路６に入力し、先に第
１図で説明したＦＩＬ２の周波数引込用の制御電圧と加
算しＶＣＯ３に加えることで定常位相誤差を補正してい
る。しかしこの回路ではＬＰＦ５及び加算回路６が必要
で回路規模が大きくなる欠点がある。

（ｄ）　　発明の目的 本発明の目的は上記の欠点に鑑み、回路規模を小さく出
来る定常位相誤差を補正するＰＬＬ回路の提供にある。

（ｅ）元明の構成 本発明は上記の目的を達成するために、周波数引込用の
制御電圧と定常位相誤差補正用の制御電圧とをループフ
ィルターの入力にて重畳して発生させるようにし定常誤
差補正用制御電圧の低域ｐ波器及びこの制御電圧と周波
数引込用制御電圧との加算回路を不要にしたことを特徴
とする。

（ｆ）　　発明の実施例 以下本発明の一実施例につき図に従って説明する。第４
図は本発明の実施例の定常位相誤差を補正するＰＬＬ回
路のブロック図、第５図は第４図の回路で出力クロック
信号が遅れている場合の各部の波形のタイムチャート、
第６図は第４図の回路で出力クロック信号が進んでいる
場合の各部の波形のタイムチャートである。第５図第６
図の（２）〜（Ｊ）は第４図のａ　−ｊ点に対応しく５
）は入力クロック信号、（Ｃ）は出力クロック信号、（
Ｊ）ばＦＩＬ２の入力の制御電圧を示す。

図中第２図と同一機能のものは同一記号で示す０７〜９
，１３，１８．１９はノット回路、１０゜１４〜１７は
ナンド回路、１１ｉｌ″ｌ：フリノプフロンプ（以下Ｆ
Ｆと称すン、１２は排他的論理和回路（以下ＥＸ−ＯＲ
と祢す八　２０は定電流回路、■も、〜Ｒ４は抵抗を示
す。

先に第５図を用いて出力クロック信号が遅れている場合
に伺き説明する。第５図（５）に示す入力クロック信号
が入力するとナンド回路１０の出力はεＢ５図（Ｂ）に
示す如く入力クロック信号とノット回路７〜９を通るこ
とによる遅延量との差のノ（ルスを発する。このパルス
でＦＦ１１にセットし第５図”　　（Ｃ）に示す出力ク
ロックの立上夛にてたたくとＦＦ１１の出力は第５図（
至）に示す如き波形となる。又一方第５図（５）に示す
入力クロック信号と第５図（Ｑに示す出力クロック信号
と’（ｉ−ＥＸ−ＯＲ１２にて排他的論理和をとシノッ
ト回路１３にて反転するへ累必ｍ萌ｙｙア如ｌ入カクロ
ソク信号と出力クロック信号との位相差のある間ルベル
となる第５図■に示す波形となる。この第５図■）に示
す波形の信！ ンド回路１７に加え、又第５図（６）に示す信号をノッ
ト回路１９にて反転した信号と第５図（ト）に示す信号
をノット回路１８にて反転した信号をナンド回路１６に
加え又第５図■）に示す信号をノ、７ト回路１９にて反
転した信号と第５図■に示す信号をナンド回路１７に加
えるとナンド回路１４〜１７の波形は第５図（ト）〜（
Ｉ）に示す信号となる。第５図（至）（ト）に示す波形
と第５図（６）〜（Ｉ）の波形のルベル０レベルの関係
を表に示すと次の如くなる。

即ち例えば第５図０［Ｆ］に示す信号が０レベル０レベ
ルであれば第５図■（Ｇ）（Ｅ（）（Ｉ）に示す信号は
ルベル、ルベル、０レベル、ルベルトする。第５図（ト
）〜（Ｉ）の０レベルにて第４図の１〜１点はアースさ
れる。今抵抗Ｒ１〜Ｒ４には定電流回路２０から電流が
流れているのでｆ点がアースされればｊ点は１番高い電
圧となＬ　ｇ点がアースされれば２番目に高い電圧とな
ムｈ点がアースされれば３番目に高い電圧とな９１点が
アースされれば４番目に高い電圧となる。従って第５図
のｕ〜（Ｉ）にボす波形の０レベルで第４図ｆ−１点が
アースさ力るとｊ点の電圧は第５図（Ｊ）に示す如くな
る。この第５図（Ｊ）に示す′ｄＬ圧は周波数引込用の
制御電圧と冨宮位相誤差補正用の制御電圧が重畳された
もので、この電圧ヲＦ工Ｌ２で平均化してＶＣＯ３に加
えれば定常位相誤差を補正しかつ入力クロック信号に出
力クロック信号の位相を同期さすことが出来る。

次に出力クロック信号が進んでいる場合に付き第６図を
用いて説明する。第６図の場合では、第４　Ｉｋｌ　ａ
点の波形は第６図面に示す如く出力クロックイ；号と入
力クロック信号との位相差のある間ｌレベルとなってい
る。第６図の）＠に示す波形のルベル０レベルの関係を
第５図で説明した表金適用すると第４図ｆ　−ｉ点の波
形１’ｉ　第６図■〜（Ｉ）に示す如くなる。第６図（
ト）〜（Ｉ）００レベルにて第４図ｆ　−ｉ点はアース
される。従って第４図ｊ点の′ｔＩＬ圧は第６図（Ｊ）
に示す如く、２査目に高い電圧と４４１ｆ目に昼い′電
圧の開音ｆ化する周波数引込用の制御電圧と定常位相誤
差補正用の制御′転圧が重畳されたものとなる。この電
圧１ＦＩＬ２で平均化してＶＣＯ３に加えれば定常位相
誤差を補正しかつ入力クロック信号に出力クロソク信号
の位相をｌ’ｕＪ期さすことが出来る。

第４図の回路で抵抗Ｒ７〜Ｒ４＋　５．Ｅ：　Ｅ波回路
２０゜ＦＩＬ２．　ＶＣＯ３を除いた部分Ｉ′ｉ第２図
に示す従来例のＰＣＩＰＣ４を合せた回路の回路規模と
はｐよ等しく、定電流回路２０はトランジスタ１個を用
いることで公知の如く可能であるので定電流回路２０と
抵抗Ｒ７〜Ｒ４を用いる回路は第３図の従来例のＬＰＦ
　５及び刃口算回路６を合せた回路よシも非常に小規模
な回路である。

（ｇ）　　発明の効果 以上詳細に説明せる如く本発す」によれ−゛、従来の定
常位相誤差を補正するＰＬＬ回路のＬＰＦ５及び加算回
路６を除けるので多少の回路の追加はあっても回路規模
を少さく出来る効果がある。

【図面の簡単な説明】

第１図は位相同期回路のブロック図、第２図は第１図の
各部の波形のタイムチャート、第３図は従来例の定常位
相誤差を補正する位相同期回路のブロック図、第４図に
本発明の実施例の定常位相誤差を補正する位相同期回路
のブロック図、第５図記６１！／ｊＩ；を第４図の回路
の各部の波形のタイムチャートである。 図中１．　４．　７は位相比較回路、２，８はループフ
ィルタ、３は電圧制御発振器、５は低域沖波器、６は加
算回路、７〜９，１３，１８．１９はノット回路、１０
．　１４〜１７ｉす／）”［ｅｉ［，１１はフリップフ
ロップ、１２は排他的論即和回路、２０ｒ／ｉ定電流回
路、Ｒ１−Ｒ４は抵抗を示す。 菓　５　口 琴　乙　の （Ｅ）。 （６）　　　ニ

Claims (1)

【特許請求の範囲】
1. 定常位相誤差全補正する位相同期回路において、周波数
   引込み用の制御電圧と定常位相誤差補正用の制御電圧と
   全ルーズフィルターの人力にて重畳発生させるようにし
   たことを特徴とする定常位相誤差全補正する位相同期方
   式。