JPS59218620A - 時間軸変動吸収回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は時間軸変動吸収回路、特にマルチトラック方
式のデジタル記録装置に適用されるものに関する。

従来、この種の回路としては、第１図に示すようなもの
があった。同図に示すものは、再生回路１０、ＰＬＬ再
生クロック回路１２、復調回路１４、書込アドレスカウ
ンタ２０、メモリ（記憶装置）２２．２４．２６、マル
チプレクサ２８．３０．３２．３４．４４、読出アドレ
スカウンタ３８、続出フレームカウンタ４０、トラック
選択カウンタ４６などを有する。

第１図において、先ず、再生回路１０は、磁気ヘッドな
どで再生されたデータをデジタル化する。

ＰＬＬ再生クロック回路１２は、その再生データに同期
したクロックを再生する。

復調回路１４は、再生回路ｌＯによってデジタル化され
たデータから元のデジタルデータを復調する。また、こ
の復調データからフレーム同期信号の検出を行なう。復
調データはライン１６に、フレーム同期信号はライン１
８にそれぞれ出力される。

書込アドレスカウンタ２０は、上記再生クロックに基づ
いてアドレスデータを生成する。さらに、時間軸変動吸
収メモ１Ｊ２２．２４．２６の書込アドレス指定を行な
う。

マルチプレクサ２８．３０．３２は読出／書込状態の指
定およびアドレス指定の切換を行なう。

読出アドレスカウンタ３８は、ライン３６から入力され
る、時間軸変動が極めて小さい基準クロックに基づいて
読出アドレスを生成する。また、フレームアドレスカウ
ンタ４０ｔｊ：読出フレームアドレスを生成する。

さらに、マルチトラックにおいては、上記符号ｌＯ〜３
２で示した構成要素を有するブロック４８が各トラック
毎に必要である。そこで、同様の構成要素を有するブロ
ック４８　ａ、　　４８　ｂ、　　４８０がさらに設け
られている。

各トラックからの出力４２．４２　ａ、　　４２　ｂ。

４２０はトラック切換マルチプレクサ４４に入力される
。読出トラックはトラック読出カウンタ４６によって制
御きれる。

次に動作について説明する。

復調回路１４から出力されたフレーム同期信号によって
、マルチプレクサ２８．３０．３２が各メモリを書込も
しくは読出状態にセットする。

第２図に示すように、第Ｎ回目のフレーム同期信号によ
って、メモ１Ｊ２４．２６が読出状態に、メモリ２２が
書込状態にそれぞれセットされる。

さらに、Ｎ＋１回目のフレーム同期信号によって、メモ
リ２４が書込状態にセットされ、メモリ２６が読出状態
にそれぞれセットされる。

さらに、Ｎ＋２回目のフレーム同期信号によって、メモ
リ２２．２４が読出状態に、メモリ２６が書込状態にそ
れぞれセットされる。

以後、フレーム同期信号毎に上記３状態が繰返される。

ただし、上記は一例であり、読出状態から書込状態への
セットは、同期信号毎とは限らない。これは、記録装置
の持つジッタ量やメモリ容量に依存する。例えば、２あ
るいは３フレーム毎のように、複数フレーム毎にセット
されることもある。

書込状態にセットされたメモリには１フレ一ム分が書込
まれる。次のフレーム同期信号によって、そのメモリか
ら２フレ一ム分が読出される。このときの読出は、上記
基準クロックを用いて行なわれる。この基準クロックは
、水晶発振子などを用いて発生される非常に周波数安定
性の高い高周波信号に基づいて生成される。従って、そ
の基準クロックの時間軸変動は極めて小さい。

書込が完了すると、先に書込んだｌフレーム分のデータ
が１／２〜ｌ・１／４フレ一ム分遅れて読出され、これ
によシ次の書込が始まるＩ　／　２フレーム前に読出が
完了する。″ つまり、各トラック当り３つのメモリを並列に使用する
ことにより、ｌ／２フレ一ム分までのジッタ余裕を持っ
た時間軸変動が吸収されるような回路となっている。

ところで、以上のような構成を有する従来の回路では、
各トラック毎に時間軸変動吸収メモリが複数個（通常３
個以上）ずつ必要となる。さらに、マルチトラック化す
ると、メモリの数はさらにそのＮ倍も必要となる。この
だめ、回路規模が拡大し、装置のコンパクト化、低消費
電力化、低価格化などが妨げられていた。

この発明は前述した従来の課題に鑑みてなされたもので
、その目的とするところは、時間軸変動吸収メモリを共
通のメモリで行なえるようにし、これにより回路規模の
縮小化などをはかることができるようにした時間軸変動
吸収回路を提供することにある。

上記の目的を達成するために、この発明は、複数本のト
ラックを用いてデジタル信号列をフレーム単位で記録・
再生する装置の時間軸変動を吸収する回路であって、時
間軸変動吸収メモリの書込アドレス指定を、時間軸変動
の極めて少ない基準クロック（再生データ伝送りロック
ｆｃの２ＡＮ倍、ただしＡは１以上の有理数、Ｎはトラ
ック数）により同期を取り、１／２ＡＮｆｃ時間毎に時
間軸変動吸収メモリおよびリード／ライトセレクタに対
して読出もしくは書込指定を行なうだめのコントロール
回路と、同じくｌ／２ＡＮｆＣ時間毎に同期して書込ト
ラックを選択するための回路を備え、■再生データ伝送
時間（１／ｆｃ時間）内に平均してＮ回以下の読出とＮ
（２Ａ−１）回以上の書込みのための領域を持たせて、
Ｎトラン２分の各１データの書込を行なうことにより、
上記Ｎ本のトラックの時間軸変動吸収メモリを共通のメ
モリで構成するようにしたことを特徴とする。

以下、この発明の好適な実施例を図面に基づいて説明す
る。

第３図はこの発明による時間軸変動吸収回路の一実施例
を示す。

先ず、第３図において、磁気ヘッドなどにより再生され
たデータは、回路ブロック５０にデジタル信号として入
力される。この回路ブロック５０内には、ＰＬＬ　（フ
ェーズロックループ）５２、復調器５４、フレームアド
レスカウンタ５６、フレーム内アドレスカウンタ５８な
どが含まれている。

ＰＬＬ５２は上記入力データに同期したクロックを発生
する。この同期クロックによって、復調器５４が上記入
力データをバイナリ−データ（２進データ）に復調する
。さらに、復調器５４はフレーム同期信号を検出する。

このフレーム同期信号は、フレームアドレスカウンタ５
６およびフレーム内アドレスカウンタ５８の各リセット
端子にそれぞれ入力される。

フレームアドレスカウンタ５６およびフレーム内アドレ
スカウンタ５８はそれぞれ、後述するアドレスデータを
生成するためのものである。

以上の符号５２〜５８で示した構成要素は、ブロック５
０．５０ａとして、複数のトラックの各トラック毎に配
設されている。

さらに、各ブロック内のＰＬＬ５２にてそれぞれ生成さ
れた伝送りロックｆｃ（Ｈｚ）は、書込タイミングを生
成するだめの回路６０〜７８に入力される。

他方、時間軸変動が極めて小さいｚＡＮｆｃ（Ｈｚ）の
基準クロックが、１／２分周回路８ｏに入力され、これ
によシ書込／読出時間が設定される。分周回路８０の出
力は、読出タイミングクロックおよび書込タイミングク
ロックを生成するため、読出タイミングクロック発生器
８２及び書込タイミング発生器８４に入力される。

読出タイミング発生器８２の出力はフレーム内アドレス
カウンタ８６に入力される。書込タイミング発生器８４
の出力はセット／リセットのフリップフロップ６６．６
８のリセット端子に入力される。セット／リセットのフ
リップフロップ６６．６８はそれぞれ、上記発生器８４
の出力と上記伝送りロックｆｃとによって、トラック間
の書込タイミングを生成する。

書込タイミング発生器８４の出力は、書込トラックアド
レスカウンタ９２のリセット端子にも入力される。書込
トラックアドレスカウンタ９２の出力は、データセレク
タ９４、フレーム内アドレスセレクタ９６、およびフレ
ームアドレスセレクタ９８に入力される。データセレク
タ９４、フレーム内アドレスセレクタ９６、およびフレ
ームアドレスセレクタ９８には、フレーム内アドレスカ
ウンタ５８、フレームアドレスカウンタ５６の出力もそ
れぞれ入力される。書込アドレスカウンタ９２の出力は
、フレーム内アドレスセレクタ９６の選択出力と共に、
リード／ライトセレクタ１００に入力される。これによ
り、リード／ライトセレクタ１００は書込トラックのア
ドレス指定を行なう。リード／ライトセレクタ１００に
は、フレーム内アドレスカウンタ８６、トラックアドレ
スカウンタ８８、フレームアドレスカウンタ９０の各カ
ウンタ出力も入力される。リード／ライトモードは１／
２分周回路８０の出力クロックによって指定される。メ
モリ１０２のアドレス端子には、トラック指定された書
込アドレスもしくは読出アドレスのいずれかが入力され
る。また、リード／ライトモード指定によってメモリ１
０２から読出されたデータは、フリップフロップ１０４
によって同期が取シ直され、連続したデータとしてＣＲ
Ｃチェックなどの回路に入力されるようになっている。

以上のような構成によって、読出に同期した書込が可能
になる。そして、これにより、全トラックに対して１つ
のメモリでもって、時間軸の変動を吸収する回路が構成
されるようになっている。

次に、この発明の動作について説明する。

先ず、従来の方法では、書込アドレス指定と読出アドレ
ス指定との同期が取れていなかった。このため、１つの
メモリでもって書込と読出をデータ伝送タイミング毎に
行なったり、データ伝送の１周期内に複数トラックを１
つのメモリによって多重分割処理したシすることは、書
込エラーもしくは読出エラーを誘発する可能性を大きく
する。

そこで、メモリを各トラック当り複数個並列に設けてい
た。そして、フレーム単位でＰＬＬ再生クロックによる
書込アドレス指定の書込専用領域およびジッタマージン
を見込み、これによって時間軸変動のないクロックによ
る読出アドレス指定の続出専用領域を設けるようにして
いた。

これに対し、この発明では、書込アドレス指定の同期を
、読出アドレス指定を行なうクロックによって取る。こ
れにより、１つのメモリでもってＮ本のトラックの書込
と読出を、読出データ伝送タイミング毎に行なうことが
できるようにしたものである。第４図はその動作タイミ
ングの一例を示す。

なお、第３図中の符号（！１）〜（→は第４図の（ａ）
〜（ｍ）に対応している。

第４図において、（ａ）は第３図の回路ブロック５０か
らの復調データを示す。（ｂ）はその復調データの伝送
りロックを示す。（Ｃ）は回路ブロック５０ａの復調デ
ータを示す。（ｄ）はその伝送りロックを示す。

（ａ）と（１））または（Ｃ）と（ｄ）の間ではそれぞ
れ同期が取れている。しかし、（ｂ）と（ｄ）のクロッ
クは、別々のトラックからの再生データに基づいて生成
されるものであるため、非同期状態であって、両者の周
波数は必ずしも同じとは言えない。

（８）は時間軸変動が極めて小さいクロックｆＯθＣを
示す。このクロックは、例えば周波数安定性の優れた水
晶発振子を用いて発生される。このクロックｆｏｓｃけ
、もちろん上記（ｂＬ　（ｄ）のクロックと非同期であ
る。このため、データをそのｆｏｓｃ　Ｋ対して同期さ
せる必要がある。その手段として、先ず、メモリにおけ
る読出タイミングと書込タイミングをｆｏｓｃに基づい
て決定するようにする。

このとき、読出と書込のタイミング決定は、第３図に示
すように、ｆｏｓｃを１／２分周したＡＮｆｃ（Ａは係
数でＡ）ｌ、Ｎはトラック数、ｆＣはマルチ（複数）ト
ラック状態におけるデータ記録・再生のためのデータ伝
送りロック周波数をそれぞれ示す。）　Ｈ２のクロック
（第４図の（ｆ′）にて示されるタイミング）によって
、メモリのリード／ライト選択入力およびリード／ライ
トセレクタのコントロール入力を制御することによシ行
なわれる。これによって、読出時間と書込時間は同じに
なる。

すなわち、１　／　２　ＡＮｆｃ　（ｓｅａ　）になる
。また、読出周期は、再生データ伝送りロックｆｃのＡ
Ｎ倍になっている。

次に、書込状態の設定は、先ず、各トラックのデータ伝
送りロックｆｃを、（ｆ）に示すタイミングクロックに
よって同期を取る。そして、伝送タイミング毎に１／２
ＡＮｆｃ以下のパルス幅を持つクロック（第４図の（ｇ
）、（ｈ）で示す）を生成して、セット−リセットフリ
ップフロップ６６．６８のセット端子に入力する。また
、各トラックにおける書込タイミングを決定するために
生成された状態変化が、ワンショット回路６２．６４（
第３図）によって検出される。この検出出力は、書込タ
イミングの立上がりと一致しており、１／Ａｆｃ（θｅ
ｃ）の周期のクロック（第４図の（りもしくは（ｊ））
として、上記フリップフロップ６６．６８のリセット端
子に入力される。

上記フリップフロップ６６．６８の出力は、これがフリ
ップフロップ７０とゲート７２．７４に入力されること
により、各トラックに対して、再生データ伝送１周期（
１／ｆｃ（ｓθＣ））内に１／２ＡＮｆｃ（ｓθＣ）の
書込エリアをＡ倍のマージンでもって１回設けることが
できる（第４図の（ｋ）と（Ｏ）。

さらに、上記フリップフロップ６６．６８の出力は、各
トラック間において、書込タイミングが一致しないよう
にするため、各トラックにおけるセット−リセットタイ
プのフリップフロップのリセット端子に入力される。書
込タイミングを決定するだめの周期がｌ　／　Ａｆｃ　
（ｓｅｃ）であるクロックは、各トラック間においてｌ
／　ＡＮ　ｆｃ　（ｓｅｃ　）ずつずらしたものになっ
ている（第４図の（りと（、ｊ））。

以上のような手段によって、各トラックに対して、読出
タイミングに同期した書込エリアが確保されている。

次に、各トラック間のセレクト手段を示す。

先ず、各トラックには、再生データ伝送りロックｆｃに
同期したデータ出力、およびそのｆｃによって生成され
るフレーム内アドレスカウンタ出力、およびフレーム同
期信号によって生成されるフレームアドレスカウンタ出
力がある。これらは、データセレクタ、フレーム内アド
レスセレクタ、およびフレームアドレスセレクタにそれ
ぞれ入力される。これらのセレクタには、ＡＮｆｃのク
ロックによって生成されるトラックアドレスカウンター
＼ 鵡璋 の出力が、トラック選択入力として入力される。

トラックアドレスカウンタのリセットに１／Ａｆｃ（ｓ
ｅｃ　）の周期である書込タイミングの決定をするため
のいずれか１つのトラックのクロックを用いることによ
り、Ｎ（トラック数）カウントが１／ｆｃ　周期の間に
Ａ回行なわれるとともに、これらはメモリのリード／ラ
イト切換モードに同期したものとなる。

さらに、書込側のセレクタ出力は、リード／ライトセレ
クタに入力される。ＡＮｆｃのクロックによって、メモ
リのリード／ライトタイミングに同期して、読出アドレ
スカウンタと交互にメモリのアドレスに入力される。

以上の手段により、１つのメモリでもって、マルチトラ
ックにおけるｌデータ伝送周期内にＡＮ回の読出と、Ａ
倍の書込余裕を持たせてＮトラン２分の書込を分割多重
化することが可能になる。

さらに、再生データＩフレーｉ分における書込と読出の
関係は、第５図に示すようになっている。

書込は、１フレーム内において、再生１データ伝Ｑ 送周期内に各トラックともＡの書込余裕を持たせて、１
回のみｌ　／　２　ＡＮｆｃ　（ｓｅａ　）の書込を行
ない、再生データごとにさらに書込まれていく（第５図
の（ａ））。

他方、読出は、ジッタマージンを見込んで（見積もって
）、各トラックと４、］／２フレーム程度以上よりも前
のデータを読出し、再生ｌデータ伝送周期内にＡＮ回の
読出を行ない、再生データ１フレーム内に読出期間の（
Ａ−１）倍の読出禁止期間を設けて、Ｎ）ラック分のデ
ータを読出す（第５図の（す）。

さらに、読出データを連続したものとするため、ＡＮｆ
ｃのクロックによって同期を取る（第５図の（Ｃ））。

なお、この発明は、第３図、第４図、第５図にて示した
実施例に限られるものではなく、例えば、読出タイミッ
グクロツク発生器および書込タイミングクロック発生器
の多少の変更によって、１デ一タ伝送期間の前半（もし
くは後半）に読出を連続してＮデータ分村ない、後半（
もしくは前半）に連続してＮトラン２分のデータを分割
多重により書込むようにすることも可能である。さらに
、読出タイミングは、各トラック当りＩブロックで示し
ているが、Ｎトラック分連続して読出すようにすること
も可能である。

以上のように、この発明による時間軸変動吸収回路は、
時間軸変動吸収メモリを共通のメモリで行なえるように
し、これによシ回路規模の縮小化などをはかることがで
きる。

【図面の簡単な説明】

第１図は従来の時間軸変動吸収回路の一例を示す回路図
、第２図はその動作例を示すタイミングチャート図、第
３図はこの発明による時間軸変動吸収回路の一実施例を
示す回路図、第４図はその動作例を示すタイミングチャ
ート図、第５図は第３図に示した回路の動作例を示すタ
イミングチャート図である。 各図中同一部材には同一符号を付し、５０．５０ａは再
生データ復調のための回路ブロック、５２はＰＬＬ、５
’４、は復調器、５６はフレームアドレスカウンタ、５
８はフレーム内アドレスカウンタ、８０は１／２分周回
路、８２は読出タイミングクロック発生器、８４は書込
タイミングクロック発生器、８６はフレーム内アドレス
カウンタ、８８はトラックアドレスカウンタ、９０ｉ；
ｉフレームアドレスカウンタ、９２は書込トラックアド
レスカウンタ、９４はデータセレクタ、９６はフレーム
内アドレスセレクタ、９８はフレームアドレスセレクタ
、１００はリード／ライトセレクタ、１０２はメモリ、
１０４はフリップフロップである。 代理人　　弁理士　　大　岩　増　雄 （ほか２名） 第２図 （ｂ）　　メモり２４　二＝〕＝＝二二二二１８３丁＝
二りこ＝＝（ｃ）　　ｉ（＝・１２６−＝＝］メ：］＝
＝＝＝＝］＝＝＝＝＝＝二＝＝］＝＝＝］＝＝＝ン：Ｉ
Ｉに（ｄ）　　　メぞ、す２２０ （６）　　メ−ｖす２４ａ　　ＤＣ＝＝＝＝＝二＝＝＝
Ｔ区Ｘヌ■＝＝＝（ｆ）　　メモす２６〇　　二）π＝
＝＝＝＝＝＝＝■＝＝二（９）　メモリ　２２ｂ　　＝
＝刈２ヲタζ乙ｚ２ワタタ乙ｚｚｚｚＸ＝＝＝（ｈ）　
　メモリ２４ｂ　二ｍ＝＝＝＝１（ｉ）　　メモリ２６
ｂ　　二Ｘ■Ｘ「＝ｍ二゛（ｊ）　　メモ、フ２２ｃ （ｈ）　　メモリ２４ｃ　　＝■＝＝＝＝＝＝二二二二
＝＝＝［＝＝（Ｉｌ）　　メＥす２６Ｃ二ＤＣ＝＝ｒさ
ｘ工＝＝二＝＝］＝二（ｍ）　２４０ＵＴ　　ｋ’ｙ−
ｔＪ　％’　％ｙ　％７’口【ＫヌΣコ割し鰺出し　　
乙４−］ 書Ｊ込与 手続補正書　（自発） 時間軸変動吸収回路 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄、図面。 １、事件の表示　　　特願昭　５８−８５４０９号２１
発明の名称 デジタル信号再生装置 ３、補正をする者 代表者片山仁へ部 ６、補正の対象 明細書の発明の名称、特許請求の範囲、発明の詳細な説
明、図面の簡単な説明の欄及び図面。 ７、補正の内容 補正個所　　　　　補正後の内容 発明の名称 デジタル信号再生装置 特許請求の範囲　　　　　　　　別紙のとおり２頁４行
〜７行 ［この発明は・・・・・・第１図−１この発明はデジタ
ル信号再生装置、特にマルチトラック方式に適用される
時間軸変動吸収回路を改良したデジタル信号再生装置に
関する。このマルチトラック方式のデジタル信号再生装
置を第６図にブロック図に−Ｃ示す。各トラックの再ヘ
ッドより再生されたデジタル信号は再生アンプにより、
２進データに変換するに充分な値まで増幅された後、デ
ータ検出回路により、２進データに変換される。その後
デジタル記録するためにデジタル変調されでいる２進デ
ータは復調器により元の２進データに復号され、テープ
走行変動に伴なう再生データの時間軸変動を吸収する時
間軸座標吸収回路に入力される。その後、上記時間軸変
動吸収回路よりはシリアル状態にて各トラックのデータ
が出力され、誤り訂正が行われた後Ｄ／Ａ変換され、元
のアナにログ信号として、装置により出力される。そし
て、従来の時間軸変動吸収回路としては、第１図６頁１
７１行〜７頁１１行 「佑劇オ↓　蕗上−，Ｉ−一、−１１１絹顧、↓小」　
二　　へンのＩＶグー＋＋１．　Ｉ−ＩＩ）二口ηＩ去
−３− 以上 ＝４− 特許請求の範囲

Claims (1)

【特許請求の範囲】
1. （１）複数本のトラックを用いてデジタル信号列をフレ
   ーム単位で記録・再生する装置の時間軸変動を吸収する
   回路であって、時間軸変動吸収メモリの書込アドレス指
   定を、時間軸変動の極めて少ない基準クロック（再生デ
   ータ伝送りロックｆｃの２ＡＮ倍、ただしムは１以上の
   有理数、Ｎはトラック数）によシ同期を取り、１　／　
   ２　Ａ　Ｎ　ｆ　０時間毎に時間軸変動吸収メモリおよ
   びリード／ライトセレクタに対して続出もしくは書込指
   定を行なうためのコントロール回路と、同じ（１／　２
   　ＡＮ　ｆｃ時間毎に同期して書込トラックを選択する
   だめの回路を備え、ｌ再生データ伝送時間（１／ｆｃ時
   間）内に平均してＮ回以下の読出とＮ（２Ａ−１）回以
   上の書込みのだめの領域を持たせて、Ｎトラフ２分の各
   １データの書込を行なうことにより、上記Ｎ本のトラッ
   クの時間軸変動吸収メモリを共通のメモリで構成するよ
   うにしたことを特徴とする時間軸変動吸収回路。