JPS592167A - 画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は文書編集処理等に好適な表示画像合成処理を効
果的に行い得る画像記憶装置に関する。

〔発明の技術的背景とその問題点〕

近時、計算機システムを利用して文書作成およびその編
集を行う文書作成装置が注目されている。中でも、既に
作成した文書や作成中の文書を画像としてディスプレイ
表示してモニタし、対話的に上記処理を行う装置に多く
の関心が持たれている。ところが上記モニタ用に多く用
られるラスタスキャン型のＣＲＴディスプレイ装置等で
は、その表示密度（解像度）の関係から一般的文書にお
ける１頁の数分の１程度しか表示することができず、高
性能ディスプレイを用いた場合であってもせいぜい１頁
の文書画像を表示するのが限度である。これにも拘らず
、文書作成時には、他の頁の文書情報を同時モニタした
いと云う要求が強く、従来例えば第１図に示すように表
示画面Ａの中に窓部Ｂを設け、この窓部Ｂに別の頁の画
像を表示することが行われている。即ち、表示画面にそ
れぞれ対応して設けた第１および第２の画像メモリに異
なる頁の表示画像情報をそれぞれ書込み、設定された窓
部Ｂの位置に応じて第１あるいは第２の画像メモリから
画像データを選択的に読出して画像合成して表示するこ
とが行われている。

然し乍らこのような処理を画素単位で実行することは、
画像メモリのアクセス速度で点で非常に困難であり、こ
の為一般的には表示画面を所定数の画素毎に区分してプ
ロ、り化し、このブロック化された画素群を１単位とし
て上述した処理が行われている。しかも、この場合上記
ブロックの画素幅をディスグレイ表示する為の画素信号
をビデオ化した際の速度と、前記画像メモリのアクセス
速度との関係からあまり小さくすることはできないと云
う問題がある。この為、例えば第２図に示すようにブ四
、り化された画素群の任意の画素位置にて窓部Ｂを設定
することかできなくなると云う問題があった。換言すれ
ば窓部Ｂの設定可能位置が上記ブロック化がなされた区
分位置に限られ、任意の位置に設定することができない
と云う問題が生じた。

〔発明の目的〕

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、表示画面に窓部を任意に設定し
て別の画像を簡易に表示することを可能ならしめる簡易
で実用性の高い構成の画像記憶装置を提供することにあ
る。

〔発明の概要〕

本発明は第１および第２の画像情報をそれぞれ所定数の
画素毎にブロック化して記憶した画像メモリから上記第
１および第２の画像情報をブロック単位で読出し、これ
を第１および第２のレジスタに格納し、前記第１および
第２の画像情報に対する画像編集情報に従って第１およ
び第２のレジスタに格納されたデータを編集して１ゾロ
、りの画素データ群として出力するようにしたものであ
る。

〔発明の効果〕

従って本発明によれば、表示画像のブロック化された同
一の画像位置に表示すべき異なる画素データ群をブロッ
ク単位で得て、これを編集して１単位のプロツクデータ
として出力するので、この時点で既に画像処理を完了し
得る・従って、ブロック化された区分点以外の位置であ
っても任意に窓部を設定することが可能となる上、画像
間の編集処理をプロ、り単位で行うことが可能となる。

これ故、文書作成における画像編集等を効果的に行うこ
とが可能となり、またその制御も非常に簡単に行い得、
その実用的利点は極めて大きい。しかも取扱いも簡単で
ある等の効果が奏せられる◎ 〔発明の実施例〕 以下、図面を参照して本発明の一実施例につき説明する
。

第３図は実施例装置の概略構成図である。画像メモリ１
は第１の領域１ａと第２の領域１ｂとを備え、第１およ
び第２の画像情報をそれぞれ所定数の画素毎に区分して
ブロック化し、ブロック単位で画素データを記憶してい
る。これらのプロ、りはＡＩ＊Ａ！〜Ａ７！　ｅ　Ｂｌ
　　＋　ｇ２〜Ｂ７！でそれぞれ示され、マッグメモリ
２，３に格納されたブロックアドレス情報を以って表示
画面の各画像位置に対応付けされている。これらのマツ
プメモリ２．３はマツプメモリ書込み制御回路４により
、上記ブロックアドレス情報が与えられ、且つそのアド
レス制御を受けて前記画像メモリ１の各ブロックアドレ
スと表示画面の各画像位置との対応付けを行うものであ
る。

しかして、画像メモリ１にブロック単位で書込まれた画
素データ群は、読出し制御回路５の制御を受けて、プロ
、り単位で読出されるが、そのアクセス制御は次のよう
にして行われる。

即ち、発振器６が発振出力するクロック信号は、アドレ
スカウンタ７に入力される。このアドレスカウンタ７に
よって後述する偏向装置８が駆動され、前記画像メモリ
１からの画素データの読出しに同期してＣＲＴ等からな
るディスプレイ装置９が駆動される。またアドレスカウ
ンタ７は、前記マツプメモリ２．３のアドレスをアクセ
ス制御するもので、これによって表示画面上の画像位置
に対応したブロックを指定するブロックアドレス１〃報
がマツプメモリ２，３より順に読出されるようになって
いる。このようにしてマツプメモリ２，３から読出され
るブロックアドレス情報は、前記読出し制御回路５の制
御を受けて動作するマルチプレクサ１０を介して選択的
に画像メモリ１に与えられ、前記画像位置に対応したブ
ロックがアクセスされるようになっている。

しかして、このブロックアクセスにより、画像メモリ１
の領域１＆、ｌｂよりそれぞれブロック単位で読出され
た画素データ群は、レジスタ１１．１２にそれぞれ格納
され、演算回路１３に供給されるようになっている。こ
の演算回路１３は、マルチプレクサ１４を介して前記マ
ツプメモリ２，３から与えられる各ブロック毎に定めら
れた演算情報に従りて前記レジスタ１１．１２に格納さ
れた画素データ群間の処理を行うものである。この処理
は、例えば画素データ群の選択処理や、ＬＯＡＤ　ＯＲ
ＡＮＤ等の画素データ群間の論理演算等からなる。そし
て、この演算回路１３を介して出力されたノブロック化
された画素データ群は、ビデオ信号発生回路１５に与え
られて表示用のビデオ信号に変換され、前記ディスプレ
イ装置９に供給されるようになっている。

さて、前記マッグメモリ２，３は書込み制御回路４の制
御を受けて、表示画像に対するｆｆ！報を次のように格
納している。今、第４図（、）に示すように、画像表示
面Ａに対して窓部Ｂを設定し、この窓部Ｂに他頁の画像
を表示しようとする場合、マッグメモリ２，３にはそれ
ぞれ第４図（ｂ）　、　（ｅ）に示すようにして画像メ
モリ１に対するブロックアドレスが格納される。つまり
、１つのブロックが一方の画像の画素データのみから構
成される場合には、Ａ１ｐＡ１〜Ａ４４〜Ａ７！１で示
されるように、またＢａｇ　ｌ　Ｂｌｌ〜等で示される
ようにマツプメモリ２，３の各アドレスには共通のブロ
ックアドレス情報が格納される・しかし、ブロックＡｓ
ｓ　（Ｉｈ＊　）やＡｓ５（Ｂｓｘ）の位置に示される
ように、そのプｐ２り内で表示される画素データが第１
の画像のものと、第２の画像のものとからなるような場
合には、第１および第２のマツプメモリには、同じｆＯ
ツタ位置ではあるが異なる画像を示すブロックアドレス
情報が格納される。この例では第１のマツプメモリ２側
にブロック内の左側に表示される画像を示すブロックア
ドレス情報が格納され、第２のマツプメモリ３側に該ブ
ロック内の右側に表示される画像を示すブロックアドレ
ス情報が格納されるようになっている。またこの場合に
は、ブロックアドレス情報によって示されるブロックの
画素データの表示有効範囲の情報や、画像表示出力の為
の演算型式を指定する情報等も上記ブロックアドレス情
報と共にマツプメモリ２，３に記憶される。

カくシて表示画像の例えばブロック位置ｒＪＪＪ〜「４
０」に着目すれば、第１のマツプメモリ２においては、
Ａｌｌ　＋　１ｇ４〜Ａ１ｙ　ｌ　Ｂａｇ　＃　Ｂｌｌ
　＋Ｂ４１１なるブロックアドレス情報が順に格納され
る。また第２のマツプメモリ３においては１３ＢｒＡ１
４　′ｖＡｍ＠　Ｔ　ＢＳ？　＋　Ｂｓｓ　ｔ　１１ｓ
曾Ｉ　Ａ４１ｅなるブロックアドレス情報が順に格納さ
れる。そして、これらのブロックアドレス情報は、前記
アドレスカウンタ７により順次読出し制御を受けて読出
され、マルチプレクサ１０を介して画像メモリ１に与え
られることになる。従って、ブロック位置「３３」〜「
３６」にあっては、一方の画像のデータのみがブロック
単位で読出されることになる。そして、ブロック位置「
３７」では、ブロックアドレスＡｍ？のデータとブロッ
クアドレス１３ｓｙのデータとがそれぞれ読出されてレ
ジスタ１１．１２に格納される。これらのレジスタ１１
．１２に格納された各データに対して、演算回路は前記
有効範囲の情報等を入力して例えば第５図に示すように
２つのブロック中からそれぞれ画素データを選択し、こ
れを合成して１ブロック単位の合成画素データ群を作成
している。これにより、１７”ｔｉｙり中の途中におい
て画像の切換えが行われることになる。尚・、この演算
については、２ブロツクのデータ間の論理和を求め、こ
れにより画像の重ね表示を行わせるようなものであって
もよい。

以上のように本発明によれば、７Ｌ１四、り単位で読出
される画素データ群間で所定の編集演算処理を行ったの
ちに出力するので、従来のように編集単位が区分ブロッ
クの幅により制限されると云うような不都合がなく、任
意の画面位置で窓部Ｂを設定し得る等、表示画像編集に
おける応用性が高い。しかもこのような機能を備えるこ
とにより、表示画面の大きさを仮想的に任意の大きさに
定めて画像編集処理を行うことが可能となる等その効果
は非常に高い。また、ディスプレイ装置９からみれば、
上記の如く２ブロツク間で画素データ群が演算処理され
ているにも拘らず、常にブロック単位で画素データ群が
アクセスされて読出されることになるので、その表示動
作に不都合を招くこともない。その上、上記したように
簡易な制御と構成によってその目的を達成し得るので実
用的利点が絶大である。

尚、本発明は上記実施例に限定されるものではない。例
えばマツプメモリとレジスタの数は画像表示形態に応じ
て定めればよいものであり、３つ以上の画像間での合成
編集処理を行ってもよいことは勿論のことである。また
演算の形態や、画像メモリの容量は仕様に応じて任意に
定めればよいことは云うまでもない。また本発明の応用
として、文字ノリーンの合成等に利用することも可能で
ある。要するに本発明はその要旨を逸脱しない範囲で種
々変形して実施することができる。

【図面の簡単な説明】

第１図は画像編集の一例を示す図、第２図は表示画面の
ブ四ツク化と編集画像の窓部との関係を示す図、第３図
は本発明の一実施例装置を示す概略構成図、第４図（、
）〜（Ｃ）はマッシメモリに格納するブロックアドレス
情報の一例を示す図、第５図はブロック間の画素データ
編集の一例を示す図である。

Claims (2)

【特許請求の範囲】
1. （１）第１および第２の画像情報をそれぞれ所定数の画
   素データ毎にブロック化して記憶した画像メモリと、こ
   の画像メモリから順次プ目。 り単位で読出される上記第１および第２の画像情報の画
   素データ群をそれぞれ記憶する第１および第２のレジス
   タと、前記第１および第２の画像情報に対する画像編集
   情報に従って前記第１および第２のレジスタにそれぞれ
   格納された画素データ群を編集して前記所定数の画素か
   らなるデータとして出力する手段とを具備したことを特
   徴とする画像記憶装置。
2. （２）第１および第２のレジスタにそれぞれ格納された
   画素データ群の編集は、画像切換え位置に応じて上記各
   画素データ群を選択合成するものである特許請求の範囲
   第１項記載の画像記憶装置。