JPS59213094A - コントロ−ルストレ−ジの記憶保護方式 - Google Patents
コントロ−ルストレ−ジの記憶保護方式Info
- Publication number
- JPS59213094A JPS59213094A JP8534483A JP8534483A JPS59213094A JP S59213094 A JPS59213094 A JP S59213094A JP 8534483 A JP8534483 A JP 8534483A JP 8534483 A JP8534483 A JP 8534483A JP S59213094 A JPS59213094 A JP S59213094A
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- control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａｌ 発明の技術分野
サービスプロセッサ付加形式のコンピュータシステムに
おける装置のコントロールストレージの記憶保護方式に
関する。
おける装置のコントロールストレージの記憶保護方式に
関する。
（ｂ） 技術の背景
サービスプロセッサ付加形式のコンピュータシステムに
おけるサービスプロセッサはシステムコンソールの機能
やシステムのモニタリング機能や保守パネルとしての機
能を果たし、中央処理装置やチャネル制御装置の診断プ
ログラムの実行、保守の支援等、独立したコンピュータ
サブシステムの役目を果たし、コンピュータシステムの
操作性や保守性を著しく向上させることができる。
おけるサービスプロセッサはシステムコンソールの機能
やシステムのモニタリング機能や保守パネルとしての機
能を果たし、中央処理装置やチャネル制御装置の診断プ
ログラムの実行、保守の支援等、独立したコンピュータ
サブシステムの役目を果たし、コンピュータシステムの
操作性や保守性を著しく向上させることができる。
コントロールストレージ（以下Ｃ３と略称する）は中央
処理装置やチャネル制御装置各々に設けられ、各々のデ
コードした命令の実際の演算を行うマイクロプログラム
を記憶する制御記憶部であり、それぞれの演算処理を制
御する。ＣＳ内の初期マイクロプログラムロードは、サ
ービスプロセッサにあるディスクから行われ、初期マイ
クロプログラムロードが完了すると、サービスプロセッ
サからの指示によりデコードされたマイクロプログラム
が起動され、読み出されたマイクロ命令に従い、順次通
常の演算処理を実行する。
処理装置やチャネル制御装置各々に設けられ、各々のデ
コードした命令の実際の演算を行うマイクロプログラム
を記憶する制御記憶部であり、それぞれの演算処理を制
御する。ＣＳ内の初期マイクロプログラムロードは、サ
ービスプロセッサにあるディスクから行われ、初期マイ
クロプログラムロードが完了すると、サービスプロセッ
サからの指示によりデコードされたマイクロプログラム
が起動され、読み出されたマイクロ命令に従い、順次通
常の演算処理を実行する。
汎用コンピュータシステムにおいては、システム運用に
先立ち、各ハードウェアの機能を診断するプログラムの
実行を、サービスプロセッサで行なう機能を備えている
のが一般的である。
先立ち、各ハードウェアの機能を診断するプログラムの
実行を、サービスプロセッサで行なう機能を備えている
のが一般的である。
（Ｃ１従来技術と問題点
コンピュータシステム運用に先立ち、中央処理装置又は
チャネル制御装置をサービスプロセッサによる診断プロ
グラムの実行状態のような通常処理とは異なる状態にす
ると、ＣＳは中央処理装置又はチャネル制御装置内の回
路により制御されている為、ＣＳの記憶内容を破壊する
ロジックができてしまうことがある。
チャネル制御装置をサービスプロセッサによる診断プロ
グラムの実行状態のような通常処理とは異なる状態にす
ると、ＣＳは中央処理装置又はチャネル制御装置内の回
路により制御されている為、ＣＳの記憶内容を破壊する
ロジックができてしまうことがある。
従来の、この種の方式について以下説明する。
第１図はサービスプロセッサ付加形式のコンピュータシ
ステムの構成ブロック図である。記憶制御装置１は主記
憶装置２を複数台（Ｍ Ｓ Ｕ ｔ−−−−−Ｍ Ｓ
Ｕ ｎ ）制御し、中央処理装置３及びチャネル制御装
置４並びにサービスプロセッサ５で構成されている。
ステムの構成ブロック図である。記憶制御装置１は主記
憶装置２を複数台（Ｍ Ｓ Ｕ ｔ−−−−−Ｍ Ｓ
Ｕ ｎ ）制御し、中央処理装置３及びチャネル制御装
置４並びにサービスプロセッサ５で構成されている。
６は中央処理装置３の制御に使用されるＣＳで、７はチ
ャネル制御装置４の制御に使用されるＣ３である。第２
図は中央処理装置３やチャネル制御装置４内のＣ５６又
はＣＳ７の制御記憶回路ブロック図である。ＣＳ６又は
Ｃ３７は同一構成であり、１１はＣＳ制御回路、１２は
０３部記憶回路、１３はデータレジスタを示す。ＣＳ部
記憶回路１２へ記憶するには、ＣＳ制御回路１１のアド
レス制御信号（以下ＡＤＲ信号と略称する）によりＣＳ
部記憶回路１２のアドレスを設定し、ＣＳ制御回路１１
の書き込み制御信号（以下−ＲＴ倍信号略称する）によ
り設定されたアドレスに記憶される。しかし、この記憶
させる為の制御回路が中央処理装置３やチャネル制御装
置４内にあるため、サービスプロセッサの指令で診断プ
ログラムを実行する場合に、ＣＳ部記憶回路１２の内容
を破壊してしまうロジックができてしまうことがあり、
万一、ＣＳの内容が破壊されれば以後の診断や通常処理
の実行ができず、Ｃ３が保証されていないと診断ができ
ないという条件と、診断するとＣ３を破壊するという矛
盾が生ずる。破壊されたＣＳの内容を復元するには多く
の時間を費やす結果となるばかりか、演算処理結果につ
いてまで保証されないという欠陥を有していた。
ャネル制御装置４の制御に使用されるＣ３である。第２
図は中央処理装置３やチャネル制御装置４内のＣ５６又
はＣＳ７の制御記憶回路ブロック図である。ＣＳ６又は
Ｃ３７は同一構成であり、１１はＣＳ制御回路、１２は
０３部記憶回路、１３はデータレジスタを示す。ＣＳ部
記憶回路１２へ記憶するには、ＣＳ制御回路１１のアド
レス制御信号（以下ＡＤＲ信号と略称する）によりＣＳ
部記憶回路１２のアドレスを設定し、ＣＳ制御回路１１
の書き込み制御信号（以下−ＲＴ倍信号略称する）によ
り設定されたアドレスに記憶される。しかし、この記憶
させる為の制御回路が中央処理装置３やチャネル制御装
置４内にあるため、サービスプロセッサの指令で診断プ
ログラムを実行する場合に、ＣＳ部記憶回路１２の内容
を破壊してしまうロジックができてしまうことがあり、
万一、ＣＳの内容が破壊されれば以後の診断や通常処理
の実行ができず、Ｃ３が保証されていないと診断ができ
ないという条件と、診断するとＣ３を破壊するという矛
盾が生ずる。破壊されたＣＳの内容を復元するには多く
の時間を費やす結果となるばかりか、演算処理結果につ
いてまで保証されないという欠陥を有していた。
そのため、従来は、Ｃ３周りの全てのフリップフロップ
回路にオン信号を送出してランチするＣ８保護プログラ
ムを作成して予防処置を講していた。
回路にオン信号を送出してランチするＣ８保護プログラ
ムを作成して予防処置を講していた。
しかし、このＣ３保護処置では、ランチする数にも制限
があるため、各種状態に設定する診断プログラム項目を
縮小せざるを得す、制限条件を付して診断プログラムを
作成していた。以上のように、従来方式には診断プログ
ラムに制約条件を付さなければならない欠点を有してい
た。
があるため、各種状態に設定する診断プログラム項目を
縮小せざるを得す、制限条件を付して診断プログラムを
作成していた。以上のように、従来方式には診断プログ
ラムに制約条件を付さなければならない欠点を有してい
た。
＋ｄｌ 発明の目的
本発明は、この従来の欠点を解決することを目的として
いる。
いる。
（ｅｌ 発明の構成
そして、そのため、本発明は、マイクロプログラムを記
憶するコントロールストレージ部記憶回路と、該コント
ロールストレージ部記憶回路を制御するコントロールス
トレージ制御回路を有する処理装置を備えたサービスプ
ロセッサ付加形式のコンピュータシステムにおいて、前
記サービスプロセッサにコントロールストレージ書込み
可能信号を送出するコントロールストレージ書込み可能
信号制御回路を備え、該サービスプロセッサのコントロ
ールストレージ書込み可能信号制御回路からの書込み可
能信号と、前記コントロールストレージ制御回路からの
書込み制御信号との論理積信号にもとづいて、前記コン
トロールストレージ制御回路への記憶動作を行わせるよ
う構成したことを特徴とする。
憶するコントロールストレージ部記憶回路と、該コント
ロールストレージ部記憶回路を制御するコントロールス
トレージ制御回路を有する処理装置を備えたサービスプ
ロセッサ付加形式のコンピュータシステムにおいて、前
記サービスプロセッサにコントロールストレージ書込み
可能信号を送出するコントロールストレージ書込み可能
信号制御回路を備え、該サービスプロセッサのコントロ
ールストレージ書込み可能信号制御回路からの書込み可
能信号と、前記コントロールストレージ制御回路からの
書込み制御信号との論理積信号にもとづいて、前記コン
トロールストレージ制御回路への記憶動作を行わせるよ
う構成したことを特徴とする。
即ち、コントロールストレージ部記憶回路（以下ＣＳ部
記憶回路と略称する）に記憶する場合は、コントロール
ストレージ制御回路（以下Ｃ３制御回路と略称する）か
らのＷＲＴ信号のみでは記憶されず、サービスプロセッ
サの書込み可能信号（以下ＥＮＢＬ信号と略称する）を
受けて初めて記憶される。
記憶回路と略称する）に記憶する場合は、コントロール
ストレージ制御回路（以下Ｃ３制御回路と略称する）か
らのＷＲＴ信号のみでは記憶されず、サービスプロセッ
サの書込み可能信号（以下ＥＮＢＬ信号と略称する）を
受けて初めて記憶される。
従って、中央処理装置やチャネル制御装置内の回路のみ
では記憶できないと同時に、サービスプロセッサのめの
制御でも記憶出来ないように構成されている。このこと
は、ｃｓが保証されていないと診断ができないという条
件と、診断するとＣＳを破壊するという矛盾を解決した
。特にサービスプロセッサより装置診断を行う時、被診
断装置を各種状態に設定する場合の制約条件が無くなり
、ＣＳの破壊を気に一部ず診断プロクラムを作成でき、
診断条件を拡大できる利点がある。また、サービスプロ
セッサが異常になっても、Ｃ５の制御回路自体は、ザー
ビスプし１セソザ以外にあるのでｃｓは保護される。更
に、Ｃ３の記憶保護機能の一部をザービスプロセノ〜す
が担当しているので、サービスプロセッサ以外を異品状
態にしての、正常な診断と、正常にしたときのｆＭ元を
速やかにできる等の利点がある。
では記憶できないと同時に、サービスプロセッサのめの
制御でも記憶出来ないように構成されている。このこと
は、ｃｓが保証されていないと診断ができないという条
件と、診断するとＣＳを破壊するという矛盾を解決した
。特にサービスプロセッサより装置診断を行う時、被診
断装置を各種状態に設定する場合の制約条件が無くなり
、ＣＳの破壊を気に一部ず診断プロクラムを作成でき、
診断条件を拡大できる利点がある。また、サービスプロ
セッサが異常になっても、Ｃ５の制御回路自体は、ザー
ビスプし１セソザ以外にあるのでｃｓは保護される。更
に、Ｃ３の記憶保護機能の一部をザービスプロセノ〜す
が担当しているので、サービスプロセッサ以外を異品状
態にしての、正常な診断と、正常にしたときのｆＭ元を
速やかにできる等の利点がある。
（ｆ） 発明の実施例
以下本発明の一実施例について説明する。第３図は本発
明によるコンピュータシステムの構成ブｌ：Ｉ ツク図
である。企図を通して同一対象物は同一符号で示す。２
１は中央処理装置、２２は中央処理装置２１のＣ３，２
３はチャネル制御装置、２４はチャネル制御装置２３の
Ｃ３，２５はサービスプロセッサ、２６はサービスプロ
セッサ２５のＣ３書き込め信号制御回路である。本構成
において、サービスプロセッサ２５のＣＳ書き込み信号
制御回路２６よりＥＮＢＬ信号を送出し、中央処理装置
２１のＣ５２２に記↑、ａする場合はＣＳ２２に送出し
、チャネル制御装置２３のＣ５２４に記憶する場合はＣ
５２４に送出する。
明によるコンピュータシステムの構成ブｌ：Ｉ ツク図
である。企図を通して同一対象物は同一符号で示す。２
１は中央処理装置、２２は中央処理装置２１のＣ３，２
３はチャネル制御装置、２４はチャネル制御装置２３の
Ｃ３，２５はサービスプロセッサ、２６はサービスプロ
セッサ２５のＣ３書き込め信号制御回路である。本構成
において、サービスプロセッサ２５のＣＳ書き込み信号
制御回路２６よりＥＮＢＬ信号を送出し、中央処理装置
２１のＣ５２２に記↑、ａする場合はＣＳ２２に送出し
、チャネル制御装置２３のＣ５２４に記憶する場合はＣ
５２４に送出する。
第４図は中央処理装置２１やチャネル制御装置２３内の
Ｃ５２２又はＣ３２４の制御記憶回路ブロック図を示し
、Ｃ５２２やＣ５２４は同一構成であり、１４は論理積
回路である。０８部記憶回路１２にマイクロプログラム
を記憶するには、ＣＳ制御回路１１よりＷＲＴ信号を論
理積回路１４に送出し、ＣＳ書き込み信号制御回路２６
よりＥＮＢＬ信号を論理積回路１４に送出して論理積回
路１４が論理積され、書き込み可能制御信号（以下ＷＥ
ＮＢＬ信号と略称する）をＣＳ部記憶回路１２に送出し
て記憶する。従って、ＣＳ制御回路１１のＷＲＴ信号だ
けでは論理積回路１４は論理積しないので、ｃｓ部記１
．ａ回路１２に記憶されない。またＣＳ書き込み信号制
御回路２６の諏ＢＬ信号だけでも論理積回路１４が論理
積しないので、０３部記憶回路１２に記憶されない。
Ｃ５２２又はＣ３２４の制御記憶回路ブロック図を示し
、Ｃ５２２やＣ５２４は同一構成であり、１４は論理積
回路である。０８部記憶回路１２にマイクロプログラム
を記憶するには、ＣＳ制御回路１１よりＷＲＴ信号を論
理積回路１４に送出し、ＣＳ書き込み信号制御回路２６
よりＥＮＢＬ信号を論理積回路１４に送出して論理積回
路１４が論理積され、書き込み可能制御信号（以下ＷＥ
ＮＢＬ信号と略称する）をＣＳ部記憶回路１２に送出し
て記憶する。従って、ＣＳ制御回路１１のＷＲＴ信号だ
けでは論理積回路１４は論理積しないので、ｃｓ部記１
．ａ回路１２に記憶されない。またＣＳ書き込み信号制
御回路２６の諏ＢＬ信号だけでも論理積回路１４が論理
積しないので、０３部記憶回路１２に記憶されない。
ＷＲＴ信号とＥＮＮ倍信号両信号が論理積回路１４に入
力して初めてＷＥＮＢＬ信号が発生し、ｃｓ部記憶回路
１２に記憶される。
力して初めてＷＥＮＢＬ信号が発生し、ｃｓ部記憶回路
１２に記憶される。
以上の原理に基づき、サービスプロセッサの診１１ｊｉ
プログラムが実行される段階で、中央処理装置２１又は
チャネル制御装置２３の制御回路から、ｃｓ部記１．ａ
回路１２のＣＳ内容を破壊するロジックが発生したとし
ても、論理積回路１４よりＷＥＮＢＬ信号が送出されず
０３部記憶回路１２のｃｓは保護される。
プログラムが実行される段階で、中央処理装置２１又は
チャネル制御装置２３の制御回路から、ｃｓ部記１．ａ
回路１２のＣＳ内容を破壊するロジックが発生したとし
ても、論理積回路１４よりＷＥＮＢＬ信号が送出されず
０３部記憶回路１２のｃｓは保護される。
第５図は本発明による他の一実施例の制御記憶回路構成
ブロック図である。１５はサービスプロセッサよりセン
ト可能なキーワ−）レジスフ、１６は芭き込み可能キー
ワード（固定）、１７はキーワード比較回路である。本
回路構成はＥＮＢＬ信号をサービスプロセッサ側に持つ
のではなく、Ｃ８内のキーワードにより作成するもので
あり、このキーワードはサービスプロセッサ側よりキー
ワードレジスタ１５にセントされ、書き込み可能キーワ
ード１６とキーワード比較回路１７で正しいキーワード
かどうか比較され、正しいキーワードがセントされた時
のみ、論理積回路１４よりＷＥＮＢＬ信号を送出するよ
う構成、されている。この回路構成では、サービスプロ
セッサ側からのＣ３の書き込み専用の信号線が要らなく
なり、サービスプロセッサ側よりは、キーワードレジス
タ１５にセント可能な信号を送出すればよい。
ブロック図である。１５はサービスプロセッサよりセン
ト可能なキーワ−）レジスフ、１６は芭き込み可能キー
ワード（固定）、１７はキーワード比較回路である。本
回路構成はＥＮＢＬ信号をサービスプロセッサ側に持つ
のではなく、Ｃ８内のキーワードにより作成するもので
あり、このキーワードはサービスプロセッサ側よりキー
ワードレジスタ１５にセントされ、書き込み可能キーワ
ード１６とキーワード比較回路１７で正しいキーワード
かどうか比較され、正しいキーワードがセントされた時
のみ、論理積回路１４よりＷＥＮＢＬ信号を送出するよ
う構成、されている。この回路構成では、サービスプロ
セッサ側からのＣ３の書き込み専用の信号線が要らなく
なり、サービスプロセッサ側よりは、キーワードレジス
タ１５にセント可能な信号を送出すればよい。
以上のように、中央処理装置又はチャネル制御装置が論
理的にどのような状態になっても、コントロールストレ
ージは保護されるので、診断等の回路を特殊な状態にお
くような操作を行っても、コントロールストレージは破
壊されないので、診断結果に矛盾を起こさない。また、
回路を正常に戻した後、コントロールストレージの復元
を必要としないため、極めて早く次の作業にＪＪ）かれ
る利点がある。
理的にどのような状態になっても、コントロールストレ
ージは保護されるので、診断等の回路を特殊な状態にお
くような操作を行っても、コントロールストレージは破
壊されないので、診断結果に矛盾を起こさない。また、
回路を正常に戻した後、コントロールストレージの復元
を必要としないため、極めて早く次の作業にＪＪ）かれ
る利点がある。
（ｇｌ 発明の詳細
な説明したように、本発明による論理積「路を設り、サ
ービスプロセッサ側とコントロールストレージ制御回路
側からの信号により論理積してコントロールストレージ
部記（、（４回路に記憶させる方式により、コントロー
ルストージージか保護されるので、各種状態の診断プロ
クラムを設定できるすＪ果かある。
ービスプロセッサ側とコントロールストレージ制御回路
側からの信号により論理積してコントロールストレージ
部記（、（４回路に記憶させる方式により、コントロー
ルストージージか保護されるので、各種状態の診断プロ
クラムを設定できるすＪ果かある。
第１図は従来のサービスプロセッサ付加形式のコンピユ
ークシステムの構成ブロック図、第２図は従来のコント
ロールストレ−ジ ブロック図、第３図は本発明によるサービスプロセッサ
付加形式のコンピユークシステムの構成ブロック図、第
４図、第５図は本発明によるコンＩ・ｌ」−ルストし〜
ジの制御記憶回路ブロック図である。 図面において、１１はＣＳ制御回路、１２はＣＳ部記憶
回路、１４ば論理積回路、１５はキーワードレジスタ、
１６は書き込み可能キーワード、１７はキーワード比較
回路、２１は中央処理装置、２２と２４はコントロール
ストレージ、２３はチャネル制御装置、２５はサービス
プロセッサ、２６はコントロールストレージ書き込み信
号制御回路をそれぞれ示す。 ′２ ＃５図
ークシステムの構成ブロック図、第２図は従来のコント
ロールストレ−ジ ブロック図、第３図は本発明によるサービスプロセッサ
付加形式のコンピユークシステムの構成ブロック図、第
４図、第５図は本発明によるコンＩ・ｌ」−ルストし〜
ジの制御記憶回路ブロック図である。 図面において、１１はＣＳ制御回路、１２はＣＳ部記憶
回路、１４ば論理積回路、１５はキーワードレジスタ、
１６は書き込み可能キーワード、１７はキーワード比較
回路、２１は中央処理装置、２２と２４はコントロール
ストレージ、２３はチャネル制御装置、２５はサービス
プロセッサ、２６はコントロールストレージ書き込み信
号制御回路をそれぞれ示す。 ′２ ＃５図
Claims (1)
- マイクロプログラムを記憶するコントロールストレージ
部記憶回路と、該コントロールストレージ部記憶回路を
制御するコントロールストレージ制御回路を有する処理
装置を備えたザービスプロセ／す付加形式のコンピュー
タシステムにおいて、前記サービスプロセッサにコント
ロールストレージ書込み可能信号を送出するコントロー
ルストレージ書込み可能信号制御回路を備え、該サービ
スプロセッサのコントロールストレージ書込み可能信号
制御回路からの書込み可能信号と、前記コントロールス
トレージ制御回路からの書込み制御信号との論理積信号
にもとづいて、前記コントロールストレージ部記憶回路
への記り、ａ動作を行わせるよう構成したことを特徴と
するコントロールストレージの記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8534483A JPS59213094A (ja) | 1983-05-16 | 1983-05-16 | コントロ−ルストレ−ジの記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8534483A JPS59213094A (ja) | 1983-05-16 | 1983-05-16 | コントロ−ルストレ−ジの記憶保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213094A true JPS59213094A (ja) | 1984-12-01 |
Family
ID=13856038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8534483A Pending JPS59213094A (ja) | 1983-05-16 | 1983-05-16 | コントロ−ルストレ−ジの記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2595485A1 (fr) * | 1986-03-05 | 1987-09-11 | Oki Electric Ind Co Ltd | Ordinateur, notamment micro-ordinateur a circuit integre |
-
1983
- 1983-05-16 JP JP8534483A patent/JPS59213094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2595485A1 (fr) * | 1986-03-05 | 1987-09-11 | Oki Electric Ind Co Ltd | Ordinateur, notamment micro-ordinateur a circuit integre |
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