JPS59211338A - エコ−キヤンセラ−装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は２線／４線変換において、インピーダンスの不
整合により生じるエコーを消去するためのエコーキャン
セラー装置に関−ｔ−ル。

現在、網のディジタル化により電話及び非電話サービス
の統合化を図り網金体のコスト低減を可能とする謂わゆ
るサービス総合ディジタル網（ｌ８ＤＮ；Ｉｎｔｅｇｒ
ａ、ｔｅｄ　５ｅｒｖｉｃｅｓ　Ｄｉｇｉｔａｌ　Ｎｅ
ｔ−ｗｏｒｋ）の構築に向けて、各所で活発な研究が進
められてｈる。アナログ音声信号の伝送を目的として導
入されて来た既存の加入者ケーブルを利用して、２線双
方向デイジタル伝送を実現するための技術開発は、■Ｓ
ＤＮ構築のための１つの重要な課題である。

２線双方向デイジタル伝送を実現するための公知の手段
として、エコーキャンセラー装置が知られておシ代表的
な方法としては以下のようなものがある。

（１）　　１９７９年１２月米国で発行の刊行物「ＩＥ
ＥＥＴＲＡＮ８ＡＣＴＩＯＮ８　ＯＮ　ＡＣＯＵＳＴＩ
Ｃ８，５ＰＥＥＣＨ，ＡＮＤ　５ＩＧＮＡＬ　ＰＲＯＣ
ＥＳＳＩＮＧ、ＶＯＬ、Ａ３５Ｐ−２７，Ｎｏ６　Ｊの
第７６８頁−第７８１頁に所載の論文”　Ｄｉｇｉｔａ
ｌ　Ｅｃｈｏ　Ｃａｎｃｅｌｌａｔｉｏｎ　ｆｏｒ　Ｂ
ａ５ｅｂａｎｄＤａｔａ　Ｔｒａｎｓｍｉｓｓｉｏｎ”
　（文献ｌ）す（２）昭和５７年６月２３日に出願され
た特許［特願昭５７−１０７８２１　Ｊ　Ｋ所載の１エ
コーキヤンセラー装置″（文献２）。

文献ｌに詳細に述べられているように従来のエコーキャ
ンセラーでは、その構成要素の１つであるＤ／Ａコンバ
ータの所要ビット数は１２ビット程度必要であるが、エ
コーキャンセラー機能ヲＬ８■化する際にはＤ／Ａコン
バータのビット数は小さい方が望ましい。

Ｄ／Ａコンバータのビット数を低減することを目的とす
る本発明を説明する前にまず、従来技術である参考文献
１及び２のエコーキャンセラーについて詳細に説明する
。

第１図は、文献ｌのエコーキャンセラー装置の一構成例
を示したブロック図であるっ同図において、参照数字ｌ
及び２けそれぞれ入力端子及び出力端子、参照数字３は
送信部回路、参照数字４は受信部回路、参照数字５はア
ダプティブ・ディジタルフィルタ（ＡＤＦ）、参照数字
６はＤ／人コンバータ（ＤＡＣ）、参照数字７は減算器
、参照数字８はサンプルホールド回路（ＳＨ）、参照数
字９はＡ／Ｄ７ンバータ（ＡＤＣ’）、参照数字１゜は
低域通過フィルタ（ＬＰＦ　）、参照数字１１はハイブ
リッド回路（ＨＹＢ）、参照数字１２ｔ−ｊ２線伝送路
をそれぞれ示す。

今、第１図の回路は２線伝送路を介して対問で接続され
ているものとする。加入者ケーブルを対象とすれば、一
方が局側、他方が加入者側に設置されている。さらに、
ここでは、説明を簡単にするために、ベースバンド伝送
を仮定し、加入者側装置として説明する。

加入者端末からの送出信号は、入力端子ｌを介して送信
部３及びアダグチイブ・ディジタルフィルタ５に入力さ
れる。ここで、受信信号との相関がないように、送出信
号は、既にスクランブラ−操作を施しであるものとする
。送信部３は加入者端末と２線伝送路１２とのインタフ
ェース回路であり、必要に応じてユニポーラ／バイポー
ラ変換回路、帯域制限フィルター、パンファーアンプ等
から構成される。送信部３の出力は、ハイブリッド回路
１１を介して２線伝送路１２に送出されると同時に％ハ
イブリッド回路１１の回路不全、インピーダンス不整合
等の原因にょシェコーとなってＬＰＦＩＯＫも入力され
る。

一方、２線伝送路１２及びハイブリッド回路１１を介し
て、相手側（ここでは局側）から送出された受信信号も
ＬＰＦＩ　ＯｉＣ入力される。今、ＬＰＦＩＯの出力に
おけるエコー信号をｅ　（ｋｌ　（但しｋけ時刻を示す
インデックス）、受信信号を５（ｋ）。

受信信号ｓ　（ｋ）がｚＨ伝送路１２で受ける雑音をｎ
伽）とすれば、ＬＰＦＩＯの出力信号ｕ　（ｋ）は次式
のように表わされる。

ｕ　（ｋｌ　＝　ｅ　（ｋ）　＋　ｓ　（ｋ）　＋　ｎ
　（ｋ）　　−−ｆｌ）ここでエコーキャンセラーの目
的は式（１）におけるエコー信号ｅ（ｋ）のレプリカｅ
　（ｋ）を生成し、エコー信号を消去することである。

第１図においてアダグチイブ・ディジクルフィルタ５、
Ｄ／Ａコンバータ６、減算器７、サンプルボールド８及
びＡ／Ｄコンバータ９から成る閉ループ回路を用いて、
適応的にエコー・レプリカｅ　（ｋｌを生成することに
より、サンプルホールド８の出力信号として、次式に示
すｒ　（ｋ）を得ることができる。

ｒ　（ｋ）　−ｅ　（ｋｌ　−ｅ　（ｋ）　十ｓ　（ｋ
ｌ　十ｎ　（ｋｌ　　−（２）ここでｅ　（ｋｌは、Ｄ
／Ａコンバータ６の出力信号であり、減算器７に入力さ
れる。また式（２）において（ｅ（ｋｌ　　ｅｆｋ））
は残留エコーと呼ばれる。受信部４は必要に応じてバイ
ポーラ／ユニポーラ変換回路、ナイキストフィルタ、線
路等他藩、バッファアンプ等から構成される装 第２図は第１図に示しｆｃ７ダプテイプ・ディジタルフ
ィルタ５の一構成例を示したものである。

第２図において、参照数字５０及び５１は入力端子、参
照数字５２ｏ、５２．、・・・、　５２　Ｎ−、は遅延
素子、参照数字５３゜＋５”ｉｎ・・・、５３Ｎ−１は
係数発生回路、参照数字５４ｏ、５４．、−・・＊　”
　’　Ｎ−１は乗算器、参照数字５５は加算器、参照数
字５６は出力端子をそれぞれ示す。第２図において、入
力端子５０に供給される入力信号ａ　（ｋ）、入力端子
５１１Ｃ供給される入力信号ｒ’（ｋ）及び出力端子５
６に供給される出力信号’；；”　（ｋ）はそれぞれ第
１図のアダプティブ・ディジタルフィルタ５の入出力信
号であるａ　（ｋ）、　ｒ’　（ｋｌ及びＱ’　（ｋ）
に対応している。入力端子５０に供給された入力信号ａ
　（ｋ）は遅延素子５２ｏ１乗算器５４ｏ及び係数発生
回路５３ｏに同時に供給される。一方遅延素子５２ｏ、
５２．．・”＋　５２Ｎ−２は、この順に縦続接続され
ておシ、その接続点においては、第２図に示すような構
成釦なってｂる。即ち遅延素子５２ｍの出力信号ａ（ｋ
−ｍ−１）は、遅延素子５２ｍ＋＋、乗算器５４　ｍ＋
　１　　及び係数発生回路５３□□に同時に供給される
。但し、ｍは自然数である。

また入力端子５１から供給される入力信号ｒ″（ｋｌは
、係数発生回路５３゜＋”３１＋・・・、５３Ｎ−、に
同時に入力される。さらに係数発生回路５３ｍは入力信
号ｒ′幻及びａ（ｋｍ）を受は係数Ｑ　ｍ　（ｋｌを出
力し乗算器５４ｍの入力信号となる。また、Ｎ個の乗算
器５４゜＋５４１＋”２＋・・・＋”Ｎ−１の出力信号
は、加算器５５ですべて加算されてｅ’　（ｋ）とな多
出力端子５６に供給される。このようにして誤差信号ｒ
’（ｋ）の値を基にして入力信号ａ　（ｋｌよシエコー
レプリカ＋（ｉｃ）を生成することができる。遅延素子
５２ｏ、５２．。

・・・、５２Ｎ−２の遅延量は送出データ間隔と同一で
Ｔ秒であシ、実際にはフリップフロッグにより実現でき
る。係数発生回路Ａｍでは最急降下法等の適応アルゴリ
ズムにより、誤差信号ｒ’（ｋｌを最小にするように係
数の更新が行なわれる。なお第２図は基本的にはトラン
スパープル・フィルタの構成であシ、係数が収束した時
点ては、各係数は第１図における送信部３、ＨＹＢＩＩ
及びＬＰＦＩＯから成るエコー・パスのインパルス応答
を近似したものになっている。

第３図は、文献２に述べられているエコーキャンセラー
のブロック図を示す。同図において、参照数字１及び２
はそれぞれ入力端子及び出力端子、参照数字３は送信部
回路、参照数字４は受信部回路、参照数字５はアダプテ
ィブ・ディジタルフィルタ、参照数字”ｓ　＋　５０　
ｔ、・・・、５０丁は遅延Ｔ秒の遅延素子、参照数字５
１．及び５１．は書き換え可能なメモリ、参照数字６１
及び６．はＤ／Ａコンバータ（ＤＡＣ）、参照数字１３
はアナログ加算器、参照数字７は減算器、参照数字８は
サンプルホールド回路（ＳＨ）、参照数字９はＡ／Ｄコ
ンバータ（ＡＤＣ）、参照数字５２１及び５２．は加算
器、参照数字ｌＯは低域通過フィルタ（ＬＰＦ）、参照
数字１１はハイブリッド回路（、ＨＹＢ）、参照数字１
２は２線伝送路、参照数字５３はスケ−０フフ回路をそ
れぞれ示す。

第３図では、説明を簡単にするために、アダプティブ・
フィルタのタップ数を８タツグとした例を取シ挙げ、さ
らに８タツグを２分割して実現する場合を示している。

さらに説明を簡単にするために非常に簡単な符号化、こ
こでは、バイナリ符号“０＃を＋１に、′ｌ″を−ｌに
変換して符号化を行なう場合について説明する。

第３図において、２値のバイナリ符号゛０”又は＠１”
のデータ系列は入力端子ｌに供給され、送信部３及び遅
延素子５０１の入力信号となる。送信部３は符号化回路
であり、バイナリ符号“０″を＋ＩＫ″ｌ−″を−１に
対応させて符号化が行なわれハイブリッド回［１１を介
して２線伝送路１２に送出される。一方、入力端子ｌに
供給されるバイナリ符号のデータ系列の間隔はＴ秒でち
ゃ、遅延素子５０Ｉ、５０２．・・・、５０７の遅延量
と一致しておシ、これらの遅延素子はクロツク速度１／
Ｔ秒で動作するフリップフロッグで実現できる。入力端
子１に供給されるデータ系列及び遅延素子５ｏ、。

５０２．５０．の各出力データ系列はメモリ５工□のア
ドレス信号として入力される。また遅延素子５ｏ４゜５
０、．５０．及び５０．の各出力データ系列は、メモリ
５１２のアドレス信号として入力される。メモリ５１、
及び５１．のデータ出力はそれぞれ、加算器５２１及び
５２２に入力されると同時に、それぞれＤ／Ａフンバー
タロ、及び６２　にも入力されアナログ信号に変換され
る。Ｄ／Ａコンバータ６１及び６２の出力である２個の
アナログ信号はアナログ加算器１３で加算された後減算
器７に入力される。加算器１３の出力信号が第１図で説
明したエコーレプリカ令（ｋｌに相当する。

一方送信部３の出力は、ハイブリッド回路１１の回路不
全によりエコーとなってＬＰＦＩＯにも入力される。ま
た２線伝送路１２及び）・イブリッド回路１１を介して
相手側から送出された受信信号も％ＬＰＦＩＯに入力さ
れるっ従って、ＬＰＦｌｏの出力信号ｕ　（ｋ）は前に
−述べたものと同様に式（１）によシ表わされる。また
減算器７を介しサンプルホールド８に出力される信号ｒ
　（ｋｌは同様に式（２）で表わされる。サンプルホー
ルド回路８の出力信号は受信部４及びＡ／Ｄコンバータ
９に入力される。受信部４はナイキストフィルタ、線路
等他藩、パ、ファアンフミ符号逆変換回路等から構成さ
れる。

相手側から送出された信号は受信部４によジノ５イナリ
符号系列として出力端子２に現われる。サンプルホール
ド８の出力信号は、ＡＩＤコンパ−１９によシディジタ
ル信号に変換され、スケーリング回路５３を介して一定
のスケーリングを施された後加算器５２１及び５２２に
入力される。さらに、加算器５２．及び５２□の出力信
号はそれぞれメモリ５１、及び５１２の入力となる。

第３図において、メモ！Ｊ　５１．は誤差信号であるＡ
／Ｄコンバータ９の出力信号に基づき、入力端子１にデ
ータが入力された時点から０〜３１秒間のエコーパスの
インパルス応答を近似ｆるように動作し、エコーレプリ
カの一部として出力された信号はＤ／Ａコンバータ６１
に入力される。ここでエコーパスとは送信部３．ハイブ
リッド回路１．１及びＬＰＦＩ　Ｏから成るパスを意味
しているっ同様に１メモＩＪ５１．は誤差信号であるＡ
／Ｄコン゛バータ９の出力信号に基づき、入力端子ＩＫ
データが入力された時点から４Ｔ〜７Ｔ秒間のエコーパ
スのインパルス応答を近似するように動作し、エコーレ
プリカの一部として出力された信号はＤ／Ａコンバータ
６、に入力される。従って第３図に示すブロック図では
７Ｔ秒間のエコーのレプリカを生成することができる。

第３図に示したように、文献２のエコーキャンセラーに
よれば入力系列パターン毎にインパルス応答の近似の最
適化が行なわれるから、Ｄ／Ａコンバータの非線形特性
の影響が除去できるという文献１ｃない特長を有してい
る。

次に、第１図及び第２図に示した従来のエコーキャンセ
ラー例におけるＤ／Ａコンバータの所要ビット数につい
て説明する。ここで対象とするエコーキャンセラーの適
用領域は通信網の加入者アクセス系であり、線路損失条
件から１２ピット程度必要とされる。この時、Ｄ／Ａの
量子化雑音はエコーキャンセン−の適応動作に影響を与
えない程度に軽減できるつエコーキャンセラーによるデ
ィジタル伝送システムを実用化する際には、低消費電力
化、低価格化、小形化の点からエコーキャンセラー機能
のＬＳＩ化が必要となる。Ｄ／Ａコ゛ンバータの回路規
模は、そのビット数に応じて指数関数的に増大するから
エコーキャンセラー機能のＬＳＩ化にとりてＤ／Ａコン
バータのビット数は少ない方が望ましい。

そこで本発明の目的は、Ｄ／Ａコンバータの所要ビット
数が少なくてすむエコーキャンセラー装置を提供するこ
とにある。

次に図面を参照して本発明について詳ｍＫ説明する。

第４図は、本発明の一実施例を示すブロック図である。

同図において、参照数字１及び２はそれぞれ入力端子及
び出力端子、参照数字３は送信部回路、参照数字４は受
信部回路、参照数字５□及び５、はアダプティブ・ディ
ジタルフィルタ、参照数字６．．６．．６３及び６４は
Ｄ／’Ａコンバータ（ＤＡＣ）、参照数字７１及び７２
は減算器、参照数字８はサンプルホールド、参照数字９
はＡ／Ｄコンバータ（ＡＤＣ）、参照数字ｌＯは低域通
過フィルタ（ＬＰＦ）、参照数字１１はハイブリッド回
路（ＨＹＢ）、参照数字１２は２線伝送路、参照数字１
３．及び１３、はアナログ加算器、参照数字１４．及び
１４．はスイッチ回路、参照数字１５はタイミング発生
回路をそれぞれ示す。

第４図において、アダプティブ・ディジタルフィルタ５
．及び５２は、第３図のＡＤＦ５と同様な構成であるも
のとする。第４図に示す本発明のエコーキャンセラーの
収束動作は従来の方法と全く異なっている。即ち、収束
動作が２段階に分割されており、まず第１ステツプにお
いて大まかにエコーを消去した後、第２ステツプにおい
て第１ステツプで消去できなかった残りのエコーをさら
に小さくする。第４図においてアダプティブ・ディジタ
ルフィルタ５．が第１ステツプの収束動作を分担し、ア
ダグチイブ・ディジタルフィルタ５２が第２ステツプの
収束動作を分担する。第４図のエコーキャンセラーが収
束動作を開始する時、タイミング発生回路１５より発生
される制御信号（第４図に示した点線）によシスイッチ
１４１及び１４２は同図に示したような接続になってい
る。即ちスイッチ１４．ＩｃよりＡ／Ｄコンバータ９の
出力はアダプティブ・ディジタルフィルタ５１に入力さ
れるのに対し、スイッチ１４２からアダプティブ・ディ
ジタルフィルタ５２に入力される信号は零である。第１
ステツプではスイッチ１４．及び１４２は前述の接続が
保持されるからアダグチイブ・ディジタルフィルタ５１
は適応動作を行なうが、アダプティブ・ディジタルフィ
ルタ５２は適応動作を停止したままである。従って、加
算器１３、の出力にはエコーレグ。

リカが現われるのに対【７、加算器１３の出方は零を保
持する。但し、第１ステノグ収束動作開始前釦、アダプ
ティブ・ディジタルフィルタ５．及び５゜のメモリの内
容はリセットされているものと仮定する。予め定められ
た一定時間後、第４図のエコーキャ７セ５−の収束動作
は第２ステツプに移行する。この時、タイミング発生炉
路１５にて発生される制御信号によシ、スイッチ１４．
及び１４２は同図に示した接続とは全く逆の接続に設定
される。

即ち、スイッチ１４２によ、？Ａ／Ｄコンバータ９の出
力はアダプティブ−ディジタルフィルタ５２ニ入力され
るのに対し、スイッチ１４ｍからアダプティブ・ディジ
タルフィルタ５．に入力される信号は零である。従って
、アダプティブｅディジタルフィルタ５１の適応動作は
停止されるが、第１ステツプの終了時のアダプティブ・
ディジタルフィルタのメモリの内容は保持されているか
ら入力端子ｌに供給され、る送出データに依存したエコ
ーレプリカが生成され加算器１３１の出力に現われる。

−力筒２ステップに移行すると同時にアダプティブ・デ
ィジタルフィルタ５．が適応動作を開始する。これは減
算器７．の出力に現われる残留エコーを小さくするよう
に動作することになる。ここで第１ステツプの適応動作
を分担するＤ／Ａコンバータ６、及び６２け大まかなエ
コーレプリカを生成すればよいという理由で、そのビッ
ト数を低減できることは明らかである。また第２ステツ
プの適応動作を分担するＤ／Ａコンバータ６３及び６４
は消去すべきエコーのダイナミックレンジが小さいとい
う理由でそのビット数を低減できる。例えば、エコーキ
ャンセラーの残留エコーレベルを従来の方法と′同等に
するために必要なり／Ａコンバータのビット数は７〜８
ビット程度に低減することができる。この時、Ｄ／Ａコ
ンバータ６里と６２のビット数ｍは同一とし、またＤ／
’Ａコンバータ６３と６４のビット数ｎは同一とする方
が好ましいが、必ずしもｍ　”　ｎを満足する必要はな
い。なおり／Ａコンバータ６１及び６．Ｉｃて発生する
量子化雑音鉱第２ステップの適応動作にて吸収できる。

その理由は、アダグチイブ・ディジタルフィルタ５２が
送出データパターンを分割した個別のパターン毎にエコ
ーレプリカを生成しさらにディジタル信号である各エコ
ーレプリカを個別ＫＤ／Ａ変換した後加算して対象とす
る全区間のエコーレプリカを生成するように構成されて
いるからである。

第４図において、線路損失を補償するための機能を受信
部４に含ませているものと仮定していたが、この機能の
一部又は全部を減算器７Ｉと７２の間に挿入することも
可能で６Ｄ、この時アダプティブ・ディジタルフィルタ
５２のタッグ長が短かくなることが期待できる。さらに
、この機能を低域通過フィルタｌＯと減算器７１の間に
挿入することもできる。なお、第４図のアダグチイブ・
ディジタルフィルタ５１及び５２は共に２分割を例とじ
て示しているが、一般にそれぞれＭ８分割及びＭ１分割
（Ｍｌ。

Ｍ、は１以上の整数）とする構成も可能である。この時
分割数Ｍ、及びＭ、に対応してそれぞれＭ１個及びＭ２
個のＤ／Ａコンバータを用意すればよい。

第５図は本発明の他の実施例を示すブロック図、　であ
る。同図と第４図の相異点は、アダプティブ・ディジタ
ルフィルタ５．の構成が異なることである。第４図にお
けるアダグチイブ・ディジタルフィルタ５□は第３図の
ＡＤＰ５と同様な構成であるものと仮定していたが、第
５図におけるアダプティブ・ディジタルフィルタ５Ｉは
第１図のＡＤＦ５又はその詳細ブロック図である第２図
と同様な構成であるものと仮定している。これに伴い第
５図では第４図におけるＤ／Ａコンバータ６２及び加算
器１３、が省略されている。以上述べた第５図と第４図
との相違点を除けば、その他の構成要素はすべて同一で
あシ、機能単位に添付された同一の参照番号は同一の機
能を表わす。

第’ｆ４ＪＫおけるエコーキャンセラーの動作は。

第４図の動作と全く同様である。即ち収束動作が２段階
に分割されて訃り、１ず第１ステツプにおいて大まかに
エコーを、消去した後、第２ステツプにおいて第１ステ
ツプで消去できなかった残抄のエコーをさらに小さくす
るっ第５図におりで、アダプティブ・ディジタルフィル
タ５Ｉが第１ステツプの収束動作を分担し、アダプティ
ブ・ディジタルフィルタ５２が第２ステツプの収束動作
を分担することも第４図と全く同様である。エコーキャ
ンセラーの収束動作の第１ステツプ及び第２ステツプの
切換も第４図と同様に、タイミング発生回路１５によ抄
発生される制御信号によりスイッチ１４１及び１４．の
接続を切換えることにより実現される。ここでＤ／Ａコ
ンバータ６、　、６３及び６４は第４図の説明で述べた
と同様な理由により各々のビット数を低減できることは
明らかである。また、前述のように線路損失を補償する
ための機能を受信部４に含ませる方法、減算器７．と７
．の間に挿入する方法あるいは、低域通過フィルタｉｏ
と減算器７１０間に挿入する方法のいずれを採用するこ
ともできる。さらに、アダグチイブ・ディジタルフィル
タ５２は第５図では２分割を例として示しているが、一
般ＫＭ分割（Ｍは１以上の整数）にすることが可能であ
る。この時、分割数Ｍに対応してＭ個のＤ／Ａコンバー
タを用意すればよい。なお、第４図及び第５図に示した
本発明の実施例の構成要素のうち、複数個のＤ／Ａコン
バータは、１個のＤ／Ａコンバータを時分割多重使用す
ることにより代用することももちろん可能である。

第６図は本発明の別の実施例を示すブロック図である。

同図において第４図と同一の参照数字は同一の機能を示
している。第６図と第４図との相異点は第４図のタイミ
ング発生回路１５が第６図では制御信号発生回路１５′
に置換えられていることである。第６図において制御信
号発生回路１５′には、加算器１３□及び１３２とサン
プルホールド８の各々の出力信号が供給される。制御信
号発生回路１５′では前記３種類の入力信号により、残
留エコーレベルを推定し、そのレベルに応じて制御信号
を発生しスイッチ１４１及び１４２に入力することＫよ
シ、エコーキャンセラーの適応動作の切換が行なわれる
。従って第４図では、エコーキャンセラーの適応動作の
切換が予め定められた経過時間により行なわれていたの
に対し、第６図では、この切換が残留エコーレベルに応
じて行なわれることになる。制御信号発生回路１５′に
て実現される残留エコーレベルの推定は、例えば以下に
述べるような方法が考えられる。即ちエコーキャンセラ
ーの修正係数とＤ／Ａコンバータのビット数によ沙定ま
る収束値に対し、残留エコーレベルが大きい時にはエコ
ーレグリカと残留エコーの各々の符号は相関を持つが残
留エコーレベルが前記収束値に近づくにつれて、前記符
号は相関を持たなくなることから残留エコーレベルを推
定することができる。また、アダプティブ・ディジタル
フィルタのメモリの内容を観測し、その内容の変化の大
きさにより、残留エコーレベルを推定する方法も考えら
れる。以上述べた相違点を除けば、第６図のエコーキャ
ンセラーの動作は第４図と全く同様に考えることができ
る。

なお本発明の実施例を示した第４図、第５図及び第６図
では、説明を簡単にするためにアダプティブ・フィルタ
が２個の場合を示したが、アダプティブ・フィルタを複
数個に拡張できることは言うまでもない。

以上詳細に述べたように本発明によればＤ／Ａコンバー
タの所要ビット数が少なくてすみ従ってＬＳＩ化に適し
たエコーキャンセラー装置を提供できる。

【図面の簡単な説明】

第１図祉、従来のエコーキャンセラー装置の一構成例を
示したブロック図、第２図は第１図のアダグチイブ・デ
ィジタルフィルタの詳細ブロック図である。第１図にお
りて、参照数字ｌは入方端子、参照数字２は出力端子、
参照数字３は送信部回路、参照数字４は受信部回路、参
照数字５はアダクチイブ・ディジタルフィルタ、参照数
字６はＤ／Ａコンバータ、参照数字７は減算器、参照数
字９はＡ／Ｄコンバータ、参照数字ＩＯは低域通過フィ
ルタ、参照数字１１はハイブリッド回路、参照数字１２
は２＠伝送路である。また第２図において、参照数字５
０及び５１１′ｉ入力端子、参照数字５２゜＋５２１ｎ
・・・、５２Ｎ−、は遅延回路、参照数字５３ｏ、５３
．、・−，５３，、は係数発生回路、参照数字５４゜、
５４１．・・・、５４卜１は乗算器、参照数字５５は加
算器であるう 第３図は、従来のエコーキャンセラー装置の他の構成例
を示したブロック図である。同図において、参照数字１
鉱入力端子、参照数字２は出力端子、参照数字３は送信
部回路、参照数字４は受信部回路、参照数字５はアダプ
ティブ・ディジタルフィルタ、参照数字６．及び６２は
、Ｄ／Ａコンバータ、参照数字７は減算器、参照数字８
はサンプルホールド、参照数字９はＡ／Ｄコンバータ、
参照数字１０は低域通過フィルタ、参照数字１’ｌはハ
イブリッド回路、参照数字１２は２線伝送路、参照数字
５０□、５０．、・・・、５０７は遅延素子、参照数字
５１ｉ及び５１．はランダム中アクセス・メモリ、参照
数字５２１及び５２２は加算器、参照数字５３はスケー
リング回路をそれぞれ示す。 ′第４図、第５図及び第６図は本発明の一実施例を示す
ブロック図である。これらの図において、第３図と同一
の参照数字は同一の機能を示す。但し参照数字１４１及
び１４．はスイッチ、参照数字１５はタイミング発生回
路、参照数字１５’は制御信号発生回路をそれぞれ示す
。

Claims (1)

1. 【特許請求の範囲】 ２線／４線変換用ハイブリッド回路のインピーダンス不
   整合によシ４線から２線への送出信号の４線受信側への
   漏れ込み（エコー）を消去するためのエコーキャンセラ
   ー装置において、Ｎ個（Ｎは２以上の整数）の７ダグテ
   イプ・ディジタルフィルタと、該Ｎ個のアダプティブ・
   ゲインタルフィルタの適応動作を順々に切換える手段と
   を備え。 該Ｎ個のアダグチイブ・ディジタルフィルタのうち第１
   のアダプティブ・ディジタルフィルタハ該エコーを消去
   し、第１（ｉ＝２．・・・・・・、Ｎ）のアダプティブ
   ・ディジタルフィルタは第１．第２．・・・・・・第（
   ｉ−１）のアダプティブ・ディジタルフィルタにて除去
   されなかった残シのエコーを消去するように構成し、該
   切換手段にて、該Ｎ個の７ダグテイプ・ディジタルフィ
   ルタの適応動作を番号の小さい方から順々に活性化する
   ことにより、該Ｎ個のアダプティブ・ディジタルフィル
   タの各々の出力をアナログ信号に変換するためのディジ
   タル・アナログ変換器の所要ビット数を低減できるよう
   にしたことを特徴とするエコーキャンセラー装置。